半導體器件及其制造方法
【專利摘要】公開了一種半導體器件及其制造方法，該半導體器件包括：半導體襯底；半導體襯底中的接觸區(qū)；位于接觸區(qū)上的夾層結構，該夾層結構包括背柵導體、位于背柵導體兩側的半導體鰭片、以及將背柵導體與半導體鰭片分別隔開的各自的背柵電介質，其中接觸區(qū)作為背柵導體的導電路徑的一部分；與半導體鰭片相交的前柵堆疊，該前柵堆疊包括前柵電介質和前柵導體，并且前柵電介質將前柵導體和半導體鰭片隔開；位于背柵導體上方以及半導體鰭片上方的絕緣帽蓋，并且絕緣帽蓋將背柵導體與前柵導體隔開；以及與半導體鰭片提供的溝道區(qū)相連的源區(qū)和漏區(qū)。該半導體器件可以實現(xiàn)高集成度和低功耗。
【專利說明】半導體器件及其制造方法
【技術領域】
[0001]本發(fā)明涉及半導體技術，更具體地，涉及采用SOI晶片形成的包含鰭片(Fin)的半導體器件及其制造方法。
【背景技術】
[0002]隨著半導體技術的發(fā)展，希望在減小半導體器件的尺寸以提高集成度的同時減小功耗。為了抑制由于尺寸縮小而導致的短溝道效應，提出了在SOI晶片或塊狀半導體襯底上形成的FinFET。FinFET包括在半導體材料的鰭片的中間形成的溝道區(qū)，以及在鰭片兩端形成的源/漏區(qū)。柵電極至少在溝道區(qū)的兩個側面包圍溝道區(qū)(即雙柵結構)，從而在溝道各側上形成反型層。由于整個溝道區(qū)都能受到柵極的控制，因此能夠起到抑制短溝道效應的作用。為了減小由于漏電導致的功耗，提出了在半導體襯底中形成的UTBB (ultra-thinburied oxide body)型FET。UTBB型FET包括位于半導體襯底中的超薄掩埋氧化物層、位于超薄氧化物埋層上方的前柵和源/漏區(qū)、以及位于超薄掩埋氧化物層下方的背柵。在工作中，通過向背柵施加偏置電壓，可以在維持速度不變的情形下顯著減小功耗。
[0003]盡管存在著各自的優(yōu)點，但還沒有提出一種將兩種的優(yōu)點結合在一起的半導體器件，這是因為在FinFET中形成背柵存在著許多困難。在基于塊狀半導體襯底的FinFET中，由于半導體鰭片與半導體襯底的接觸面積很小，所形成的背柵將導致嚴重的自熱效應。在基于SOI晶片的FinFET中，由于SOI晶片的價格昂貴而導致高成本的問題。而且，在SOI晶片形成背柵需要采用精確控制的離子注入，穿過頂部半導體層在掩埋絕緣層下方形成用于背柵的注入?yún)^(qū)，從而導致工藝上的困難使得成品率低，以及由于對溝道區(qū)的非有意摻雜而導致器件性能波動。

【發(fā)明內(nèi)容】

[0004]本發(fā)明的目的是提供一種利用鰭片和背柵改善性能的半導體器件及其制造方法。
[0005]根據(jù)本發(fā)明的一方面，提供了一種半導體器件，包括:半導體襯底；半導體襯底中的接觸區(qū)；位于接觸區(qū)上的夾層結構，該夾層結構包括背柵導體、位于背柵導體兩側的半導體鰭片、以及將背柵導體與半導體鰭片分別隔開的各自的背柵電介質，其中接觸區(qū)作為背柵導體的導電路徑的一部分；與半導體鰭片相交的前柵堆疊，該前柵堆疊包括前柵電介質和前柵導體，并且前柵電介質將前柵導體和半導體鰭片隔開；位于背柵導體上方以及半導體鰭片上方的絕緣帽蓋，并且絕緣帽蓋將背柵導體與前柵導體隔開；以及與半導體鰭片提供的溝道區(qū)相連的源區(qū)和漏區(qū)。
[0006]根據(jù)本發(fā)明的另一方面，提供了一種制造半導體器件的方法，包括:在SOI晶片的半導體襯底中形成接觸區(qū)，SOI晶片包括半導體襯底、掩埋絕緣層和半導體層的堆疊；在半導體層上形成多個掩模層；在所述多個掩模層中的最頂部的一個中形成開口 ；在開口內(nèi)壁形成側墻形式的另一個掩模層；采用所述另一個掩模層作為硬掩模，將開口穿過所述多個掩模層和所述半導體層延伸到接觸區(qū)；在開口內(nèi)壁形成背柵電介質；在開口中形成背柵導體；在開口中形成絕緣帽蓋，該絕緣帽蓋包括所述另一個掩模層并且覆蓋背柵電介質和背柵導體；采用絕緣帽蓋作為硬掩模，將半導體層圖案化為半導體鰭片；形成與半導體鰭片相交的前柵堆疊，該前柵堆疊包括前柵電介質和前柵導體，并且前柵電介質將前柵導體和半導體鰭片隔開；以及形成與半導體鰭片提供的溝道區(qū)相連的源區(qū)和漏區(qū)。
[0007]本發(fā)明的半導體器件包括與兩個半導體鰭片的各自一個側面相鄰的背柵導體。由于背柵導體未形成在半導體鰭片下方，因此可以根據(jù)需要獨立地確定該背柵導體與作為導電路徑的一部分的阱區(qū)之間的接觸面積，以避免背柵導體產(chǎn)生的自熱效應。并且，由于在形成背柵導體時不需要執(zhí)行穿過半導體鰭片的離子注入，因此可以避免對溝道區(qū)的非有意摻雜而導致器件性能波動。進一步地，背柵導體經(jīng)由高摻雜區(qū)與阱區(qū)相連，使得可以減小背柵導體與阱區(qū)之間的接觸電阻。
[0008]該半導體器件結合了 FinFET和UTBB型FET的優(yōu)點，一方面可以利用背柵導體控制或動態(tài)調(diào)整半導體器件的閾值電壓，在維持速度不變的情形下顯著減小功耗，另一方面可以利用Fin抑制短溝道效應，在縮小半導體器件時維持半導體器件的性能。因此，該半導體器件可以在減小半導體器件的尺寸以提高集成度的同時減小功耗。并且，并且該半導體器件的制造方法與現(xiàn)有的半導體工藝兼容，因而制造成本低。
【專利附圖】

【附圖說明】
[0009]通過以下參照附圖對本發(fā)明實施例的描述，本發(fā)明的上述以及其他目的、特征和優(yōu)點將更為清楚，在附圖中:
[0010]圖1-13是示出了根據(jù)本發(fā)明的一個實施例的制造半導體器件的方法的各個階段的半導體結構的示意圖。
[0011]圖14-15示出了根據(jù)本發(fā)明的進一步優(yōu)選實施例的制造半導體器件的方法的一部分階段的半導體結構的示意圖。
[0012]圖16-18示出了根據(jù)本發(fā)明的進一步優(yōu)選實施例的制造半導體器件的方法的一部分階段的半導體結構的示意圖。
[0013]圖19示出了根據(jù)本發(fā)明的優(yōu)選實施例的半導體器件的分解透視圖。
【具體實施方式】
[0014]以下將參照附圖更詳細地描述本發(fā)明。在各個附圖中，相同的元件采用類似的附圖標記來表示。為了清楚起見，附圖中的各個部分沒有按比例繪制。
[0015]為了簡明起見，可以在一幅圖中描述經(jīng)過數(shù)個步驟后獲得的半導體結構。
[0016]應當理解，在描述器件的結構時，當將一層、一個區(qū)域稱為位于另一層、另一個區(qū)域“上面”或“上方”時，可以指直接位于另一層、另一個區(qū)域上面，或者在其與另一層、另一個區(qū)域之間還包含其它的層或區(qū)域。并且，如果將器件翻轉，該一層、一個區(qū)域將位于另一層、另一個區(qū)域“下面”或“下方”。
[0017]如果為了描述直接位于另一層、另一個區(qū)域上面的情形，本文將采用“直接在......上面”或“在......上面并與之鄰接”的表述方式。
[0018]在本申請中，術語“半導體結構”指在制造半導體器件的各個步驟中形成的整個半導體結構的統(tǒng)稱，包括已經(jīng)形成的所有層或區(qū)域。在下文中描述了本發(fā)明的許多特定的細節(jié)，例如器件的結構、材料、尺寸、處理工藝和技術，以便更清楚地理解本發(fā)明。但正如本領域的技術人員能夠理解的那樣，可以不按照這些特定的細節(jié)來實現(xiàn)本發(fā)明。
[0019]除非在下文中特別指出，半導體器件的各個部分可以由本領域的技術人員公知的材料構成。半導體材料例如包括II1-V族半導體，如GaAs、InP、GaN、SiC,以及IV族半導體，如S1、Ge。柵導體可以由能夠導電的各種材料形成，例如金屬層、摻雜多晶硅層、或包括金屬層和摻雜多晶硅層的疊層柵導體或者是其他導電材料，例如為TaC、TiN、TaTbN、TaErN、TaYbN, TaSiN, HfSiN, MoSiN, RuTax、NiTax, MoNx、TiSiN, TiCN, TaAlC, TiAlN, TaN、PtSix、Ni3S1、Pt、Ru、Ir、Mo、HfRu> RuOx和所述各種導電材料的組合。柵電介質可以由SiO2或介電常數(shù)大于SiO2的材料構成，例如包括氧化物、氮化物、氧氮化物、硅酸鹽、鋁酸鹽、鈦酸鹽，其中，氧化物例如包括Si02、Hf02、Zr02、A1203、TiO2, La2O3,氮化物例如包括Si3N4，硅酸鹽例如包括HfSiOx，鋁酸鹽例如包括LaAlO3,鈦酸鹽例如包括SrTiO3,氧氮化物例如包括SiON。并且，柵電介質不僅可以由本領域的技術人員公知的材料形成，也可以采用將來開發(fā)的用于柵電介質的材料。
[0020]本發(fā)明可以各種形式呈現(xiàn)，以下將描述其中一些示例。
[0021]參照圖1-13描述根據(jù)本發(fā)明的一個實施例的制造半導體器件的方法的示例流程，其中，在圖13a中示出了半導體結構的俯視圖及截面圖的截取位置，在圖1-12和13b中示出在半導體鰭片的寬度方向上沿線A-A截取的半導體結構的截面圖，在圖13c中示出在半導體鰭片的寬度方向上沿線B-B截取的半導體結構的截面圖，在圖13d中示出在半導體鰭片的長度方向上沿線C-C截取的半導體結構的截面圖。
[0022]該方法開始于SOI晶片。該SOI晶片包括半導體襯底101、掩埋絕緣層103和半導體層104的疊層，其中掩埋絕緣層103將半導體襯底101和半導體層104隔開。通過離子注入，穿過半導體層104和掩埋絕緣層103，在半導體襯底101中注入摻雜劑，使得半導體襯底101的上部區(qū)域形成摻雜的接觸區(qū)102。正如下文將描述的那樣，接觸區(qū)102將作為背柵的導電路徑的一部分。在半導體襯底101中形成接觸區(qū)102的工藝是已知的，例如采用離子注入從而在半導體層中形成摻雜區(qū)然后進行退火以激活摻雜區(qū)中的摻雜劑。可以根據(jù)需要控制控制離子注入和退火的工藝參數(shù)，以控制接觸區(qū)102的深度及延伸范圍。該接觸區(qū)102與掩埋絕緣層103鄰接(如圖1所示)，或者位于掩埋絕緣層103下方的半導體襯底101內(nèi)的一定深度。針對P型FET可以形成N型接觸區(qū)102，針對N型FET可以形成P型接觸區(qū)102。接觸區(qū)102的摻雜濃度例如為I X IO18CnT3-1 X IO21CnT3。進一步地，通過已知的沉積工藝，如電子束蒸發(fā)(EBM)、化學氣相沉積(CVD)、原子層沉積(ALD)、濺射等，在半導體層104上依次形成第一掩模層105、第二掩模層106和第三掩模層107。然后,例如通過旋涂在第三掩模層107上形成光致抗蝕劑層PR，并通過其中包括曝光和顯影的光刻工藝將光致抗蝕劑層PR形成用于限定背柵的圖案(例如，寬度約為15nm-100nm的開口)，如圖1所
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[0023]半導體襯底101 由選自 S1、Ge、SiGe、GaAs、GaSb, AlAs、InAs, InP、GaN、SiC、InGaAs,InSb和InGaSb構成的組中的一種組成。在一個示例中，半導體襯底101例如是單晶硅襯底。正如下文將要描述的，半導體層104將形成半導體鰭片，并且決定了半導體鰭片的大致高度。
[0024]第一掩模層105、第二掩模層106和第三掩模層107可以由所需化學和物理性質的材料組成，從而在蝕刻步驟中獲得所需的蝕刻選擇性，和/或在化學機械拋光(CMP)中作為停止層，和/或在最終的半導體器件中進一步作為絕緣層。并且，根據(jù)使用的材料，第一掩模層105、第二掩模層106和第三掩模層107可以采用相同或不同的上述沉積工藝形成。在一個示例中，第一掩模層105是通過熱氧化形成的厚度約為5-15nm的氧化硅層，第二掩模層106是通過濺射形成的厚度約為50nm-200nm的非晶硅層，第三掩模層107是通過濺射形成的厚度約為5-15nm的氮化娃層。
[0025]然后，采用光致抗蝕劑層PR作為掩模，通過干法蝕刻，如離子銑蝕刻、等離子蝕亥IJ、反應離子蝕刻、激光燒蝕，或者通過使用蝕刻劑溶液的濕法蝕刻，從上至下去除第三掩模層107和第二掩模層106的暴露部分而形成開口，如圖2所示。由于蝕刻的選擇性，或者通過控制蝕刻時間，使得該蝕刻步驟停止在第一掩模層的頂部?？梢远鄠€步驟的蝕刻分別蝕刻不同層。在一個示例中，第一步蝕刻包括采用反應離子蝕刻，使用一種合適的蝕刻劑，相對于例如由非晶娃組成的第二掩模層106去除上面的例如由氮化娃組成的第三掩模層107的暴露部分，第二步蝕刻包括采用反應離子蝕刻，使用另一種合適的蝕刻劑，相對于例如由氧化硅組成的第一掩模層105去除上面的例如由非晶硅組成的第二掩模層106的暴露部分。
[0026]然后，通過在溶劑中溶解或灰化去除光致抗蝕劑層PR。通過上述已知的沉積工藝，在半導體結構的表面上形成共形的第四掩模層108。通過各向異性的蝕刻工藝(例如，反應離子蝕刻)，去除第四掩模層108在第三掩模層107上方橫向延伸的部分以及位于開口的底部(即第一掩模層105上)的部分，使得第四掩模層108位于開口內(nèi)壁上的部分保留而形成側墻，如圖3所示。正如下文將要描述的，第四掩模層108將用于限定半導體鰭片的寬度。可以根據(jù)所需的半導體鰭片的寬度控制第四掩模層108的厚度。在一個示例中，第四掩模層108是通過原子層沉積形成的厚度約為3nm-28nm的氮化硅層。
[0027]然后，采用第三掩模層107和第四掩模層108作為硬掩模，通過上述已知的蝕刻工藝經(jīng)由開口去除第一掩模層105的暴露部分。并且進一步蝕刻半導體層104和掩埋絕緣層103的暴露部分，如圖4所示。該蝕刻在接觸區(qū)102的頂部停止，使得開口到達接觸區(qū)102的頂部。
[0028]然后，通過上述已知的沉積工藝，在半導體結構的表面上形成共形的電介質層。通過各向異性的蝕刻工藝(例如，反應離子蝕刻)，去除該電介質層在第三掩模層107上方橫向延伸的部分以及位于開口的底部(即接觸區(qū)102在開口內(nèi)的暴露表面上)的部分，使得該電介質層位于開口內(nèi)壁上的部分保留而形成側墻形式的背柵電介質109，如圖5所示。代替其中沉積電介質層的工藝，可以通過熱氧化直接在半導體層104位于開口內(nèi)的側壁上形成氧化物側墻形式的背柵電介質109，從而不需要隨后的各向異性蝕刻，這可以進一步簡化工藝。在一個示例中，背柵電介質109是厚度約為10nm-30nm的氧化硅層。
[0029]然后，通過上述已知的沉積工藝，在半導體結構的表面上形成導體層。該導體層至少填滿開口。對該導體層進行回蝕刻，去除位于開口外部的部分，并且進一步去除該導體層位于開口內(nèi)的一部分，從而在開口內(nèi)形成背柵導體110，如圖6所示。背柵導體110與半導體層104之間由背柵電介質109隔開。在一個示例中，背柵導體110由摻雜為N型或P型的多晶硅組成，摻雜濃度例如為I X IO18CnT3-1 X 1019cnT3。
[0030]用于形成背柵導體110的回蝕刻使得背柵導體110的頂部位于背柵電介質109的下方?？蛇x地，可以進一步相對于背柵導體Iio選擇性地回蝕刻背柵電介質109，使得背柵電介質109和背柵導體110的頂部齊平，如圖7所示。
[0031]然后，在未使用掩模的情形下，通過上述已知的蝕刻工藝，相對于第二掩模層106，選擇性地完全去除位于第二掩模層106上方的第三掩模層107，從而暴露第二掩模層106的表面。在一個不例中，在第二掩模層106由非晶娃組成以及第三掩模層107由氧化娃組成的情形下，可以使用氫氟酸作為蝕刻劑選擇性地去除氧化硅。通過上述已知的沉積工藝，在半導體結構的表面上形成絕緣層。該絕緣層至少填滿開口，從而覆蓋背柵導體110的頂部表面。對該絕緣層進行回蝕刻，去除位于開口外部的部分。在一個示例中，該絕緣層是通過濺射形成的氮化硅層。該絕緣層與第四掩模層108 —起形成絕緣帽蓋108’，如圖8所示。該蝕刻可能進一步去除該絕緣層位于開口內(nèi)的一部分。通過控制回蝕刻的時間，使得該絕緣層位于開口內(nèi)的部分覆蓋背柵導體110的頂部，并且提供所需的電絕緣特性。
[0032]然后，在未使用掩模的情形下，通過上述已知的蝕刻工藝，相對于絕緣帽蓋108’和第一掩模層105,選擇性地完全去除第二掩模層106,從而暴露第一掩模層105的表面,如圖9所不。在一個不例中，在第一掩模層105由氧化娃組成、第二掩模層106由非晶娃組成以及絕緣帽蓋108’由氮化硅組成的情形下，可以使用四甲基氫氧化銨(TMAH)作為蝕刻劑選擇性地去除非晶硅。
[0033]然后，采用絕緣帽蓋108’作為硬掩模，通過上述已知的蝕刻工藝完全去除半導體層104的暴露部分，如圖10所示。該蝕刻在掩埋絕緣層103的頂部停止。該蝕刻將半導體層104圖案化成位于背柵導體110兩側的兩個半導體鰭片104’，背柵導體110與兩個半導體鰭片104’之間由各自的背柵電介質109隔開，從而形成鰭片-背柵-鰭片(Fin-BackGate-Fin)的夾層結構。
[0034]半導體鰭片104’ 可以由選自 S1、Ge、SiGe、GaAs、GaSb、AlAs、InAs、InP、GaN、SiC、InGaAs, InSb和InGaSb構成的組中的一種組成。在圖10所示的示例中，半導體鰭片104’的形狀為條帶，其長度沿著垂直于紙面的方向，其寬度沿著紙面內(nèi)的橫向方向，其高度沿著紙面內(nèi)的垂直方向。半導體鰭片104’的高度大致由初始的半導體層104的厚度決定，半導體鰭片104’的寬度大致由初始的第四掩模層108的厚度決定，半導體鰭片104’的長度則可以根據(jù)設計需要通過附加的蝕刻步驟限定。在該蝕刻步驟以及隨后的工藝步驟中，先前形成的背柵導體110為半導體鰭片104’提供了機械支撐和保護，從而可以獲得高成品率。
[0035]然后，通過上述已知的沉積工藝，在半導體結構的表面上形成前柵電介質111 (氧化硅或氮化硅)，如圖11所示。在一個示例中，該前柵電介質111為約0.8-1.5nm厚的氧化硅層。前柵電介質111覆蓋兩個半導體鰭片104’的各自的一個側面。
[0036]然后，通過上述已知的沉積工藝，在半導體結構的表面上形成前柵導體112(例如，摻雜多晶硅)，如圖12所示。如果需要，可以對前柵導體112進行化學機械拋光(CMP)，以獲得平整的表面。
[0037]然后，采用光致抗蝕劑掩模，將前柵導體112圖案化為與半導體鰭片104’相交的條帶。然后，通過在溶劑中溶解或灰化去除光致抗蝕劑層。通過上述已知的沉積工藝，在半導體結構的表面上形成氮化物層。在一個示例中，該氮化物層為厚度約5-20nm的氮化硅層。通過各向異性的蝕刻工藝(例如，反應離子蝕刻)，去除氮化物層的橫向延伸的部分，使得氮化物層位于前柵導體112的側面上的垂直部分保留，從而形成柵極側墻113，如圖13a、13b、13c 和 13d 所示。
[0038]通常，由于形狀因子(例如柵導體層(例如，摻雜多晶硅)的厚度大于兩倍的鰭的高度，或者采用上大下小的鰭片形狀)，半導體鰭片104’側面上的氮化物層厚度比前柵導體112的側面上的氮化物層厚度小，從而在該蝕刻步驟中可以完全去除半導體鰭片104’側面上的氮化物層。否則，半導體鰭片104’側面上的氮化物層會影響后續(xù)源/漏區(qū)的形成?？梢圆捎酶郊拥难谀＿M一步去除半導體鰭片104’側面上的氮化物層。
[0039]前柵導體112和前柵電介質111 一起形成柵堆疊。在圖13a、13b、13c和13d所示的示例中，前柵導體112的形狀為條帶，并且沿著與半導體鰭片的長度垂直的方向延伸。
[0040]在隨后的步驟中，可以按照常規(guī)的工藝，以前柵導體112和柵極側墻113作為硬掩模，形成與半導體鰭片104’提供的溝道區(qū)相連的源區(qū)和漏區(qū)。在一個示例中，源區(qū)和漏區(qū)可以是半導體鰭片104’兩端的通過離子注入或原位摻雜形成的摻雜區(qū)。在另一個示例中，源區(qū)和漏區(qū)可以是與半導體鰭片104’的兩端或側面接觸的附加的半導體層中通過離子注入或原位摻雜形成的摻雜區(qū)。
[0041]參照圖14-15描述根據(jù)本發(fā)明的進一步優(yōu)選實施例的制造半導體器件的方法的一部分階段的示例流程，其中，在圖14a和15a中示出了半導體結構的俯視圖及截面圖的截取位置，在圖14b和15b中示出在半導體鰭片的寬度方向上沿線A-A截取的半導體結構的截面圖，在圖14c和15c中示出在半導體鰭片的寬度方向上沿線B-B截取的半導體結構的截面圖，在圖14d和15d中示出在半導體鰭片的長度方向上沿線C-C截取的半導體結構的截面圖。
[0042]根據(jù)該優(yōu)選實施例，在圖13所示的步驟之后進一步執(zhí)行圖14和15所示的步驟以形成應力作用層。
[0043]通過上述已知的沉積工藝，在半導體鰭片104’的暴露側面上外延生長應力作用層114，如圖14a、14b、14c和14d所示。應力作用層114還形成在前柵導體112上。該應力作用層114的厚度應當足以在半導體鰭片104’上施加期望的應力。
[0044]針對不同類型的FinFET可以形成不同的應力作用層114。通過應力作用層114向FinFET的溝道區(qū)施加合適的應力，可以提高載流子的遷移率，從而減小導通電阻并提高器件的開關速度。為此，采用與半導體鰭片104’的材料不同的半導體材料形成應力作用層114，可以產(chǎn)生期望的應力。對于N型FinFET，應力作用層114例如是在Si襯底上形成的C的含量約為原子百分比0.2-2%的S1:C層，沿著溝道區(qū)的縱向方向對溝道區(qū)施加拉應力。對于P型FinFET，應力作用層114例如是在Si襯底上形成的Ge的含量約為原子百分比15-75%的SiGe層，沿著溝道區(qū)的縱向方向對溝道區(qū)施加壓應力。
[0045]然后，通過上述已知的沉積工藝，在半導體結構的表面上形成第二絕緣層115。在一個示例中，第二絕緣層115例如是氧化硅層，并且厚度足以填充在形成半導體鰭片104’的蝕刻步驟中形成的位于半導體鰭片104’側面的開口，并且還覆蓋前柵導體112的頂部表面。以柵極側墻113作為停止層，對第二絕緣層115進行化學機械拋光，以獲得平整的表面，如圖15a、15b、15c和15d所不。該化學機械拋光去除應力作用層115的位于前柵導體112上方的部分，并且暴露前柵導體112的頂部表面。
[0046]進一步地，如前所述，在隨后的步驟中，可以按照常規(guī)的工藝，以前柵導體112和柵極側墻113作為硬掩模，形成與半導體鰭片104’提供的溝道區(qū)相連的源區(qū)和漏區(qū)。在一個示例中，源區(qū)和漏區(qū)可以是半導體鰭片104’兩端的通過離子注入或原位摻雜形成的摻雜區(qū)。在另一個示例中，源區(qū)和漏區(qū)可以是與半導體鰭片104’的兩端或側面接觸的附加的半導體層中通過離子注入或原位摻雜形成的摻雜區(qū)。
[0047]參照圖16-18描述根據(jù)本發(fā)明的進一步優(yōu)選實施例的制造半導體器件的方法的一部分階段的示例流程，其中，在圖16a、17a和18a中示出了半導體結構的俯視圖及截面圖的截取位置，在圖16b、17b和18b中示出在半導體鰭片的寬度方向上沿線A-A截取的半導體結構的截面圖，在圖16c、17c和18c中示出在半導體鰭片的寬度方向上沿線B-B截取的半導體結構的截面圖，在圖16d、17d和18d中示出在半導體鰭片的長度方向上沿線C-C截取的半導體結構的截面圖。
[0048]根據(jù)該優(yōu)選實施例，在圖11的步驟中形成犧牲柵導體111’，在圖12的步驟中形成犧牲柵電介質112’，并且在圖14所示的步驟之后形成應力作用層114，并且已經(jīng)形成源區(qū)和漏區(qū)，然后進一步執(zhí)行圖16-18所示的步驟采用包括替代柵導體和替代柵介質的替代柵堆疊代替包括犧牲柵導體111’和犧牲柵電介質112’的犧牲柵堆疊。
[0049]采用第二絕緣層115和柵極側墻113作為硬掩模，通過上述已知的蝕刻工藝(例如反應離子蝕刻)去除犧牲柵導體111’，從而形成柵極開口?？蛇x地，可以進一步去除犧牲柵電介質112’位于柵極開口底部的部分，如圖16a、16b、16c和16d所示。按照后柵工藝，在柵極開口中形成替代柵電介質116，如圖17a、17b、17c和17d所示，以及利用導電材料填充柵極開口以形成替代柵導體117。替代柵導體117和替代柵電介質116 —起形成替代柵堆疊。在一個示例中，替代柵電介質116介是厚度約為0.3nm-l.2nm的HfO2層，替代柵導體117例如是TiN層。
[0050]根據(jù)上述的各個實施例，在形成源區(qū)和漏區(qū)之后，可以在所得到的半導體結構上形成層間絕緣層、位于層間絕緣層中的柱塞、位于層間絕緣層上表面的布線或電極，從而完成半導體器件的其他部分。
[0051]圖19示出了根據(jù)本發(fā)明的優(yōu)選實施例的半導體器件100的分解透視圖，其中為了清楚而未示出第二絕緣層115。該半導體器件100是采用圖1-18所示的步驟形成，從而包括本發(fā)明的多個優(yōu)選方面，然而不應理解為將本發(fā)明限制為這多個優(yōu)選方面的組合。此外，為了簡明起見不再重復在上文中已經(jīng)提及的材料。
[0052]半導體器件100包括半導體襯底101、半導體襯底101中的接觸區(qū)102、位于接觸區(qū)102上的夾層結構。該夾層結構包括背柵導體110、位于背柵導體110兩側的兩個半導體鰭片104’、以及將背柵導體110與兩個半導體鰭片104’分別隔開的各自的背柵電介質109。接觸區(qū)102作為背柵導體110的導電路徑的一部分。掩埋絕緣層103位于半導體鰭片104’下方。前柵堆疊與半導體鰭片104’相交，該前柵堆疊包括前柵電介質和前柵導體，并且前柵電介質將前柵導體和半導體鰭片104’隔開。
[0053]在圖19所示的示例中，前柵電介質是按照后柵工藝形成的替代柵電介質116，前柵導體是按照后柵工藝形成的替代柵導體117。柵極側墻113位于替代柵導體117的側面上。在后柵工藝期間，雖然去除了犧牲柵電113’位于柵極開口內(nèi)的部分，但保留了位于柵極側墻113下方的部分。
[0054]此外，絕緣帽蓋108’位于背柵導體110上方，并且將背柵導體110與替代柵導體117隔開。掩埋絕緣層103位于替代柵介質118和接觸區(qū)102之間，并且將替代柵介質118和接觸區(qū)102隔開。
[0055]半導體器件100還包括與半導體鰭片104’提供的溝道區(qū)相連的源區(qū)118a和漏區(qū)118b。在圖19所示的示例中，源區(qū)118a和漏區(qū)118b可以是半導體鰭片104’兩端的通過離子注入或原位摻雜形成的摻雜區(qū)。附加的應力作用層114與半導體鰭片104’的側面接觸。四個柱塞119穿過層間絕緣層分別連接到兩個半導體鰭片104’的源區(qū)和漏區(qū)。一個附加的柱塞119連接到替代柵導體117，另一個附加的柱塞119穿過層間絕緣層和掩埋絕緣層103連接到接觸區(qū)102，從而經(jīng)由接觸區(qū)102與背柵導體110相連。
[0056]在以上的描述中，對于各層的構圖、蝕刻等技術細節(jié)并沒有做出詳細的說明。但是本領域技術人員應當理解，可以通過各種技術手段，來形成所需形狀的層、區(qū)域等。另外，為了形成同一結構，本領域技術人員還可以設計出與以上描述的方法并不完全相同的方法。另外，盡管在以上分別描述了各實施例，但是這并不意味著各個實施例中的措施不能有利地結合使用。
[0057]以上對本發(fā)明的實施例進行了描述。但是，這些實施例僅僅是為了說明的目的，而并非為了限制本發(fā)明的范圍。本發(fā)明的范圍由所附權利要求及其等價物限定。不脫離本發(fā)明的范圍，本領域技術人員可以做出多種替代和修改，這些替代和修改都應落在本發(fā)明的范圍之內(nèi)。
【權利要求】
1.一種半導體器件，包括: 半導體襯底； 半導體襯底中的接觸區(qū)； 位于接觸區(qū)上的夾層結構，該夾層結構包括背柵導體、位于背柵導體兩側的半導體鰭片、以及將背柵導體與半導體鰭片分別隔開的各自的背柵電介質，其中接觸區(qū)作為背柵導體的導電路徑的一部分； 與半導體鰭片相交的前柵堆疊，該前柵堆疊包括前柵電介質和前柵導體，并且前柵電介質將前柵導體和半導體鰭片隔開； 位于半導體鰭片下方和半導體襯底之間的掩埋絕緣層； 位于背柵導體上方以及半導體鰭片上方的絕緣帽蓋，并且絕緣帽蓋將背柵導體與前柵導體隔開；以及 與半導體鰭片提供的溝道區(qū)相連的源區(qū)和漏區(qū)。
2.根據(jù)權利要求1所述的半導體器件，其中所述半導體鰭片由選自S1、Ge、SiGe、GaAs、GaSb> AlAs> InAs> InP> GaN> SiC、InGaAs> InSb 和 InGaSb 構成的組中的一種組成。
3.根據(jù)權利要求1所述的半導體器件，其中所述半導體器件是N型的，所述接觸區(qū)是P型的摻雜區(qū)。
4.根據(jù)權利要求1所述的半導體器件，其中所述半導體器件是P型的，所述接觸區(qū)是N型的摻雜區(qū)。
5.根據(jù)權利要求3或4所述的半導體器件，其中所述接觸區(qū)的摻雜濃度例如為IX IO18Cm 3-1 X 1021cm 3。
6.根據(jù)權利要求1所述的半導體器件，其中所述背柵導體由摻雜的多晶硅組成。
7.根據(jù)權利要求1所述的半導體器件，還包括位于前柵電介質和接觸區(qū)之間的掩埋絕緣層。
8.根據(jù)權利要求1所述的半導體器件，其中源區(qū)和漏區(qū)是半導體鰭片兩端的部分。
9.根據(jù)權利要求1所述的半導體器件，其中源區(qū)和漏區(qū)是與半導體鰭片的兩端接觸的附加的半導體層中的摻雜區(qū)。
10.根據(jù)權利要求1所述的半導體器件，其中源區(qū)和漏區(qū)是與半導體鰭片的側面接觸的附加的半導體層中的摻雜區(qū)。
11.根據(jù)權利要求10所述的半導體器件，其中源區(qū)和漏區(qū)由與半導體鰭片不同的材料組成。
12.根據(jù)權利要求1所述的半導體器件，還包括與半導體鰭片的側面接觸的附加的應力作用層。
13.根據(jù)權利要求12所述的半導體器件，其中所述半導體器件是N型的，并且所述半導體鰭片由Si組成，所述應力作用層由C的含量約為原子百分比0.2-2%的S1:C組成。
14.根據(jù)權利要求12所述的半導體器件，其中所述半導體器件是P型的，并且所述半導體鰭片由Si組成，所述應力作用層由Ge的含量約為原子百分比15-75%的SiGe組成。
15.一種制造半導體器件的方法，包括: 在SOI晶片的半導體襯底中形成接觸區(qū)，SOI晶片包括半導體襯底、掩埋絕緣層和半導體層的堆疊；在半導體層上形成多個掩模層； 在所述多個掩模層中的最頂部的一個中形成開口； 在開口內(nèi)壁形成側墻形式的另一個掩模層； 采用所述另一個掩模層作為硬掩模，將開口穿過所述多個掩模層和所述半導體層延伸到接觸區(qū)； 在開口內(nèi)壁形成背柵電介質； 在開口中形成背柵導體； 在開口中形成絕緣帽蓋，該絕緣帽蓋包括所述另一個掩模層并且覆蓋背柵電介質和背柵導體； 采用絕緣帽蓋 作為硬掩模，將半導體層圖案化為半導體鰭片； 形成與半導體鰭片相交的前柵堆疊，該前柵堆疊包括前柵電介質和前柵導體，并且前柵電介質將前柵導體和半導體鰭片隔開；以及 形成與半導體鰭片提供的溝道區(qū)相連的源區(qū)和漏區(qū)。
16.根據(jù)權利要求15所述的方法,其中所述半導體鰭片由選自S1、Ge、SiGe、GaAs、GaSb> AlAs> InAs> InP> GaN> SiC、InGaAs> InSb 和 InGaSb 構成的組中的一種組成。
17.根據(jù)權利要求15所述的方法，其中形成接觸區(qū)包括穿過SOI晶片的半導體層和掩埋絕緣層在半導體襯底中注入摻雜劑。
18.根據(jù)權利要求17所述的方法，其中所述半導體器件是N型的，并且在形成接觸區(qū)的步驟中使用P型摻雜劑。
19.根據(jù)權利要求17所述的方法，其中所述半導體器件是P型的，并且在形成接觸區(qū)的步驟中使用N型摻雜劑。
20.根據(jù)權利要求1所述的方法，其中形成背柵導體包括: 在開口內(nèi)填充多晶硅；以及 在多晶硅中注入摻雜劑。
21.根據(jù)權利要求15所述的方法，其中形成源區(qū)和漏區(qū)包括對半導體鰭片的兩端的離子注入。
22.根據(jù)權利要求15所述的方法，其中形成源區(qū)和漏區(qū)包括形成與半導體鰭片的兩端接觸的附加的半導體層，以及對附加的半導體層進行離子注入或原位摻雜。
23.根據(jù)權利要求15所述的方法，其中形成源區(qū)和漏區(qū)包括形成與半導體鰭片的側面接觸的附加的半導體層，以及對附加的半導體層進行離子注入或原位摻雜。
24.根據(jù)權利要求15所述的方法，還包括形成與半導體鰭片的側面上外延生長應力作用層。
【文檔編號】H01L21/336GK103985750SQ201310050056
【公開日】2014年8月13日 申請日期:2013年2月8日 優(yōu)先權日:2013年2月8日
【發(fā)明者】朱慧瓏 申請人:中國科學院微電子研究所