專利名稱：亞微米制程下vdd與vss間的esd防護(hù)結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于集成電路ESD防護(hù)技術(shù)，特別是一種適用于亞微米制程下的，具有高ESD箝制能力且節(jié)省布局面積的VDD與VSS間的ESD防護(hù)電路。
背景技術(shù)：
ESD (Electro-Static discharge,靜電釋放)是20世紀(jì)中期以來(lái)形成的以研究靜電的產(chǎn)生和衰減、靜電放電模型、靜電放電效應(yīng)和電磁效應(yīng)的科學(xué)。伴隨著集成電路的發(fā)展，集成電路ESD防護(hù)技術(shù)得到了越來(lái)越多的重視。在早期的工藝制程中，電阻、二極管、NPN三極管、薄柵氧晶體管等都可以用來(lái)實(shí)現(xiàn)ESD 的防護(hù)。進(jìn)入 21 世紀(jì)以來(lái) GCMOS (Gate-Couple MOS),GGMOS (Gate-Gnd M0S)等技術(shù)成為集成電路ESD防護(hù)的主要技術(shù)。對(duì)于0.5um以上的工藝制程來(lái)講，使用GCMOS、GGMOS等ESD防護(hù)技術(shù)是可行的。但是對(duì)于不斷發(fā)展的工藝制程來(lái)講，當(dāng)其發(fā)展到亞微米制程時(shí)上述的ESD防護(hù)結(jié)構(gòu)就變得不切實(shí)際了。因?yàn)閷?duì)于GCMOS和GGMOS來(lái)說(shuō)，出于自保護(hù)的原因這些器件往往不能使用最小的布局間距，以提升其對(duì)ESD的承受能力。這樣對(duì)于亞微米制程下的電路來(lái)說(shuō)這些ESD結(jié)構(gòu)的布局面積就會(huì)很大，這在很大程度上增加了 IC產(chǎn)品的成本。鑒于亞微米制程下用來(lái)箝制VDD與VSS電源線之間ESD電壓的NMOS元件尺寸太大，使得這種防護(hù)結(jié)構(gòu)對(duì)亞微米制程來(lái)講變得不切實(shí)際，一種只占用很小的布局面積的ESD防護(hù)結(jié)構(gòu)就成為一種迫切的需要。

發(fā)明內(nèi)容
本發(fā)明提供一種亞微米制程下VDD與VSS間的ESD防護(hù)結(jié)構(gòu)，能夠提供有效的VDD與VSS之間的ESD箝制，達(dá)到保護(hù)IC內(nèi)部電路的功能，同時(shí)該ESD結(jié)構(gòu)只占用很小的布局面積，節(jié)省IC產(chǎn)品的成本。本發(fā)明的技術(shù)方案如下:一種亞微米制程下VDD與VSS間的ESD防護(hù)結(jié)構(gòu)，包括由電阻、電容和一個(gè)由PMOS和NMOS組成的反相器所構(gòu)成的RC偵測(cè)電路，以及一個(gè)N型STFOD器件；所述RC偵測(cè)電路的反相器輸出端通過(guò)一個(gè)P+擴(kuò)散區(qū)連接到所述N型STFOD器件的背柵基底。其進(jìn)一步的技術(shù)方案為:所述N型STFOD器件的柵極位于場(chǎng)區(qū)厚氧化層上。其進(jìn)一步的技術(shù)方案為:所述N型STFOD器件的柵極連接到VSS。其進(jìn)一步的技術(shù)方案為:所述N型STFOD器件的源端N+擴(kuò)散區(qū)外具有連接到VSS的P+擴(kuò)散區(qū)環(huán)。其進(jìn)一步的技術(shù)方案為:所述N型STFOD器件的源端N+擴(kuò)散區(qū)下方具有N井結(jié)構(gòu)。其進(jìn)一步的技術(shù)方案為:所述N型STFOD器件為環(huán)形閉合結(jié)構(gòu)。本發(fā)明的有益技術(shù)效果是:
本發(fā)明采用RC偵測(cè)電路加上STFOD (基體觸發(fā)N型厚氧化層器件)元件作為ESD保護(hù)結(jié)構(gòu)。這種復(fù)合結(jié)構(gòu)不僅結(jié)合了 GCMOS的RC耦合特點(diǎn)，而且利用了 GGMOS的寄生NPN旁通ESD放電電流的特性。達(dá)到了保護(hù)IC內(nèi)部電路的功能，同時(shí)只占用很小的布局面積，從而節(jié)省了 IC產(chǎn)品的成本。本發(fā)明附加的優(yōu)點(diǎn)將在下面具體實(shí)施方式
部分的描述中給出，部分將從下面的描述中變得明顯，或通過(guò)本發(fā)明的實(shí)踐了解到。


圖1是本發(fā)明的電路原理圖。圖2是本發(fā)明中的STFOD器件的結(jié)構(gòu)示意圖，之一。圖3是本發(fā)明中的STFOD器件的結(jié)構(gòu)示意圖，之二。
具體實(shí)施例方式下面結(jié)合附圖對(duì)本發(fā)明的具體實(shí)施方式
做進(jìn)一步說(shuō)明。結(jié)構(gòu)說(shuō)明如圖1所示，本發(fā)明是由電阻R和電容C加上一個(gè)由PMOS和NMOS組成的反相器構(gòu)成了本發(fā)明的偵測(cè)電路。本發(fā)明利用一 N型STFOD器件來(lái)旁通ESD放電電流。因此本發(fā)明為RC偵測(cè)電路結(jié)合一 N型STFOD器件的復(fù)合結(jié)構(gòu)。本發(fā)明中的STFOD器件被設(shè)計(jì)成利用寄生的BJT來(lái)旁通ESD放電電流，為了更好的實(shí)現(xiàn)該BJT的特性，要求STFOD器件具有較短的溝道長(zhǎng)度。對(duì)于抗ESD的能力，由于STFOD不含LDD (Lightly Doped Drain，輕摻雜漏區(qū))結(jié)構(gòu)，且通過(guò)基體觸發(fā)來(lái)旁通ESD電流。這樣STFOD沒(méi)有薄弱的表面LDD結(jié)構(gòu)，并且ESD電流通過(guò)基體部分而非集中在器件表面部分。因此STFOD比薄氧化層的GGMOS和GCMOS具有更好的抗ESD能力。在一般的工藝制程下，STFOD的導(dǎo)通電壓一般在18V左右，如圖2所示，本發(fā)明中STFOD的柵連接到VSS上，主要出于以下幾點(diǎn)考慮。第一:如果把STFOD的柵連到VDD上，當(dāng)ESD電壓出現(xiàn)在VDD上時(shí)，由于前級(jí)偵測(cè)電路和B點(diǎn)下面襯底電阻的作用而引起延遲效應(yīng)，可能導(dǎo)致寄生的NPN管開啟滯后于STFOD的導(dǎo)通，因?yàn)镾TFOD的柵是直接連接到VDD上面的。在亞微米的工藝制程中這些擴(kuò)散的結(jié)深比較淺，而且源漏采用的布局面積比較小，這些情況會(huì)使得較大的ESD電流都集中在表面很小的范圍內(nèi)，從而引起硅表面局部過(guò)熱所引發(fā)的穿孔現(xiàn)象和融硅現(xiàn)象。第二:為了實(shí)現(xiàn)更好的BJT特性，STFOD器件具有較短的溝道長(zhǎng)度，也就是圖2中的C區(qū)域很小。如果STFOD的柵連接到VDD上會(huì)使得C區(qū)域表面處多子空穴的濃度降低。由于STFOD的漏端連接到VDD上，這樣在漏端與襯底C區(qū)域之間形成耗盡區(qū)。由于C區(qū)域的空穴濃度降低，耗盡區(qū)會(huì)向濃度低的一側(cè)嚴(yán)重突入，在亞微米工藝制程下C區(qū)域往往很小，耗盡區(qū)的嚴(yán)重突入在電路正常工作時(shí)可能由于VDD上的電壓波動(dòng)而引起STFOD的源漏短路，即VDD向VSS漏電。綜上所述，將STFOD的柵極連接到VSS上即可解決上述問(wèn)題。工作原理
以下結(jié)合圖1和圖2，說(shuō)明本發(fā)明的工作原理。(I)有ESD電壓出現(xiàn)在VDD的情況。在ESD電壓加載到VDD電源線上之前，圖1中的A點(diǎn)起始電壓為O伏。當(dāng)ESD電壓出現(xiàn)在VDD電源線上時(shí)，相關(guān)實(shí)驗(yàn)表明ESD電壓的上升速度很快，上升時(shí)間在IOns左右。在這么短的時(shí)間內(nèi)，A點(diǎn)的電位由于電阻R和電容C的延遲作用而無(wú)法跟的上VDD線上ESD電壓的上升速度，這樣導(dǎo)致A點(diǎn)的電位依舊保持在起始電壓O伏。而A點(diǎn)的低電壓經(jīng)過(guò)后一級(jí)反相器的作用(A點(diǎn)低電壓開啟PMOS管)使得B點(diǎn)的電位借助于VDD線上的ESD電壓而上升到高電位。由于B點(diǎn)區(qū)域是STFOD器件寄生NPN管的基區(qū)，而該NPN管的發(fā)射區(qū)也就是STFOD的源端是連接到VSS上去的。當(dāng)B點(diǎn)電位上升到高電位時(shí)，對(duì)于寄生的NPN管來(lái)講在其基區(qū)和發(fā)射區(qū)之間就會(huì)形成一正向偏壓，當(dāng)Vbe達(dá)到0.7伏時(shí)該NPN管就會(huì)導(dǎo)通，從而使得連接到NPN管集電區(qū)的VDD線上的ESD電壓得到泄放。由于該ESD電流是通過(guò)STFOD器件寄生的NPN管來(lái)旁通的，而并非集中在器件的表面。所以在占據(jù)很小的布局面積情況下可以提供很高的抗ESD能力。同時(shí)由于較小的布局面積，這樣可以滿足亞微米工藝制程下高密度、高集成度的應(yīng)用要求，大大降低了產(chǎn)品的成本。(2) VDD正常上電的情況(無(wú)ESD電壓出現(xiàn))。本發(fā)明是基于有ESD電壓出現(xiàn)在VDD電源線上的情況下設(shè)計(jì)的，當(dāng)VDD正常上電的情況下該ESD保護(hù)結(jié)構(gòu)應(yīng)該是不工作的，否則就會(huì)在VDD和VSS之間引起短路漏電。當(dāng)電路沒(méi)有上電時(shí)，A點(diǎn)的起始電壓依舊為O伏。當(dāng)VDD開始上電時(shí)，一般VDD的上電時(shí)間在Ims左右，而ESD的上升時(shí)間在IOns左右。鑒于這兩個(gè)上升時(shí)間的差異本發(fā)明將ESD偵測(cè)電路的時(shí)間常數(shù)RC設(shè)置在0.1us左右，通過(guò)這樣的設(shè)置該偵測(cè)電路就很容易識(shí)別VDD電源線正常上電和ESD放電這兩種情況。VDD正常上電情況下，VDD電壓上升時(shí)間在Ims左右。由于RC偵測(cè)電路的時(shí)間常數(shù)設(shè)置在0.1us左右，所以A點(diǎn)的電位幾乎隨著電源電壓同時(shí)上升。A點(diǎn)的電位升高作用于后一級(jí)的反相器(A點(diǎn)高電壓開啟NMOS管)使得B點(diǎn)的電位被箝制在很低的水平，基本接近VSS電壓。B點(diǎn)的低電位使得寄生的NPN管BE結(jié)不能正偏，這樣該寄生的NPN管在VDD正常上電的情況下是保持關(guān)閉的狀態(tài)。STFOD設(shè)計(jì)要點(diǎn)本發(fā)明中N型STFOD器件的設(shè)計(jì)顯得尤為重要，因?yàn)镋SD電流是通過(guò)該器件來(lái)旁通的。以下結(jié)合圖3進(jìn)行說(shuō)明。圖3中B點(diǎn)下面的P+擴(kuò)散區(qū)連接到RC偵測(cè)電路的反相器的輸出端，環(huán)形包圍P+擴(kuò)散區(qū)的是N+擴(kuò)散區(qū)(STF0D器件的漏端)，該N+擴(kuò)散區(qū)連接到VDD電源線上。環(huán)形包圍N+擴(kuò)散區(qū)的是另一 N+擴(kuò)散區(qū)(STF0D器件的源端)，該N+擴(kuò)散區(qū)連接到VSS地線上。最外面一層P+擴(kuò)散區(qū)環(huán)連接到VSS，提供寄生NPN管的基區(qū)偏壓作用。當(dāng)RC偵測(cè)電路偵測(cè)到ESD電壓時(shí)，B點(diǎn)的電位升高，從而引發(fā)電流從B點(diǎn)下面的P+擴(kuò)散區(qū)流向襯底。由于圖3中襯底電阻Rs的作用，在寄生NPN管的基區(qū)和發(fā)射區(qū)之間形成一正向偏壓。在設(shè)計(jì)該STFOD器件的源端時(shí)，在N+擴(kuò)散區(qū)下面設(shè)計(jì)了一 N井。由于N井較深的結(jié)深有效的阻擋了 B點(diǎn)向襯底注入的電流，從而引導(dǎo)該電流流向N井區(qū)域。即寄生的NPN管基區(qū)有電流注入發(fā)射區(qū)。綜上所述，NPN管的基區(qū)和發(fā)射區(qū)之間有正向偏壓，而且基區(qū)有電流注入發(fā)射區(qū)，從而使得該NPN管導(dǎo)通。這樣連接到集電區(qū)的VDD線上的ESD電流便可由此流入VSS 了。版圖設(shè)計(jì)要點(diǎn)要點(diǎn)一:設(shè)計(jì)STFOD器件時(shí)，漏端是連接到VDD電源線的。對(duì)于漏端的設(shè)計(jì)，要求漏端接觸孔距柵的間距d足夠大，因?yàn)樵贓SD放電時(shí)，會(huì)在柵和漏之間的通道內(nèi)瞬間釋放大量的電流。只有間距d設(shè)計(jì)的合理才能滿足該器件具有較好的抗ESD能力。要點(diǎn)二:在亞微米的工藝制程下B點(diǎn)下面的P+擴(kuò)散區(qū)到STFOD漏端N+擴(kuò)散區(qū)的間距L要設(shè)計(jì)的比漏端孔距柵的間距d要大。最好L設(shè)計(jì)成d的1.5倍到2倍之間。要點(diǎn)三:STF0D器件的漏端與源端開孔要盡可能的多，防止ESD放電延遲進(jìn)而引發(fā)穿孔現(xiàn)象。要點(diǎn)四:STF0D器件的漏端連接VDD電源線的鋁線要足夠?qū)?，為了承受較大的ESD電流。而且鋁線包孔要足夠大。以上所述的僅是本發(fā)明的優(yōu)選實(shí)施方式，本發(fā)明不限于以上實(shí)施例?？梢岳斫?，本領(lǐng)域技術(shù)人員在不脫離本發(fā)明的基本構(gòu)思的前提下直接導(dǎo)出或聯(lián)想到的其他改進(jìn)和變化，均應(yīng)認(rèn)為包含在本發(fā)明的保護(hù)范圍之內(nèi)。
權(quán)利要求
1.一種亞微米制程下VDD與VSS間的ESD防護(hù)結(jié)構(gòu)，其特征在于包括由電阻、電容和一個(gè)由PMOS和NMOS組成的反相器所構(gòu)成的RC偵測(cè)電路，以及一個(gè)N型STFOD器件；所述RC偵測(cè)電路的反相器輸出端通過(guò)一個(gè)P+擴(kuò)散區(qū)連接到所述N型STFOD器件的背柵基底。
2.根據(jù)權(quán)利要求1所述亞微米制程下VDD與VSS間的ESD防護(hù)結(jié)構(gòu)，其特征在于:所述N型STFOD器件的柵極位于場(chǎng)區(qū)厚氧化層上。
3.根據(jù)權(quán)利要求1所述亞微米制程下VDD與VSS間的ESD防護(hù)結(jié)構(gòu)，其特征在于:所述N型STFOD器件的柵極連接到VSS。
4.根據(jù)權(quán)利要求1所述亞微米制程下VDD與VSS間的ESD防護(hù)結(jié)構(gòu)，其特征在于:所述N型STFOD器件的源端N+擴(kuò)散區(qū)外具有連接到VSS的P+擴(kuò)散區(qū)環(huán)。
5.根據(jù)權(quán)利要求1所述亞微米制程下VDD與VSS間的ESD防護(hù)結(jié)構(gòu)，其特征在于:所述N型STFOD器件的源端N+擴(kuò)散區(qū)下方具有N井結(jié)構(gòu)。
6.根據(jù)權(quán)利要求1所述亞微米制程下VDD與VSS間的ESD防護(hù)結(jié)構(gòu)，其特征在于:所述N型STFOD器件為環(huán)形閉合結(jié)構(gòu)。
全文摘要
本發(fā)明公開一種亞微米制程下VDD與VSS間的ESD防護(hù)結(jié)構(gòu)，包括由電阻、電容和一個(gè)由PMOS和NMOS組成的反相器所構(gòu)成的RC偵測(cè)電路，以及一個(gè)N型STFOD器件；所述RC偵測(cè)電路的反相器輸出端通過(guò)一個(gè)P+擴(kuò)散區(qū)連接到所述N型STFOD器件的背柵基底。本發(fā)明不僅結(jié)合了GCMOS的RC耦合特點(diǎn)，而且利用了GGMOS的寄生NPN旁通ESD放電電流的特性。達(dá)到了保護(hù)IC內(nèi)部電路的功能，同時(shí)只占用很小的布局面積，從而節(jié)省了IC產(chǎn)品的成本。
文檔編號(hào)H01L27/02GK103117280SQ20131005913
公開日2013年5月22日 申請(qǐng)日期2013年2月25日 優(yōu)先權(quán)日2013年2月25日
發(fā)明者張雷, 蔣毅強(qiáng) 申請(qǐng)人:無(wú)錫凌湖科技有限公司