半導(dǎo)體裝置及其測試方法
【專利摘要】本發(fā)明公開了一種半導(dǎo)體裝置，所述半導(dǎo)體裝置包括包含有多個通孔的芯片、測試電壓輸入單元以及測試結(jié)果接收單元。測試電壓輸入單元將測試電壓施加到多個通孔中的一個。測試結(jié)果接收單元接收從多個通孔中的一個或更多個中輸出的輸出信號。
【專利說明】半導(dǎo)體裝置及其測試方法
[0001]相關(guān)申請的交叉引用
[0002]本申請要求2012年8月29日向韓國知識產(chǎn)權(quán)局提交的申請?zhí)枮?0-2012-0094866的韓國專利申請的優(yōu)先權(quán)，其全部內(nèi)容通過引用合并于此。
【技術(shù)領(lǐng)域】
[0003]本發(fā)明總體而言涉及一種半導(dǎo)體裝置，更具體而言，涉及一種層疊有多個芯片的三維(3D)半導(dǎo)體裝置及其測試方法。
【背景技術(shù)】
[0004]為了增加半導(dǎo)體裝置的集成度，已經(jīng)研究了三維(3D)半導(dǎo)體裝置，所述三維(3D)半導(dǎo)體裝置被配置成通過將多個芯片層疊并封裝成單個封裝體來增加集成度。近來，已經(jīng)利用了穿通娃通孔(through-silicon via, TSV)方案,所述穿通娃通孔方案是將娃通孔形成為穿通多個層疊的芯片以將芯片電連接在一起。
[0005]3D半導(dǎo)體裝置包括多個通孔(through-via)，使得多個層疊的芯片可以共同地接收各種信號。例如，針對存儲器裝置，多個層疊的芯片全部通過通孔來共同地接收地址信號、測試信號、輸入/輸出線信號及命令信號。
[0006]然而，各種缺陷會出現(xiàn)在通孔中。例如，缺陷可以包括:空隙，所述空隙在通孔沒有被導(dǎo)電材料完全填充時出現(xiàn)；凸塊接觸失效，所述凸塊接觸失效當芯片彎曲或凸塊材料移動時出現(xiàn)；裂縫，所述裂縫出現(xiàn)在通孔中等。
[0007]如上所述，因為通孔將多個芯片電連接在一起，所以如果缺陷出現(xiàn)，特別是如果由于缺陷而使電連接斷開時，TSV不能正確地執(zhí)行其功能。因此，需要一種用于準確地檢測有缺陷的通孔的測試工藝，以及一種用于將有缺陷的通孔用正常的通孔替換的修復(fù)工藝。
[0008]圖1是示出現(xiàn)有的半導(dǎo)體裝置的配置的示圖。在圖1中，半導(dǎo)體裝置包括:第一通孔11、第二通孔12以及第三通孔13、測試電壓施加單元14、測試電壓輸出單元15以及移位單元16。測試電壓施加單元14響應(yīng)于測試模式信號TM_TSV而將測試電壓VTEST施加到第一通孔11至第三通孔13。測試電壓輸出單元15包括分別與第一通孔11至第三通孔13耦接的通過門。通過門響應(yīng)于由移位單元16產(chǎn)生的選擇信號SEL〈0:2>而導(dǎo)通，由此傳送流經(jīng)第一通孔11至第三通孔13到測試焊盤17的電流。移位單元16從測試模式信號TM中產(chǎn)生選擇信號SEL〈0:2>。
[0009]當執(zhí)行半導(dǎo)體裝置的測試操作時，測試電壓施加單元14同時將測試電壓VTEST施加到第一通孔11至第三通孔13，并且移位單元16將選擇信號SEL〈0:2>順序使能。由于將選擇信號SEL〈0:2>順序使能，所以將流經(jīng)第一通孔11至第三通孔13的電流傳送到測試焊盤17。通過判定在測試焊盤17測得的電流量，可以測試是否已正確地形成第一通孔11至第三通孔13。
[0010]圖2示出通過通孔電連接的兩個半導(dǎo)體芯片的配置，并示出通孔中的缺陷。當上芯片20和下芯片30垂直地層疊時，上芯片20的通孔21至23分別與下芯片30的通孔31至33電連接，并且凸塊25和34-36用于通孔21-23與通孔31-33之間電連接。附圖標記“A”和“B”示出未正確地形成的通孔的電連接。附圖標記“A”描述了開路故障，所述開路故障由于上芯片20不存在應(yīng)將將上芯片20的通孔21與下芯片30的通孔31連接的凸塊(沒有被正確地形成)而發(fā)生，而附圖標記“B”描述了短路故障，所述短路故障因為不應(yīng)當存在的上芯片的通孔22與相鄰下芯片的通孔33之間的連接(由于上芯片的凸塊25未對準而存在)而發(fā)生。
[0011]在圖1中所示的半導(dǎo)體裝置配置的情況下，可以較容易地將諸如“A”的情況檢測為缺陷；但在圖1中所示的半導(dǎo)體裝置配置的情況下，將“B”的情況檢測為缺陷是困難的。這是因為流經(jīng)上芯片的通孔22的電流可以經(jīng)由下芯片的通孔33輸出，即使上芯片的通孔22未與下芯片的通孔33電連接。因此，需要開發(fā)一種改進的半導(dǎo)體裝置，能夠檢測通孔之間電連接的所有類型的缺陷狀態(tài)。

【發(fā)明內(nèi)容】

[0012]本文描述了一種半導(dǎo)體裝置及其測試方法，所述半導(dǎo)體裝置可以任意地選擇并測試施加有測試電壓的通孔、包括輸出輸出信號的通孔，并且檢測通孔的電連接上出現(xiàn)的缺陷。
[0013]在本發(fā)明的一個實施例中，一種包括包含有多個通孔的芯片的半導(dǎo)體裝置包括:測試電壓輸入單元，所述測試電壓輸入單元被配置成將測試電壓施加到多個通孔中的一個；以及測試結(jié)果接收單元，所述測試結(jié)果接收單元被配置成接收從多個通孔中的一個或更多個中輸出的輸出信號。
[0014]在本發(fā)明的另一實施例中，一種包括垂直層疊的上芯片和下芯片的半導(dǎo)體裝置，其中，上芯片和下芯片分別包括互相電連接的多個通孔，所述半導(dǎo)體裝置包括:上芯片測試電壓輸入單元，所述上芯片測試電壓輸入單元被配置成將測試電壓施加到上芯片的多個通孔之中的特定通孔；以及下芯片測試結(jié)果接收單元，所述下芯片測試結(jié)果接收單元被配置成接收從通孔輸出的輸出信號，所述通孔與下芯片的通孔相鄰，并且與特定通孔電連接。
[0015]在本發(fā)明的另一實施例中，一種半導(dǎo)體裝置的測試方法，其中，所述半導(dǎo)體裝置包括上芯片的第一通孔、與第一通孔電連接的下芯片的第二通孔、以及設(shè)置在下芯片的第二通孔附近的多個相鄰的通孔，所述測試方法包括以下步驟:將測試電壓輸出到上芯片的第一通孔；以及監(jiān)控經(jīng)由下芯片的多個相鄰?fù)纵敵龅妮敵鲂盘枴?br> 【專利附圖】

【附圖說明】
[0016]結(jié)合附圖描述本發(fā)明的特點、方面和實施例，其中:
[0017]圖1是說明現(xiàn)有的半導(dǎo)體裝置的配置的示圖；
[0018]圖2是示出經(jīng)由通孔電連接的兩個半導(dǎo)體芯片的現(xiàn)有配置的示圖，并且示出在通孔的連接中發(fā)生的缺陷；
[0019]圖3是示出根據(jù)本發(fā)明的一個實施例的半導(dǎo)體裝置的配置的示圖；
[0020]圖4是示出能在圖3中所示的上移位部中實施的配置的示圖；以及
[0021]圖5是示出根據(jù)本發(fā)明的另一個實施例的半導(dǎo)體裝置的配置的示圖?！揪唧w實施方式】
[0022]在下文中，將通過各種實施例，參照附圖來描述根據(jù)本發(fā)明的半導(dǎo)體裝置及其測試方法。
[0023]圖3是示出根據(jù)本發(fā)明的一個實施例的半導(dǎo)體裝置I的配置的示圖。在圖3中，半導(dǎo)體裝置I包括:第一通孔VIA1、第二通孔VIA2、第三通孔VIA3、測試電壓輸入單元100以及測試結(jié)果接收單元200。半導(dǎo)體裝置I不限制于所述的通孔的數(shù)目，而可以包括更多數(shù)目個通孔。在下文中，為了本發(fā)明的詳細描述，將示例性地描述呈現(xiàn)三個通孔VIAl至VIA3的半導(dǎo)體裝置I。
[0024]測試電壓輸入單元100將測試電壓VTEST施加到第一通孔VIAl至第三通孔VIA3中的一個或更多個。測試電壓輸入單元100也可以從第一通孔VIAl至第三通孔VIA3之中任意地選擇施加測試電壓VTEST的通孔。
[0025]測試結(jié)果接收單元200接收從第一通孔VIAl至第三通孔VIA3中的一個或更多個中輸出的輸出信號TOUT。測試結(jié)果接收單元200可以在第一通孔VIAl至第三通孔VIA3之中任意地選擇輸出輸出信號TOUT的通孔，并且可以接收經(jīng)由選中的通孔輸出的輸出信號TOUT。因此，半導(dǎo)體裝置I可自由地選擇施加測試電壓VTEAT的通孔，以及輸出輸出信號TOUT的通孔。因此，可以測試半導(dǎo)體裝置I以確定通孔是否被正確地填充導(dǎo)電物質(zhì)且因而被正確地形成。此外，可以采用各種方式來測試半導(dǎo)體裝置1，以判定是否正確地形成通孔的電連接。
[0026]在本發(fā)明的一個實施例中，測試電壓輸入單元100可以將測試電壓VTEST施加到第一通孔VIA1，并且測試結(jié)果接收單元200可以接收經(jīng)由第一通孔VIAl輸出的輸出信號TOUT。圖3的第一通孔VIAl的測試大體與圖1的相似。然而，施加測試電壓VTEST的通孔與輸出輸出信號TOUT的通孔可以彼此不同。例如，輸出輸出信號TOUT的通孔可以是位于施加測試電壓VTEST的通孔附近的通孔。因而，根據(jù)本發(fā)明的一個實施例半導(dǎo)體裝置I可以將測試電壓VTEST施加到第一通孔VIAl，并且可以接收經(jīng)由設(shè)置在第一通孔VIAl的附近的第二通孔VIA2輸出的輸出信號TOUT。
[0027]在圖3中，測試電壓輸入單元100包括上移位部110和測試電壓施加部120。上移位部110響應(yīng)于輸入控制信號TM_IN、TM_ICK以及TM_RST而產(chǎn)生輸入選擇信號ISEL〈0:2>，以選擇第一通孔VIAl至第三通孔VIA3中的一個或更多個。根據(jù)本發(fā)明的一個實施例，輸入控制信號TM_IN、TM_ICK以及TM_RST可以被配置成具有測試模式信號。隨后，將在本說明書中更詳細地描述輸入控制信號TM_IN、TM_ICK以及TM_RST。
[0028]測試電壓施加部120響應(yīng)于輸入選擇信號ISEL〈0:2>將測試電壓VTEST施加到第一通孔VIAl至第三通孔VIA3。測試電壓施加部120可以包括接收輸入選擇信號ISEL〈0:2>然后導(dǎo)通的多個晶體管。在圖3中，測試電壓施加部120包括第一 PMOS晶體管121至第三PMOS晶體管123。第一 PMOS晶體管121具有用于接收輸入選擇信號ISEL〈0>的柵極、用于接收測試電壓VTEST的源極、以及與第一通孔VIAl的一個端部連接的漏極。第二 PMOS半導(dǎo)體122具有用于接收輸入選擇信號ISEL〈1>的柵極、用于接收測試電壓VTEST的源極、以及與第二通孔VIA2的一個端部連接的漏極。第三PMOS半導(dǎo)體123具有用于接收輸入選擇信號ISEL〈2>的柵極、用于接收測試電壓VTEST的源極以及與第三通孔VIA3的一個端部連接的漏極。[0029]在圖3中，測試結(jié)果接收單元200包括下移位部210和輸出部220。下移位部210響應(yīng)于輸出控制信號TM_0UT、TM_0CK以及TM_RST而產(chǎn)生輸出選擇信號0SEL〈0:2>，以選擇第一通孔VIAl至第三通孔VIA3中的一個或更多個。根據(jù)本發(fā)明的一個實施例，輸出控制信號TM_0UT、TM_0CK以及TM_RST可以被配置成具有測試模式信號。隨后，將在本說明書中更詳細地描述輸入控制信號TM_IN、TM_ICK以及TM_RST。
[0030]輸出部220響應(yīng)于輸出選擇信號0SEL〈0:2>，而用經(jīng)由第一通孔VIAl至第三通孔VIA3中的一個或更多個輸出的輸出信號TOUT來提供測試焊盤300。輸出部220包括分別接收輸出選擇信號0SEL〈0:2>的多個通過門。在圖3中，輸出部220包括第一通過門221至第三通過門223。第一通過門221響應(yīng)于輸出選擇信號0SEL〈0>和反相信號0SELB〈0>而被使能，并且將第一通孔VIAl的另一端部與測試焊盤300連接。因此，當?shù)谝煌ㄟ^門221響應(yīng)于輸出選擇信號0SEL〈0>和反相信號0SELB〈0>而導(dǎo)通時，第一通過門221可以用經(jīng)由第一通孔VIAl輸出的輸出信號TOUT來提供測試焊盤300。第二通過門222響應(yīng)于輸出選擇信號0SEL〈1>和反相信號0SELB〈1>而導(dǎo)通，并且將第二通孔VIA2的另一端部與測試焊盤300連接。因此，當?shù)诙ㄟ^門222響應(yīng)于輸出選擇信號0SEL〈1>和反相信號0SELB〈1>而導(dǎo)通時，第二通過門222可以用經(jīng)由第二通孔VIA2輸出的輸出信號TOUT來提供測試焊盤300。第三通過門223響應(yīng)于輸出選擇信號0SEL〈2>和反相信號0SELB〈2>而導(dǎo)通，并且將第三通孔VIA3的另一端部與測試焊盤300連接。因此，當?shù)谌ㄟ^門223響應(yīng)于輸出選擇信號0SEL〈2>和反相信號0SELB〈2>而導(dǎo)通時，第三通過門223可以用經(jīng)由第三通孔VIA3輸出的輸出信號TOUT來提供測試焊盤300。
[0031]測試焊盤300可以監(jiān)控從測試結(jié)果接收單元200的輸出部220中提供的輸出信號TOUT。測試焊盤300可以接收從輸出部220中提供的輸出信號T0UT，并且可以檢測是否正確地形成第一通孔VIAl至第三通孔VIA3的電連接。在本發(fā)明的一個實施例中，檢測操作可以通過測量從測試焊盤300中輸出的電流量來執(zhí)行。此外，測試焊盤300可以包括比較器(未示出)，以將輸出信號TOUT與參考電壓比較，并且輸出比較的結(jié)果作為數(shù)字信號。
[0032]圖4是示出能在圖3中所示的上移位部110實施的配置的示圖。上移位部110可以被配置為圖4中所示的移位寄存器電路。上移位部110包括第一觸發(fā)器111至第三觸發(fā)器113。輸入控制信號可以包括第一測試模式信號TM_IN和第二測試模式信號TM_ICK。第一觸發(fā)器111可以接收第一測試模式信號TM_IN和第二測試模式信號TM_ICK,以幫助輸入選擇信號ISEL〈0:2>和反相信號ISELB〈0:2>的產(chǎn)生。當接收到高電平的第一測試模式信號TM_IN時，第一觸發(fā)器111將高電平的信號鎖存，而當接收脈沖信號作為第二測試模式信號TM_ICK時，第一觸發(fā)器111輸出輸入選擇信號ISEL〈0>和反相信號ISELB〈0>。當接收輸入選擇信號ISEL〈0>并且接收脈沖信號作為第二測試模式信號TM_ICK時，第二觸發(fā)器112輸出輸入選擇信號ISEL〈1>和反相信號ISELB〈1>。相似地，當接收輸入選擇信號ISEL〈1>并且接收脈沖信號作為第二測試模式信號TM_ICK時，第三觸發(fā)器113輸出輸入選擇信號ISEL<2>和反相信號ISELB〈2>。另外，輸入控制信號可以包括第三測試模式信號TM_RST。為了被復(fù)位，第一觸發(fā)器111至第三觸發(fā)器113可以接收第三測試模式信號TM_RST作為復(fù)位信號。因此，由于上移位部110具有順序使能輸入選擇信號ISEL〈0:2>的配置，所以上移位部110可以根據(jù)作為輸入控制信號輸入的測試模式信號TM_IN、TM_ICK以及TM_RST，而將期望的輸入選擇信號ISEL〈0:2>使能。圖3中所示的下移位部210可以采用大體與上移位部110相似的方式來配置。只有作為輸出控制信號輸入的測試模式信號TM_ON、TM_OCK及TM_RST被不同地配置成任意地使能期望的輸出選擇信號0SEL〈0:2>。另外，根據(jù)本發(fā)明的實施例，盡管移位寄存器電路被例示為上移位部110和下移位部210的一個實施例，但是本發(fā)明不限制于此，而可以采用各種類型的邏輯電路來使能期望的選擇信號。
[0033]圖5是示出根據(jù)本發(fā)明的另一個實施例的半導(dǎo)體裝置2的配置的示圖。在圖5中，半導(dǎo)體裝置2包括上芯片UCHIP和下芯片LCHIP。上芯片UCHIP和下芯片LCHIP垂直地層疊以配置單個半導(dǎo)體裝置2，并且上芯片UCHIP和下芯片LCHIP可以經(jīng)由多個通孔而彼此電連接。在圖5中，上芯片UCHIP包括第一通孔VIAll至第三通孔VIA13而下芯片LCHIP包括第四通孔VIA21至第六通孔VIA23。
[0034]當上芯片UCHIP層疊在下芯片LCHIP上時，上芯片UCHIP的第一通孔VIAll與位于垂直方向同一線上的下芯片LCHIP的第四通孔VAI21電連接。相似地，上芯片UCHIP的第二通孔VAI12與下芯片LCHIP的第五通孔VIA22電耦接，并且上芯片UCHIP的第三通孔VAI13與下芯片LCHIP的第六通孔VIA23電連接。
[0035]上芯片UCHIP包括上芯片測試電壓輸入單元100U，所述上芯片測試電壓輸入單元100U將測試電壓施加到第一通孔VIAll至第三通孔中VIA13中的一個或更多個。上芯片測試電壓輸入單元100U可以被配置為圖3中所示的測試電壓輸入單元100。上芯片測試電壓輸入單兀100U包括第一上移位部IIOU和第一測試電壓施加部120U。上芯片測試電壓輸入單元100U可以將測試電壓施加到第一通孔VIAll至第三通孔VIA13中期望的通孔。
[0036]下芯片LCHIP包括下芯片測試結(jié)果接收單元200L，所述下芯片測試結(jié)果接收單元200L接收從第四通孔VIA21至第六通孔VIA23中的一個或更多個中輸出的輸出信號TOUT(未示出)。下芯片測試結(jié)果接收單元200L可以被配置為圖3中所示的測試結(jié)果接收單元200。下芯片測試結(jié)果接收單元200L可以包括第二下移位部210L和第二輸出部220L。下芯片測試結(jié)果接收單元200L可以接收經(jīng)由第四通孔VIA21至第六通孔VIA23中期望的通孔輸出的輸出信號TOUT (未示出)。例如，在本發(fā)明的一個實施例中，下芯片測試結(jié)果接收單元200L可以接收從設(shè)置在下芯片LCHIP的通孔附近的通孔輸出的輸出信號TOUT (未示出)，所述下芯片LCHIP的通孔與在上芯片UCHIP中施加測試電壓的通孔電連接。因而，當上芯片測試電壓輸入單元100U選擇第二通孔VIA12，并且將測試電壓施加到第二通孔VIA12時，下芯片測試結(jié)果接收單元200L可以接收從與第五通孔VIA22相鄰的第四通孔VIA21和第六通孔VIA23輸出的輸出信號TOUT (未示出)，所述第五通孔VIA22當上芯片UCHIP和下芯片LCHIP層疊時與第二通孔VIA12電連接。另外，下芯片測試結(jié)果接收單元200L可以與第四通孔VIA21至第六通孔VIA23順序耦接，以便以預(yù)定時間間隔順序接收經(jīng)由第四通孔VIA21至第六通孔VIA23輸出的輸出信號TOUT (未示出)。
[0037]半導(dǎo)體裝置2的配置將測試操作使能，以檢測圖2中由“B”所指示的凸塊短路故障。假設(shè)盡管第二通孔VIA12與第五通孔VIA22電連接，與第四通孔VIA21有關(guān)的短路故障也會發(fā)生。上芯片測試電壓輸入單元100U可以將測試電壓施加到第二通孔VIA12，并且下芯片測試結(jié)果接收單元200L可以接收經(jīng)由第四通孔VIA21和第六通孔VIA23輸出的輸出信號TOUT (未示出)。在這種情況下，由于第四通孔VIA21與第二通孔VIA12短路，所以將測試電壓經(jīng)由第二通孔VIA12施加到第四通孔VIA21，使得第四通孔VIA21輸出輸出信號TOUT (未示出)，且因而具有大量的電流。由于第六通孔VIA23未接收電壓，所以第六通孔VIA23不輸出電流。因此，盡管未施加測試電壓，但是當具有電流量的輸出信號TOUT(未示出)通過第四通孔VIA21輸出時，可以檢測出施加測試電壓的上芯片UCHIP的通孔與下芯片LCHIP的相鄰?fù)锥搪贰?br> [0038]上芯片UCHIP還可以包括上芯片測試結(jié)果接收單元200U。上芯片測試結(jié)果接收單元200U可以測試第一通孔VIAl I至第三通孔VIA13是否被正確地形成。另外，盡管在圖5中未示出，但是當另一個上芯片層疊在上芯片UCHIP上時，上芯片測試結(jié)果接收單元200U可以測試在所述另一個上芯片的通孔與上芯片UCHIP的通孔之間的電連接是否被正確地形成。上芯片測試結(jié)果接收單元200U可以接收從第一通孔VIAll至第三通孔VIA13中的一個或更多個中輸出的輸出信號TOUT (未示出)。上芯片測試結(jié)果接收單元200U包括第一下移位部210U和第一輸出部220U。
[0039]相似地，下芯片LCHIP還可以包括下芯片測試電壓輸入單元100L。下芯片測試電壓輸入單元100L可以測試第四通孔VIA21至第六通孔VIA23是否被正確地形成。另外，盡管在圖5中未示出，但是當另一個下芯片層疊在下芯片LCHIP的下表面上時，下芯片測試電壓輸入單元100L可以測試在所述另一個下芯片的通孔與下芯片LCHIP的通孔之間的電連接是否被正確地形成。下芯片測試電壓輸入單元100L包括第二上移位部IIOL和第二測試電壓施加部120L。
[0040]上芯片測試電壓輸入單元100U、上芯片測試結(jié)果接收單元200U、下芯片測試電壓輸入單元100L，以及下芯片測試結(jié)果接收單元200L可以分別接收以互相不同的測試模式配置的輸入控制信號TM_UIN、TM_UICK、TM_RST、TM_LIN以及TM_LICK，和輸出控制信號TM_UOUT、TM_U0CK、TM_RST、TM_L0UT 以及 TM_L0CK。
[0041]盡管圖5示出了將兩個芯片層疊的情況，但是當將兩個或更多個芯片層疊時，可以通過不同地選擇施加測試電壓的通孔和輸出輸出信號的通孔，參照通孔是否被正確地形成，并且在各個芯片之間的通孔的電連接是否被正確地形成，來執(zhí)行各種類型的測試。
[0042]在圖5中，測試焊盤300U可以包括在上芯片UCHIP和下芯片LCHIP的一個或兩個中。當測試焊盤300U被設(shè)置在上芯片UCHIP上時，可以將從下芯片測試結(jié)果接收單元200L中提供的輸出信號TOUT (未示出)經(jīng)由又一個通孔傳送到設(shè)置在上芯片UCHIP上的測試焊盤 300U。
[0043]盡管以上已經(jīng)描述了某些實施例，但是對于本領(lǐng)域的技術(shù)人員可以理解的是描述的實施例僅僅是示例性的。因此，不應(yīng)基于所描述的實施例來限制本文描述的裝置和方法。
【權(quán)利要求】
1.一種半導(dǎo)體裝置，所述半導(dǎo)體裝置包括包含有多個通孔的芯片，所述半導(dǎo)體裝置包括: 測試電壓輸入單元，所述測試電壓輸入單元被配置成將測試電壓施加到所述多個通孔中的一個；以及 測試結(jié)果接收單元，所述測試結(jié)果接收單元被配置成接收從所述多個通孔中的一個或更多個中輸出的輸出信號。
2.如權(quán)利要求1所述的半導(dǎo)體裝置，其中，施加有所述測試電壓的通孔與輸出所述輸出信號的通孔不同。
3.如權(quán)利要求1所述的半導(dǎo)體裝置，其中，施加有所述測試電壓的通孔被設(shè)置在輸出所述輸出信號的通孔的附近。
4.如權(quán)利要求1所述的半導(dǎo)體裝置，其中，所述測試電壓輸入單元包括: 上移位部，所述上移位部被配置成響應(yīng)于輸入控制信號而產(chǎn)生用于選擇所述多個通孔中的一個或更多個通孔的輸入選擇信號；以及 測試電壓施加部，所述測試電壓施加部被配置成響應(yīng)于所述輸入選擇信號而將所述測試電壓施加到所述一個或更多個通孔。
5.如權(quán)利要求1所述的半導(dǎo)體裝置，其中，所述測試結(jié)果接收單元包括: 下移位部，所述下移位部被配置成響應(yīng)于輸出控制信號，而產(chǎn)生用于選擇所述多個通孔中的一個或更多個通孔的輸出選擇信號；以及` 輸出部，所述輸出部被配置響應(yīng)于所述輸出選擇信號，而提供具有從所述多個通孔中的一個或更多個通孔中輸出的輸出信號的測試焊盤。
6.一種半導(dǎo)體裝置，包括: 上芯片和下芯片，所述上芯片和下芯片采用垂直的方式層疊， 其中，所述上芯片和下芯片分別包括互相電連接的多個通孔； 上芯片測試電壓輸入單元，所述上芯片測試電壓輸入單元被配置成將測試電壓施加到所述上芯片的通孔中的特定通孔；以及 下芯片測試結(jié)果接收單元，所述下芯片測試結(jié)果接收單元被配置成接收從與所述下芯片的通孔相鄰的通孔中輸出的輸出信號，所述下芯片的通孔與所述特定通孔電連接。
7.如權(quán)利要求6所述的半導(dǎo)體裝置，其中，所述下芯片測試結(jié)果接收單元順序接收從所述相鄰的通孔中輸出的輸出信號。
8.如權(quán)利要求6所述的半導(dǎo)體裝置，其中，所述上芯片測試電壓輸入單元包括: 第一上移位部，所述第一上移位部被配置成響應(yīng)于輸入控制信號而產(chǎn)生用于選擇所述上芯片的多個通孔中的一個或更多個通孔的輸入選擇信號；以及 第一測試電壓施加部，所述第一測試電壓施加部被配置成響應(yīng)于所述輸入選擇信號而將所述測試電壓施加到所述一個或更多個通孔。
9.如權(quán)利要求6所述的半導(dǎo)體裝置，其中，所述下芯片測試結(jié)果接收單元包括: 第一下移位部，所述第一下移位部被配置響應(yīng)于輸出控制信號而產(chǎn)生用于選擇所述下芯片的多個通孔中的一個或更多個通孔的輸出選擇信號；以及 第一輸出部，所述第一輸出部被配置響應(yīng)于所述輸出選擇信號而提供具有經(jīng)由所述一個或更多個通孔輸出的輸出信號的測試焊盤。
10.如權(quán)利要求9所述的半導(dǎo)體裝置，其中，所述第一下移位部產(chǎn)生所述輸出選擇信號，以便以預(yù)定時間間隔來順序選擇所述鄰近的通孔。
11.如權(quán)利要求6所述的半導(dǎo)體裝置，還包括上芯片測試結(jié)果接收單元，所述上芯片測試結(jié)果接收單元被配置成接收從所述上芯片的多個通孔中的一個通孔輸出的輸出信號。
12.如權(quán)利要求11所述的半導(dǎo)體裝置，其中，所述上芯片測試結(jié)果接收單元包括: 第二下移位部，所述第二下移位部被配置成響應(yīng)于輸出控制信號而產(chǎn)生用于選擇所述多個通孔中的一個或更多個通孔的輸出選擇信號；以及 第二輸出部，所述第二輸出部被配置成提供具有經(jīng)由所述一個或更多個通孔輸出的輸出信號的測試焊盤。
13.如權(quán)利要求6所述的半導(dǎo)體裝置，還包括下芯片測試電壓輸入單元，所述下芯片測試電壓輸入單元被配置成將所述測試電壓施加到所述下芯片多個通孔中的一個通孔。
14.如權(quán)利要求13所述的半導(dǎo)體裝置，其中，所述下芯片測試電壓輸入單元包括: 第二上移位部，所述第二上移位部被配置成響應(yīng)于輸入控制信號而產(chǎn)生用于選擇所述多個通孔中的一個或多個通孔的輸入選擇信號；以及 第二測試電壓施加部，所述第二測試電壓施加部被配置響應(yīng)于所述輸入選擇信號而將所述測試電壓施加到所述一個或更多個通孔。
15.一種半導(dǎo)體裝置的測試方法，所述半導(dǎo)體裝置包括上芯片的第一通孔、與所述第一通孔電連接的下芯片的第二通孔，以及設(shè)置在所述下芯片中的所述第二通孔附近的多個相鄰的通孔，所述方法包括以下步驟: 將測試電壓輸出到所述上芯片的第一通孔；以及 監(jiān)控經(jīng)由所述下芯片的所述多個相鄰的通孔輸出的輸出信號。
16.如權(quán)利要求15所述的方法，其中，監(jiān)控的步驟還包括:提供順序經(jīng)由所述多個相鄰的通孔輸出的輸出信號的測試焊盤的步驟。
17.如權(quán)利要求6所述的方法，還包括:將提供到所述測試焊盤的輸出信號與參考信號進行比較并產(chǎn)生測試結(jié)果的步驟。
【文檔編號】H01L23/544GK103681623SQ201310063944
【公開日】2014年3月26日 申請日期:2013年2月28日 優(yōu)先權(quán)日:2012年8月29日
【發(fā)明者】鄭椿錫, 樸起德 申請人:愛思開海力士有限公司