輸出電路的制作方法
【專利摘要】本發(fā)明提供一種輸出電路，包括：一第一輸出級元件，耦接所述輸出電路的一輸出端以及一接地端；一第二輸出級元件，耦接所述輸出端以及一電源端；一偵測電路，耦接所述電源端與所述接地端，且執(zhí)行一偵測操作來偵測一靜電放電事件是否發(fā)生在所述輸出端上，以在一第一節(jié)點產(chǎn)生一控制信號；一控制電路，耦接所述第一節(jié)點，且接收所述控制信號；以及一第一預(yù)驅(qū)動器，耦接所述第一節(jié)點且接收所述控制信號。當(dāng)所述偵測電路偵測出所述靜電放電事件發(fā)生在所述輸出端時，所述控制電路根據(jù)所述控制信號而被致能，以導(dǎo)通所述第一輸出級元件從而形成一放電路徑，且所述第一預(yù)驅(qū)動器根據(jù)所述控制信號而被禁能。
【專利說明】輸出電路
【技術(shù)領(lǐng)域】
[0001]本發(fā)明有關(guān)于一種輸出電路，特別是有關(guān)于一種具有靜電放電保護(hù)的輸出電路?！颈尘凹夹g(shù)】
[0002]靜電放電(electrostaticdischarge, ESD)損壞已變成為集成電路(integratedcircuit, IC)產(chǎn)品可靠度的主要考慮事項之一。一般而言,在一 IC中功率級(power stage)的輸出電路包括一個PMOS晶體管以及一個NMOS晶體管，其均耦接功率級的輸出端。在制造過程或產(chǎn)品測試過程中，當(dāng)ESD事件發(fā)生在輸出端時，大電流可能損壞功率級的元件。因此，需要ESD保護(hù)電路，以當(dāng)ESD事件發(fā)生在輸出端時用來提供放電路徑。在現(xiàn)有技術(shù)中，
一ESD保護(hù)電路耦接IC中功率級的輸出端，以當(dāng)ESD事件發(fā)生在輸出端時用來提供ESD保護(hù)。然而，ESD保護(hù)電路在IC中占用較大面積。此外，當(dāng)ESD保護(hù)電路期望具有高可靠度時，ESD保護(hù)電路的設(shè)計變得更加困難。

【發(fā)明內(nèi)容】

[0003]因此，期望提供一種輸出電路，其能夠解決上述技術(shù)問題。
[0004]本發(fā)明一實施例提供一種輸出電路，包括:一第一輸出級兀件，I禹接所述輸出電路的一輸出端以及一接地端；一第二輸出級兀件，I禹接所述輸出端以及一電源端；一偵測電路，耦接所述電源端與所述接地端，且執(zhí)行一偵測操作來偵測一靜電放電事件是否發(fā)生在所述輸出端上，以在一第一節(jié)點產(chǎn)生一控制信號；一控制電路，耦接所述第一節(jié)點，且接收所述控制信號；以及一第一預(yù)驅(qū)動器，耦接所述第一節(jié)點且接收所述控制信號。當(dāng)所述偵測電路偵測出所述靜電放電事件發(fā)生在所述輸出端時，所述控制電路根據(jù)所述控制信號而被致能以導(dǎo)通所述第一輸出級元件從而形成一放電路徑，且所述第一預(yù)驅(qū)動器根據(jù)所述控制信號而被禁能。
[0005]本發(fā)明另一實施例提供一種輸出電路，包括:一第一 N型晶體管,具有基極、f禹接一輸出端的漏極、以及耦接一接地端的源極；一第一 P型晶體管，具有基極、耦接所述輸出端的漏極、以及耦接一電源端的源極:一電阻器，耦接于所述電壓端與一第一節(jié)點之間；一電容器，耦接所述第一節(jié)點以及所述接地端，其中，一控制信號產(chǎn)生于所述第一節(jié)點；一第
二P型晶體管，具有耦接所述第一節(jié)點的基極、耦接所述電源端的源極、以及耦接所述第一N型晶體管的基極于一第二節(jié)點的漏極；以及一第一預(yù)驅(qū)動器，耦接于所述第一節(jié)點與所述第二節(jié)點之間并用于接收所述控制信號。當(dāng)一靜電放電事件發(fā)生在所述輸出端時，所述電源端的電壓拉高，所述控制信號處于一第一低位準(zhǔn)以導(dǎo)通所述第二 P型晶體管，且所述第二節(jié)點的電壓根據(jù)所述電源端的拉高電壓而處于一第一高位準(zhǔn)以導(dǎo)通所述第一N型晶體管，且所述第一預(yù)驅(qū)動器根據(jù)具有所述第一低位準(zhǔn)的所述控制信號而被禁能。
[0006]通過使用本發(fā)明的輸出電路結(jié)構(gòu)，集成電路無需使用上述的額外且專用的ESD保護(hù)電路也能夠進(jìn)行靜電放電保護(hù)，從而具有較小的布局尺寸?！緦＠綀D】

【附圖說明】
[0007]圖1表示根據(jù)本發(fā)明一實施例的輸出電路；以及
[0008]圖2表示圖1的輸出電路的詳細(xì)架構(gòu)。
【具體實施方式】
[0009]為使本發(fā)明之上述目的、特征和優(yōu)點能更明顯易懂，下文特舉一較佳實施例，并配合所附圖式，作詳細(xì)說明如下。
[0010]圖1表不根據(jù)本發(fā)明一實施例的輸出電路I。參閱圖1，輸出電路(或驅(qū)動電路)I包括兩個輸出級元件10與11、一偵測電路12、一控制電路13、兩個預(yù)驅(qū)動器14與15、一禁能電路16、以及一預(yù)防電路17。輸出電路I可應(yīng)用于一集成電路(integrated circuit)的輸出級(power stage)。輸出電路I的輸出端0UT10耦接集成電路(IC)的接腳PIN。在此實施例中，輸出級元件10系以P型金氧半(P-type metal-oxide-semiconductor,PM0S)晶體管PlO來實施,而輸出級元件11系以N型金氧半(N-type metal-oxide-semiconductor,NM0S)晶體管NlO來實施，但不以上述PMOS晶體管以及NMOS晶體管為限。PMOS晶體管PlO的源極耦接電源端PT，且其漏極耦接輸出端0UT10。NMOS晶體管NlO的漏極耦接輸出端0UT10，且其源極耦接接地端GT。在圖1中，與PMOS晶體管PlO并聯(lián)的二極管DlO表示PMOS晶體管PlO的寄生二極管或?qū)嵸|(zhì)二極管元件，而與NMOS晶體管NlO并聯(lián)的二極管Dll表示NMOS晶體管NlO的寄生二極管或?qū)嵸|(zhì)二極管元件。偵測電路12耦接電源端PT。偵測電路12執(zhí)行一偵測操作，以偵測靜電放電(electrostatic discharge, ESD)事件是否發(fā)生在輸出端0UT10，并在節(jié)點NDlO上產(chǎn)生一控制信號S12?？刂齐娐?3耦接節(jié)點NDlO以接收控制信號S12。當(dāng)控制電路13根據(jù)控制信號S12而被致能時，控制電路13控制NMOS晶體管NlO的導(dǎo)通/關(guān)閉狀態(tài)。因此，當(dāng)ESD事件被偵測電路12自動地偵測到時，控制信號S12用來通過控制所述控制電路13以及輸出級元件11(即NMOS晶體管N10)形成放電路徑給ESD能量。根據(jù)此結(jié)構(gòu)，集成電路可在不需要上述的現(xiàn)有技術(shù)的額外且專用的ESD保護(hù)電路而具有較小的布局尺寸下獲得保護(hù)。
[0011]預(yù)驅(qū)動器14與15分別于節(jié)點NDll與ND12耦接PMOS晶體管PlO以及NMOS晶體管NlO的基極。所述預(yù)驅(qū)動器14與15都耦接節(jié)點NDlO以接收控制信號S12。當(dāng)預(yù)驅(qū)動器14根據(jù)控制信號S12而被致能時，預(yù)驅(qū)動器14根據(jù)提供至預(yù)驅(qū)動器14的數(shù)據(jù)信號S14來控制PMOS晶體管PlO的導(dǎo)通/關(guān)閉狀態(tài)。當(dāng)預(yù)驅(qū)動器15根據(jù)控制信號S12而被致能時，預(yù)驅(qū)動器15根據(jù)提供至預(yù)驅(qū)動器15的數(shù)據(jù)信號S15來控制NMOS晶體管NlO的導(dǎo)通/關(guān)閉狀態(tài)。
[0012]偵測電路12以及控制電路13的詳細(xì)架構(gòu)以及輸出電路I的詳細(xì)操作將于下文通過圖2來說明。
[0013]如圖2所示，偵測電路12包括電阻器20以及電容器21。電阻器20耦接于電源端PT與節(jié)點NDlO之間，而電容器21耦接于節(jié)點NDlO與接地端GT之間。電阻器20以及電容器21形成一低通濾波器。需注意，此【技術(shù)領(lǐng)域】中具有通常知識者應(yīng)能理解偵測電路12可具有其他配置架構(gòu)，只要能達(dá)到相同效果即可?？刂齐娐?3包括PMOS晶體管P20，但不以此為限。PMOS晶體管P20的基極(控制端)耦接節(jié)點NDlO以接收控制信號S12，其源極(第一端)耦接電源端PT，且其漏極(第二端)于節(jié)點ND12耦接NMOS晶體管NlO的基極。[0014]在此實施例中，輸出電路I可能經(jīng)歷特定流程，例如功率級的制造流程或產(chǎn)品測試流程。在此特定流程期間，電源端PT不會被施加輸出電路I的操作電壓。在此情況下，當(dāng)ESD事件發(fā)生在輸出端0UT10時(例如ESD能量涌至集成電路)，二極管DlO因為在輸出端0UT10上的大電壓而導(dǎo)通，且接著在電源端PT上的電壓即刻通過導(dǎo)通的二極管而被輸出端0UT10上的大電壓所拉高。偵測電路12根據(jù)電源端PT上的電壓的即刻變化而偵測到ESD事件正發(fā)生在輸出端0UT10。通過電阻器20以及電容器21所形成的低通濾波器，偵測電路12在節(jié)點NDlO上產(chǎn)生低電壓位準(zhǔn)的控制信號S12，其中，控制信號S12的低電壓位準(zhǔn)低于電源端PT的拉高電壓位準(zhǔn)。此時，PMOS晶體管P20的基極處于控制信號S12的低電壓位準(zhǔn)，而PMOS晶體管P20的源極處于電源端PT的拉高電壓位準(zhǔn)。因此PMOS晶體管P20導(dǎo)通，即是，控制電路13被致能。在節(jié)點ND12上的電壓通過導(dǎo)通的PMOS晶體管P20而根據(jù)電源端PT的拉高電壓位準(zhǔn)來處于高位準(zhǔn)。換句話說，NMOS晶體管NlO的基極處于拉高電壓位準(zhǔn)，且因此NMOS晶體管NlO被導(dǎo)通。如此一來，在輸出端0UT10與接地端GT之間通過導(dǎo)通的NMOS晶體管NlO形成了一放電路徑。由輸出端0UT10上ESD事件所引發(fā)的大電流可通過此放電路徑放電。
[0015]此外，預(yù)驅(qū)動器14與15都耦接節(jié)點NDlO以接收具有低電壓位準(zhǔn)的控制信號S12。預(yù)驅(qū)動器14與15都根據(jù)具有低電壓位準(zhǔn)的控制信號S12而被禁能。因此，被禁能的預(yù)驅(qū)動器14無法控制PMOS晶體管PlO的導(dǎo)通/關(guān)閉狀態(tài)。被禁能的預(yù)驅(qū)動器15不會控制NMOS晶體管NlO的導(dǎo)通/關(guān)閉狀態(tài)，即是，被禁能的預(yù)驅(qū)動器15不會改變節(jié)點ND12的電壓。
[0016]根據(jù)上述描述，當(dāng)ESD事件發(fā)生在輸出端0UT10時，偵測電路12以及控制電路13控制NMOS晶體管NlO導(dǎo)通，使得在輸出端0UT10上的大電流可通過導(dǎo)通之NMOS晶體管NlO來放電，從而保護(hù)功率級的元件不遭受到損壞。一般而言，NMOS晶體管NlO具有較大尺寸，因此其可承受大電流的沖擊。
[0017]當(dāng)功率級正常操作時，輸出電路I的電源端PT接收輸出電路I的操作電壓。偵測電路12根據(jù)此操作電壓而產(chǎn)生具有高電壓位準(zhǔn)的控制信號S12。此時，PMOS晶體管P20的基極處于控制信號S12的高電壓位準(zhǔn)，而PMOS晶體管P20的源極接收電源端PT的操作電壓。由于在PMOS晶體管P20的基極以及源極上的高電壓位準(zhǔn)，PMOS晶體管P20關(guān)閉。換句話說，控制電路12被禁能，且無法控制NMOS晶體管NlO的導(dǎo)通/關(guān)閉狀態(tài)。此外，預(yù)驅(qū)動器14與15都耦接節(jié)點NDlO以接收具有高電壓位準(zhǔn)的控制信號S12。預(yù)驅(qū)動器14與15都根據(jù)具有高電壓位準(zhǔn)的控制信號S12而被致能。被致能的預(yù)驅(qū)動器14更接收數(shù)據(jù)信號S14，且根據(jù)所述數(shù)據(jù)信號S14來改變節(jié)點NDll上的電壓，從而控制PMOS晶體管PlO的導(dǎo)通/關(guān)閉狀態(tài)。被致能的預(yù)驅(qū)動器15更接收數(shù)據(jù)信號S15，且根據(jù)數(shù)據(jù)信號S15來改變節(jié)點ND12上的電壓，從而控制NMOS晶體管NlO的導(dǎo)通/關(guān)閉狀態(tài)。
[0018]在此實施例中，禁能電路16用來當(dāng)電源端PT接收到操作電壓時禁能偵測電路12的ESD偵測操作，以確?？刂菩盘朣12處于高電壓位準(zhǔn)。參閱圖2，禁能電路16包括PMOS晶體管P21，但不以此為限。PMOS晶體管P21的基極(控制端)接收重置信號S16，其源極(第一端)耦接電源端PT，且其漏極(第二端)耦接節(jié)點ND10。當(dāng)電源端PT接收操作電壓時，重置信號S16處于低電壓位準(zhǔn)以導(dǎo)通PMOS晶體管P21，即是，導(dǎo)通的PMOS晶體管P21將偵測電路12中電阻器20的兩端短路。因此，控制信號S12通過導(dǎo)通的PMOS晶體管P21而根據(jù)操作電壓來處于高電壓位準(zhǔn)。[0019]當(dāng)輸出電路I經(jīng)歷ESD事件可能發(fā)生的上述特定流程時，重置信號S16處于高電壓位準(zhǔn)以關(guān)閉PMOS晶體管P21，使得偵測電路12可執(zhí)行上述的ESD偵測操作。
[0020]進(jìn)一步參閱圖2，預(yù)防電路17耦接于電源端PT與接地端GT之間。當(dāng)電源端PT接收操作電壓時，預(yù)防電路17提供放電路徑給發(fā)生在電源端PT的ESD事件。
[0021]在前面詳細(xì)的描述中，通過參考特定實施例本發(fā)明已經(jīng)被描述。本領(lǐng)域技術(shù)人員可以理解的是在沒有背離本發(fā)明的精神的情況下可以做出各種修改。且前面詳細(xì)的描述以及附圖應(yīng)所述理解為是為了清楚的闡述發(fā)明，而不是作為本發(fā)明的限制。
【權(quán)利要求】
1.一種輸出電路，包括: 一第一輸出級兀件，I禹接所述輸出電路的一輸出端以及一接地端； 一第二輸出級元件，耦接所述輸出端以及一電源端； 一偵測電路，耦接所述電源端與所述接地端，且執(zhí)行一偵測操作來偵測一靜電放電事件是否發(fā)生在所述輸出端上，以在一第一節(jié)點產(chǎn)生一控制信號； 一控制電路，耦接所述第一節(jié)點，且接收所述控制信號；以及 一第一預(yù)驅(qū)動器，耦接所述第一節(jié)點且接收所述控制信號； 其特征在于，當(dāng)所述偵測電路偵測出所述靜電放電事件發(fā)生在所述輸出端時，所述控制電路根據(jù)所述控制信號而被致能以導(dǎo)通所述第一輸出級元件從而形成一放電路徑，且所述第一預(yù)驅(qū)動器根據(jù)所述控制信號而被禁能。
2.如權(quán)利要求1所述的輸出電路，其特征在于，所述控制電路包括: 一晶體管，具有耦接所述第一節(jié)點以接收所述控制信號的控制端、耦接所述電源端的第一端、以及耦接所述第一輸出級元件于一第二節(jié)點的第二端。
3.如權(quán)利要求2所述的輸出電路，其特征在于，當(dāng)所述靜電放電事件發(fā)生在所述輸出端時，所述偵測電路根據(jù)所述電源端的電壓產(chǎn)生所述控制信號以通過導(dǎo)通所述晶體管來致能所述控制電路，且所述第二節(jié)點的電壓根據(jù)所述電源端的電壓而處于一第一位準(zhǔn)以導(dǎo)通所述第一輸出級元件。
4.如權(quán)利要求3所述的輸出電路，其特征在于，當(dāng)所述靜電放電事件發(fā)生在所述輸出端時，所述電源端的電壓拉高，所述偵測 電路根據(jù)在所述電源端的拉高電壓來產(chǎn)生所述控制信號以致能所述控制電路，且被致能的所述控制電路控制所述第二節(jié)點的電壓處于高電壓位準(zhǔn)而導(dǎo)通所述第一輸出級元件。
5.如權(quán)利要求2所述的輸出電路，其特征在于，所述第一預(yù)驅(qū)動器更接收一數(shù)據(jù)信號，以及當(dāng)所述電源端接收一操作電壓時，所述偵測電路根據(jù)所述操作電壓產(chǎn)生所述控制信號來致能所述第一預(yù)驅(qū)動器并通過關(guān)閉所述晶體管來禁能所述控制電路，且所述被致能的所述第一預(yù)驅(qū)動器根據(jù)所述數(shù)據(jù)信號來改變所述第二節(jié)點的電壓以控制所述第一輸出級元件的狀態(tài)。
6.如權(quán)利要求1所述的輸出電路，其特征在于，所述偵測電路包括耦接于所述電源端與所述接地端之間的一低通濾波器，所述低通濾波器包括: 一電阻器，耦接于所述電源端與所述第一節(jié)點之間；以及 一電容器，耦接于所述第一節(jié)點與所述接地端之間； 其中，所述偵測電路于所述第一節(jié)點上產(chǎn)生所述控制信號。
7.如權(quán)利要求1所述的輸出電路，更包括: 一第二預(yù)驅(qū)動器，耦接所述第一節(jié)點且接收所述控制信號，其中，當(dāng)所述第二預(yù)驅(qū)動器根據(jù)所述控制信號而被致能時，所述第二預(yù)驅(qū)動器控制所述第二輸出級元件的狀態(tài)； 其中，當(dāng)所述偵測電路偵測出所述靜電放電事件發(fā)生在所述輸出端時，所述第二預(yù)驅(qū)動器根據(jù)所述控制信號而被禁能。
8.如權(quán)利要求7所述的輸出電路，其特征在于，所述第二預(yù)驅(qū)動器更接收一數(shù)據(jù)信號；以及當(dāng)所述電源端接收所述輸出電路的一操作電壓時，所述偵測電路根據(jù)所述電源端的所述操作電壓產(chǎn)生所述控制信號來致能所述第二預(yù)驅(qū)動器，且所述被致能的所述第二預(yù)驅(qū)動器根據(jù)所述數(shù)據(jù)信號來控制所述第二輸出級元件的狀態(tài)。
9.如權(quán)利要求1所述的輸出電路，更包括: 一禁能電路，耦接所述電源端以及所述偵測電路； 其中，當(dāng)所述電源端接收所述輸出電路的一操作電壓時，所述禁能電路禁能所述偵測電路的所述偵測操作，且根據(jù)所述操作電壓來產(chǎn)生所述控制信號以禁能所述控制電路并致能所述第一預(yù)驅(qū)動器。
10.如權(quán)利要求9所述的輸出電路，其特征在于，所述禁能電路包括: 一晶體管，具有接收一重置信號的控制端、耦接所述電源端的第一端、以及耦接所述第一節(jié)點的第二端； 其中，當(dāng)所述電源端接收所述操作電壓時，所述晶體管導(dǎo)通。
11.一種輸出電路，包括: 一第一 N型晶體管，具有基極、耦接一輸出端的漏極、以及耦接一接地端的源極； 一第一 P型晶體管，具有基極、耦接所述輸出端的漏極、以及耦接一電源端的源極: 一電阻器，耦接于所述電壓端與一第一節(jié)點之間；` 一電容器，耦接所述第一節(jié)點以及所述接地端，其中，一控制信號產(chǎn)生于所述第一節(jié)占.一第二 P型晶體管，具有耦接所述第一節(jié)點的基極、耦接所述電源端的源極、以及耦接所述第一N型晶體管的基極于一第二節(jié)點的漏極；以及 一第一預(yù)驅(qū)動器，耦接于所述第一節(jié)點與所述第二節(jié)點之間并用于接收所述控制信號; 其特征在于，當(dāng)一靜電放電事件發(fā)生在所述輸出端時，所述電源端的電壓拉高，所述控制信號處于一第一低位準(zhǔn)以導(dǎo)通所述第二 P型晶體管，且所述第二節(jié)點的電壓根據(jù)所述電源端的拉高電壓而處于一第一高位準(zhǔn)以導(dǎo)通所述第一 N型晶體管，且所述第一預(yù)驅(qū)動器根據(jù)具有所述第一低位準(zhǔn)的所述控制信號而被禁能。
12.如權(quán)利要求11所述的輸出電路，其特征在于，所述第一預(yù)驅(qū)動器更接收一第一數(shù)據(jù)信號，以及當(dāng)所述電源端接收所述輸出電路的一操作電壓時，所述控制信號處于一第二高位準(zhǔn)，以關(guān)閉所述第二 P型晶體管且致能所述第一預(yù)驅(qū)動器，且所述被致能的所述第一預(yù)驅(qū)動器根據(jù)所述第一數(shù)據(jù)信號來改變所述第二節(jié)點的電壓，以控制所述第一 N型晶體管的狀態(tài)。
13.如權(quán)利要求12所述的輸出電路，更包括: 一第二預(yù)驅(qū)動器，耦接所述第一節(jié)點以及耦接所述第一 P型晶體管的基極于一第三節(jié)點，且接收一第二數(shù)據(jù)信號； 其中，當(dāng)所述靜電放電事件發(fā)生在所述輸出端時，所述第二預(yù)驅(qū)動器根據(jù)具有所述第一低位準(zhǔn)的所述控制信號而被禁能；以及 其中，當(dāng)所述電源端接收所述操作電壓時，所述第二預(yù)驅(qū)動器根據(jù)具有所述第二高位準(zhǔn)的控制電壓而致能，且所述被致能的所述第二預(yù)驅(qū)動器根據(jù)所述第二數(shù)據(jù)信號來改變所述第三節(jié)點的電壓，以控制所述第一 P型晶體管的狀態(tài)。
14.如權(quán)利要求12所述的輸出電路，更包括: 一第三P型晶體管，耦接所述電源端以及所述第一節(jié)點；其中，當(dāng)所述電源端接收所述操作電壓時，所述第三P型晶體管導(dǎo)通，且所述控制信號處于所述第二高電壓 位準(zhǔn)以關(guān)閉所述第二 P型晶體管且致能所述第一預(yù)驅(qū)動器。
【文檔編號】H01L27/02GK103427826SQ201310149308
【公開日】2013年12月4日 申請日期:2013年4月26日 優(yōu)先權(quán)日:2012年5月3日
【發(fā)明者】陳俊吉, 許勝福 申請人:聯(lián)發(fā)科技股份有限公司