非易失性記憶胞及其制造方法
【專利摘要】本發(fā)明是有關(guān)于一種非易失性記憶胞及其制造方法。該非易失性記憶胞，包括基底、電荷儲存結(jié)構(gòu)以及穿隧介電層。其中基底中具有隔離結(jié)構(gòu)，定義出主動區(qū)。電荷儲存結(jié)構(gòu)位于主動區(qū)上。電荷儲存結(jié)構(gòu)的底部寬度實質(zhì)上等于主動區(qū)的寬度，電荷儲存結(jié)構(gòu)的側(cè)壁與基底的上表面的第一夾角不同于隔離結(jié)構(gòu)的側(cè)壁與基底的上表面的第二夾角。穿隧介電層位于電荷儲存結(jié)構(gòu)與基底之間。穿隧介電層的下表面平坦，且穿隧介電層的上表面實質(zhì)上與基底的上表面平行。
【專利說明】非易失性記憶胞及其制造方法

【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及一種集成電路及其制造方法，特別是涉及一種非易失性記憶胞及其制 造方法。

【背景技術(shù)】
[0002] 非易失性記憶體允許多次的數(shù)據(jù)編程、讀取及擦除操作，甚至在記憶體的電源中 斷后還能保存儲存于其中的數(shù)據(jù)。由于這些優(yōu)點，非易失性記憶體已成為個人電腦與電子 設(shè)備中廣泛使用的記憶體。
[0003] 熟知的應(yīng)用電荷儲存結(jié)構(gòu)（charge storage structure)的可電編程及擦除 (electrically programmable and erasable)非易失性記憶體技術(shù)，如電子可擦除可編程 只讀記憶體（EEPR0M)及快閃記憶體（flash記憶體），已使用于各種現(xiàn)代化應(yīng)用?？扉W記憶 體設(shè)計成具有記憶胞陣列，其可以獨立地編程與讀取。一般的快閃記憶體記憶胞將電荷儲 存于浮置柵。另一種類似一般快閃記憶體的非易失性記憶體則是使用氮化硅來制作電荷捕 捉結(jié)構(gòu)（charge-trapping structure)，以取代浮置柵的導(dǎo)體材料。當(dāng)?shù)薜碾姾刹蹲接?憶胞被編程時，電荷被捕捉且不會移動穿過氮化硅的電荷捕捉結(jié)構(gòu)。在不持續(xù)供應(yīng)電源時， 電荷會一直保持在氮化娃電荷捕捉層中，維持其數(shù)據(jù)狀態(tài)，直到記憶胞被擦除。由于電荷不 會移動穿過氮化娃電荷捕捉層，因此電荷可位于不同的電荷捕捉處。換言之，電荷捕捉結(jié)構(gòu) 型的快閃記憶體元件中，在每一個記憶胞中可以儲存一個位元以上的信息。
[0004] 目前已有多種方法提出來制作上述兩種非易失性記憶體，但是由于制作隔離結(jié) 構(gòu)的溝渠頂角容易在制造過程中裸露出來或是遭受蝕刻的破壞，使得溝渠頂角上所形成 的穿隧介電層的厚度較薄，造成記憶體可靠度上的問題。再者，若要借由回蝕刻降低隔離 結(jié)構(gòu)的高度以提升柵極耦合比（GCR)，則必須避免溝渠頂角上方的穿隧介電層遭受蝕刻的 破壞而變得更薄，因此，其回蝕刻工藝也必須要精確控制，其工藝裕度非常小。
[0005] 由此可見，上述現(xiàn)有的非易失性記憶胞及其制造方法在產(chǎn)品結(jié)構(gòu)、制造方法與使 用上，顯然仍存在有不便與缺陷，而亟待加以進(jìn)一步改進(jìn)。為了解決上述存在的問題，相關(guān) 廠商莫不費盡心思來謀求解決之道，但長久以來一直未見適用的設(shè)計被發(fā)展完成，而一般 產(chǎn)品及方法又沒有適切的結(jié)構(gòu)及方法能夠解決上述問題，此顯然是相關(guān)業(yè)者急欲解決的問 題。因此如何能創(chuàng)設(shè)一種新的非易失性記憶胞及其制造方法，實屬當(dāng)前重要研發(fā)課題之 一，亦成為當(dāng)前業(yè)界極需改進(jìn)的目標(biāo)。


【發(fā)明內(nèi)容】

[0006] 本發(fā)明的目的在于，克服現(xiàn)有的非易失性記憶胞存在的缺陷，而提出一種新的非 易失性記憶胞，所要解決的技術(shù)問題是使其具有高的柵極耦合比與可靠度，非常適于實用。
[0007] 本發(fā)明的另一目的在于，克服現(xiàn)有的非易失性記憶胞的制造方法存在的缺陷，而 提出一種新的非易失性記憶胞的制造方法，所要解決的技術(shù)問題是使其制造過程具有足夠 的工藝裕度，從而更加適于實用。
[0008] 本發(fā)明的目的及解決其技術(shù)問題是采用以下技術(shù)方案來實現(xiàn)的。依據(jù)本發(fā)明提 出的一種非易失性記憶胞，包括基底、電荷儲存結(jié)構(gòu)以及穿隧介電層?；字芯哂懈綦x結(jié) 構(gòu)，定義出主動區(qū)。電荷儲存結(jié)構(gòu)位于主動區(qū)上。電荷儲存結(jié)構(gòu)的底部寬度實質(zhì)上等于主 動區(qū)的寬度，電荷儲存結(jié)構(gòu)的側(cè)壁與基底的上表面的第一夾角不同于隔離結(jié)構(gòu)的側(cè)壁與基 底的上表面的第二夾角。穿隧介電層位于電荷儲存結(jié)構(gòu)與基底之間。穿隧介電層的下表面 平坦，且穿隧介電層的上表面實質(zhì)上與基底的上表面平行。
[0009] 本發(fā)明的目的及解決其技術(shù)問題還可采用以下技術(shù)措施進(jìn)一步實現(xiàn)。
[0010] 前述的非易失性記憶胞，其中所述的電荷儲存結(jié)構(gòu)的材料為電荷捕捉層或?qū)w層。
[0011] 前述的非易失性記憶胞，其中所述的第一夾角小于上述第二夾角。
[0012] 前述的非易失性記憶胞，其中所述的電荷儲存結(jié)構(gòu)的中間寬度與其底部寬度實質(zhì) 上相同，或其差異小于l〇nm。
[0013] 前述的非易失性記憶胞，其中所述的電荷儲存結(jié)構(gòu)的中間寬度與其頂部寬度或?qū)?質(zhì)上相同，或其差異小于l〇nm。
[0014] 本發(fā)明的目的及解決其技術(shù)問題還采用以下技術(shù)方案來實現(xiàn)。依據(jù)本發(fā)明提出的 一種非易失性記憶胞的制造方法，包括在基底上形成多個圖案化的罩幕層。在圖案化的罩 幕層的側(cè)壁形成多個間隙壁。以圖案化的罩幕層與間隙壁為罩幕，移除部分基底，以形成多 個溝渠，其中任意相鄰兩個溝渠之間定義出主動區(qū)。形成多個隔離結(jié)構(gòu)，隔離結(jié)構(gòu)是位于溝 渠中并且向上延伸至間隙壁之間。移除圖案化的罩幕層與間隙壁，以在隔離結(jié)構(gòu)之間以及 主動區(qū)上形成多個開口。在每一開口中形成穿隧介電層與電荷儲存結(jié)構(gòu)。其中，穿隧介電 層的下表面平坦且實質(zhì)上與基底的上表面平行，電荷儲存結(jié)構(gòu)的底部寬度實質(zhì)上等于對應(yīng) 的主動區(qū)的寬度，電荷儲存結(jié)構(gòu)的側(cè)壁與基底的上表面的第一夾角不同于隔離結(jié)構(gòu)的側(cè)壁 與基底的上表面的第二夾角。
[0015] 本發(fā)明的目的及解決其技術(shù)問題還可采用以下技術(shù)措施進(jìn)一步實現(xiàn)。
[0016] 前述的非易失性記憶胞的制造方法，還包括在上述間隙壁與上述圖案化的罩幕層 之間形成多個襯層。以及在每一開口中形成穿隧介電層與電荷儲存結(jié)構(gòu)之前，移除襯層。
[0017] 前述的非易失性記憶胞的制造方法，其中所述的襯層與上述間隙壁的材料不同， 且與上述圖案化罩幕層的材料不同。
[0018] 前述的非易失性記憶胞的制造方法，其中形成上述隔離結(jié)構(gòu)的步驟包括在上述基 底上形成絕緣層，并填入于上述溝渠中，接著，進(jìn)行平坦化工藝，移除罩幕層上的絕緣層。
[0019] 前述的非易失性記憶胞的制造方法，還包括回蝕刻上述溝渠上的上述絕緣層。
[0020] 本發(fā)明與現(xiàn)有技術(shù)相比具有明顯的優(yōu)點和有益效果。借由上述技術(shù)方案，本發(fā)明 非易失性記憶胞及其制造方法至少具有下列優(yōu)點及有益效果：
[0021] 本發(fā)明的非易失性記憶胞的制造方法，在穿隧介電層形成之前移除絕緣層的步驟 具有很大的工藝裕度（process window)。此外，借由隔離結(jié)構(gòu)的回蝕刻，可以增加控制柵與 電荷儲存結(jié)構(gòu)之間的耦合面積，提升柵極耦合比。
[0022] 再者，本發(fā)明的電荷儲存結(jié)構(gòu)可以具有垂直的側(cè)壁，可以避免導(dǎo)體弦（conductor stringer)的問題，也可以避免在電荷儲存結(jié)構(gòu)下方形成孔隙。
[0023] 本發(fā)明的非易失性記憶胞，其具有高的柵極耦合比與可靠度。
[0024] 本發(fā)明的非易失性記憶胞的制造方法，其制造過程具有足夠的工藝裕度。
[0025] 綜上所述，本發(fā)明是有關(guān)于一種非易失性記憶胞及其制造方法。該非易失性記憶 胞，包括基底、電荷儲存結(jié)構(gòu)以及穿隧介電層。其中基底中具有隔離結(jié)構(gòu)，定義出主動區(qū)。電 荷儲存結(jié)構(gòu)位于主動區(qū)上。電荷儲存結(jié)構(gòu)的底部寬度實質(zhì)上等于主動區(qū)的寬度，電荷儲存 結(jié)構(gòu)的側(cè)壁與基底的上表面的第一夾角不同于隔離結(jié)構(gòu)的側(cè)壁與基底的上表面的第二夾 角。穿隧介電層位于電荷儲存結(jié)構(gòu)與基底之間。穿隧介電層的下表面平坦，且穿隧介電層 的上表面實質(zhì)上與基底的上表面平行。本發(fā)明在技術(shù)上有顯著的進(jìn)步，并具有明顯的積極 效果，誠為一新穎、進(jìn)步、實用的新設(shè)計。
[0026] 上述說明僅是本發(fā)明技術(shù)方案的概述，為了能夠更清楚了解本發(fā)明的技術(shù)手段， 而可依照說明書的內(nèi)容予以實施，并且為了讓本發(fā)明的上述和其他目的、特征和優(yōu)點能夠 更明顯易懂，以下特舉較佳實施例，并配合附圖，詳細(xì)說明如下。

【專利附圖】

【附圖說明】
[0027] 圖1A至圖II是本發(fā)明的一示范性實施例繪示的一種非易失性記憶胞的制造方法 的流程剖面。
[0028] 10:基底 12:圖案化的罩幕層
[0029] 14 :第一層 16 :第二層
[0030] 18、18a、18b :襯層 20 :間隙壁材料層
[0031] 20a:間隙壁 22:溝渠
[0032] 24 :主動區(qū) 26 :絕緣層
[0033] 26a、26b:隔離結(jié)構(gòu) 28、29:開口
[0034] 30:穿隧介電層 32:電荷儲存結(jié)構(gòu)
[0035] 34:介電層 36 :控制柵

【具體實施方式】
[0036] 為更進(jìn)一步闡述本發(fā)明為達(dá)成預(yù)定發(fā)明目的所采取的技術(shù)手段及功效，以下結(jié) 合附圖及較佳實施例，對依據(jù)本發(fā)明提出的非易失性記憶胞及其制造方法其具體實施方 式、結(jié)構(gòu)、方法、步驟、特征及其功效，詳細(xì)說明如后。
[0037] 有關(guān)本發(fā)明的前述及其他技術(shù)內(nèi)容、特點及功效，在以下配合參考圖式的較佳實 施例的詳細(xì)說明中將可清楚呈現(xiàn)。通過【具體實施方式】的說明，應(yīng)當(dāng)可對本發(fā)明為達(dá)成預(yù)定 目的所采取的技術(shù)手段及功效獲得一更加深入且具體的了解，然而所附圖式僅是提供參考 與說明之用，并非用來對本發(fā)明加以限制。
[0038] 請參閱圖1A所示，在基底10上形成圖案化的罩幕層12。基底10可以是半導(dǎo)體 基底，如是硅或是硅化鍺。基底10也可以是絕緣層上有硅（SOI)基底。前述圖案化的罩幕 層12可以是單層材料層、雙層材料層或是多層材料層。在一示范性實施例中，前述各圖案 化的罩幕層12是由第一層14與第二層16所組成的雙材料層所構(gòu)成。第一層例如是墊氧 化層，而第二層例如是氮化硅層。形成方法可以先依序形成第一材料層與第二材料層，然后 經(jīng)由微影與蝕刻工藝圖案化第二材料層與第一材料層。
[0039] 接著，請繼續(xù)參閱圖1A所示，在基底10上形成襯層18,以覆蓋圖案化的罩幕層12 以及基底10。之后，在襯層18上形成間隙壁材料層20。襯層18的材料與圖案化罩幕層12 的材料不同。在一示范性實施例中，襯層18的材料與圖案化的罩幕層12的第二層16的材 料不同。襯層18的材料例如是氧化硅、硼磷硅玻璃或多晶硅。襯層18的形成方法例如是 化學(xué)氣相沉積法或原子層沉積法，厚度例如是lnm至20nm。間隙壁材料層20的材料與襯層 18不同，且與后續(xù)形成的絕緣層26(圖1C)不同。間隙壁材料層20的材料例如是氮化硅、 氧氮化物或多晶硅。間隙壁材料層20的形成方法例如是化學(xué)氣相沉積法或原子層沉積法， 厚度例如是lnm至20nm。
[0040] 請參閱圖1B所示，非等向性蝕刻間隙壁材料層20與襯層18,以在圖案化的罩幕層 12的側(cè)壁形成間隙壁20a與襯層18a。接著，以圖案化的罩幕層12、襯層18a與間隙壁20a 為罩幕，移除部分基底10,以形成溝渠22,其中任意相鄰兩個溝渠22之間定義出主動區(qū)24。 之后，在基底10上以及溝渠20中形成絕緣層26。絕緣層26的材料可以是絕緣材料，例如 是氧化硅或是硼磷硅玻璃，其形成的方法例如是化學(xué)氣相沉積法。
[0041] 請參閱圖1C所示，進(jìn)行平坦化工藝，移除圖案化的罩幕層12上的絕緣層26。平坦 化工藝可以以圖案化的罩幕層12做為研磨終止層，采用化學(xué)機(jī)械研磨工藝來實施。
[0042] 請參閱圖1D至圖1F所示，移除圖案化的罩幕層12、襯層18a以及間隙壁20a。更 具體地說，在一示范性實施例中，請參閱圖1D所示，先移除圖案化的罩幕層12的第二層16。 接著，請參閱圖1E所示，移除部分襯層18a與圖案化的罩幕層12的第一層14,留下殘留的 襯層18b。之后，請參閱圖1F所示，移除間隙壁20a以及殘留的襯層18a，在隔離結(jié)構(gòu)（留 下的絕緣層）26a之間以及主動區(qū)24上形成開口 28。
[0043] 請參閱圖1C與圖1D所示，在移除圖案化的罩幕層12的第二層16時，由于襯層18a 與圖案化的罩幕層12的第一層14的材料不同于圖案化的罩幕層12的第二層16的材料， 因此，襯層18a與圖案化的罩幕層12的第一層14可以保護(hù)絕緣層26,避免絕緣層26遭受 蝕刻的破壞。同樣地，請參閱圖1D與圖1E所示，在移除襯層18a與圖案化的罩幕層12的 第一層14時，由于間隙壁20a的材料不同于襯層18a與圖案化的罩幕層12的第一層14,因 此，間隙壁20a可以保護(hù)絕緣層26,避免絕緣層26遭受蝕刻的破壞，而絕緣層26的上表面 則會因為未有任何保護(hù)而部分被移除，留下的絕緣層26做為隔離結(jié)構(gòu)26a。再者，請參閱圖 1E與圖1F所示，在移除間隙壁20a的過程中，由于間隙壁20a的材料與絕緣層26不同，可 以選擇對于間隙壁20a/絕緣層26具有高蝕刻選擇比的蝕刻劑進(jìn)行蝕刻工藝，減少隔離結(jié) 構(gòu)26a的側(cè)壁受到蝕刻的破壞。因此，在移除間隙壁20a之后，基底10的上表面實質(zhì)上平 坦，而隔離結(jié)構(gòu)26a的側(cè)壁實質(zhì)上不會有凹陷。此外，在移除間隙壁20a的過程中，殘留的 襯層18a也可以保護(hù)溝渠22的頂角處的基底10以及隔離結(jié)構(gòu)26a，避免凹陷形成。殘留的 襯層18a可以在間隙壁20a移除之后再移除，或是在移除間隙壁20a的過程中被移除。
[0044] 請參閱圖1G所示，在隔離結(jié)構(gòu)（留下的絕緣層）26a之間以及主動區(qū)24上的開口 28之中形成穿隧介電層30。穿隧介電層30的材料例如是氧化硅。穿隧介電層30的形成 方法可以采用熱氧化法或是化學(xué)氣相沉積法。穿隧介電層30的厚度例如是lnm至10nm。 由于在移除間隙壁20a之后，基底10的上表面仍為實質(zhì)上平坦，因此，所形成的穿隧介電層 30的下表面也是實質(zhì)上平坦，且其上表面實質(zhì)上與基底10的上表面平行。
[0045] 接著，在穿隧介電層30上形成電荷儲存結(jié)構(gòu)32。電荷儲存結(jié)構(gòu)32的材料可以是 電荷捕捉層或?qū)w層。電荷捕捉層可以是單層結(jié)構(gòu)或是多層結(jié)構(gòu)。電荷捕捉層的材料包括 氮化硅。在一實施例中，電荷捕捉層的材料由下而上包括氧化硅、氮化硅以及氧化硅的堆 疊結(jié)構(gòu)，形成的方法例如是化學(xué)氣相沉積法或是熱氧化法或是熱氮化法，厚度例如分別是 lnm至5nm、lnm至5nm以及l(fā)nm至5nm。導(dǎo)體層的材料例如是摻雜多晶娃，形成的方法例如 是化學(xué)氣相沉積法，厚度例如是lnm至lOOnm。由于隔離結(jié)構(gòu)26a的側(cè)壁實質(zhì)上不會有凹 陷，因此，形成在隔離結(jié)構(gòu)26a之間的開口 28之中的電荷儲存結(jié)構(gòu)32例如是具有垂直的側(cè) 壁，其中間寬度W2與其頂部寬度W1實質(zhì)上相同，或其差異小于10nm;而且電荷儲存結(jié)構(gòu)32 的中間寬度W2與其底部寬度W3實質(zhì)上相同，或其差異小于10nm。此外，電荷儲存結(jié)構(gòu)32 的底部寬度W3實質(zhì)上等于對應(yīng)的主動區(qū)24的寬度W4。由于電荷儲存結(jié)構(gòu)32具有垂直的 側(cè)壁，因此可以避免導(dǎo)體弦（Conductor stringer)的問題，也可以避免在電荷儲存結(jié)構(gòu)下 方形成孔隙。
[0046] 之后，請參閱圖1H所示，可以依據(jù)實際柵極f禹合比（Gate coupling ratio, GCR) 的需求，選擇性再移除隔離結(jié)構(gòu)26a的上表面的一部分，形成開口 29。留下的隔離結(jié)構(gòu)26b 的表面高度降低，可用來增加后續(xù)形成的控制柵36與電荷儲存結(jié)構(gòu)32之間的耦合面積，以 提升GCR。選擇性移除隔離結(jié)構(gòu)26a的方法可以采用回蝕刻法?；匚g刻法可以是濕式蝕刻 法，例如是以氫氟酸溶液做為蝕刻劑。由于隔離結(jié)構(gòu)26b上的開口 29與基底10中的溝渠 22是不同時間形成，且其側(cè)壁具有不同的傾斜度，因此，在開口 29中的電荷儲存結(jié)構(gòu)32的 側(cè)壁與基底10的上表面的第一夾角α不同于溝渠22中隔離結(jié)構(gòu)26a的側(cè)壁與基底10的 上表面的第二夾角β。第一夾角α與第二夾角β的差例如是0度至10度。
[0047] 其后，參閱圖II所示，在基底10上以及開口 29形成介電層34與控制柵36。介電 層34的材料例如是氧化硅，形成的方法例如是化學(xué)氣相沉積法或是熱氧化法，厚度例如是 lnm至20nm?？刂茤?6為導(dǎo)體層，其可以是單層材料或是雙層材料。在一示范性實施例 中，控制柵36為單層材料，例如是摻雜多晶硅，形成的方法例如是化學(xué)氣相沉積法，厚度例 如是10nm至200nm。由于電荷儲結(jié)構(gòu)32具有平滑的側(cè)壁(例如是垂直的側(cè)壁)，因此，介電 層34可以共形地覆蓋在電荷儲結(jié)構(gòu)32的表面上，而且控制柵36可以與介電層34接觸且 將開口 29填滿，不會有無法接觸介電層34或無法填滿開口 29形成孔隙的情形。
[0048] 綜上所述，依據(jù)本發(fā)明實施例的非易失性記憶胞的制造方法，在穿隧介電層形成 之前移除絕緣層的步驟具有很大的工藝裕度（process window)。此外，借由隔離結(jié)構(gòu)的回 蝕刻，可以增加控制柵與電荷儲存結(jié)構(gòu)之間的耦合面積，提升柵極耦合比。再者，依據(jù)本發(fā) 明實施例的非易失性記憶胞的電荷儲存結(jié)構(gòu)的底部寬度實質(zhì)上等于主動區(qū)的寬度，電荷儲 存結(jié)構(gòu)的側(cè)壁與基底的上表面的第一夾角不同于隔離結(jié)構(gòu)的側(cè)壁與基底的上表面的第二 夾角。電荷儲存結(jié)構(gòu)可以具有垂直的側(cè)壁，以避免導(dǎo)體弦（conductor stringer)的問題， 也可以避免在電荷儲存結(jié)構(gòu)下方形成孔隙。非易失性記憶胞的穿隧介電層的下表面平坦， 且穿隧介電層的上表面實質(zhì)上與基底的上表面平行，亦即穿隧介電層的厚度均勻，因此非 易失性記憶胞具有高的可靠度。
[0049] 以上所述，僅是本發(fā)明的較佳實施例而已，并非對本發(fā)明作任何形式上的限制，雖 然本發(fā)明已以較佳實施例揭露如上，然而并非用以限定本發(fā)明，任何熟悉本專業(yè)的技術(shù)人 員，在不脫離本發(fā)明技術(shù)方案范圍內(nèi)，當(dāng)可利用上述揭示的方法及技術(shù)內(nèi)容作出些許的更 動或修飾為等同變化的等效實施例，但凡是未脫離本發(fā)明技術(shù)方案的內(nèi)容，依據(jù)本發(fā)明的 技術(shù)實質(zhì)對以上實施例所作的任何簡單修改、等同變化與修飾，均仍屬于本發(fā)明技術(shù)方案 的范圍內(nèi)。
【權(quán)利要求】
1. 一種非易失性記憶胞，其特征在于其包括： 基底，該基底中具有隔離結(jié)構(gòu)，定義出主動區(qū)； 電荷儲存結(jié)構(gòu)，位于該主動區(qū)上，其中該電荷儲存結(jié)構(gòu)的底部寬度實質(zhì)上等于該主動 區(qū)的寬度，該電荷儲存結(jié)構(gòu)的側(cè)壁與該基底的上表面的第一夾角不同于該隔離結(jié)構(gòu)的側(cè)壁 與該基底的該上表面的第二夾角；以及 穿隧介電層，位于該電荷儲存結(jié)構(gòu)與該基底之間，其中該穿隧介電層的下表面平坦，且 該穿隧介電層的上表面與該基底的該上表面平行。
2. 根據(jù)權(quán)利要求1所述的非易失性記憶胞，其特征在于其中該電荷儲存結(jié)構(gòu)的材料為 電荷捕捉層或?qū)w層。
3. 根據(jù)權(quán)利要求1所述的非易失性記憶胞，其特征在于其中該第一夾角小于該第二夾 角。
4. 根據(jù)權(quán)利要求1所述的非易失性記憶胞，其特征在于其中該電荷儲存結(jié)構(gòu)的中間寬 度與其底部寬度相同，或其差異小于l〇nm。
5. 根據(jù)權(quán)利要求1所述的非易失性記憶胞，其特征在于其中該電荷儲存結(jié)構(gòu)的中間寬 度與其頂部寬度相同，或其差異小于l〇nm。
6. -種非易失性記憶胞的制造方法，其特征在于其包括以下步驟： 在基底上形成多個圖案化的罩幕層； 在該些圖案化的罩幕層的側(cè)壁形成多個間隙壁； 以該些圖案化的罩幕層與該些間隙壁為罩幕，移除部分該基底，以形成多個溝渠，其中 任意相鄰兩個溝渠之間定義出主動區(qū)； 形成多個隔離結(jié)構(gòu)，該些隔離結(jié)構(gòu)位于該些溝渠中并且向上延伸至該些間隙壁之間； 移除該圖案化的罩幕層與該些間隙壁，以在該些隔離結(jié)構(gòu)之間以及該些主動區(qū)上形成 多個開口；以及 在每一開口中形成穿隧介電層與電荷儲存結(jié)構(gòu)，其中，該些穿隧介電層的下表面平坦 且與該基底的上表面平行，該些電荷儲存結(jié)構(gòu)的底部寬度等于對應(yīng)的該些主動區(qū)的寬度， 該些電荷儲存結(jié)構(gòu)的側(cè)壁與該基底的該上表面的第一夾角不同于該隔離結(jié)構(gòu)的側(cè)壁與該 基底的該上表面的第二夾角。
7. 根據(jù)權(quán)利要求6所述的非易失性記憶胞的制造方法，其特征在于其還包括： 在該些間隙壁與該些圖案化的罩幕層之間形成多個襯層；以及 在每一開口中形成該穿隧介電層與該電荷儲存結(jié)構(gòu)之前，移除該些襯層。
8. 根據(jù)權(quán)利要求7所述的非易失性記憶胞的制造方法，其特征在于其中該襯層與該些 間隙壁的材料不同，且與該些圖案化罩幕層的材料不同。
9. 根據(jù)權(quán)利要求6所述的非易失性記憶胞的制造方法，其特征在于其中形成該些隔離 結(jié)構(gòu)的步驟包括： 在該基底上形成一絕緣層，并填入于該些溝渠中；以及 進(jìn)行平坦化工藝，移除該罩幕層上的該絕緣層。
10. 根據(jù)權(quán)利要求9所述的非易失性記憶胞的制造方法，其特征在于其還包括回蝕刻 該溝渠上的該絕緣層。
【文檔編號】H01L21/8247GK104143551SQ201310164784
【公開日】2014年11月12日 申請日期:2013年5月7日 優(yōu)先權(quán)日:2013年5月7日
【發(fā)明者】馬處銘 申請人:旺宏電子股份有限公司