半導(dǎo)體器件及其形成方法
【專(zhuān)利摘要】本發(fā)明公開(kāi)了半導(dǎo)體器件及其形成方法。一種半導(dǎo)體器件包括具有第一閾值電壓的第一NMOS器件和具有第二閾值電壓的第二NMOS器件。第一NMOS器件包括位于半導(dǎo)體襯底上方的第一柵極結(jié)構(gòu)、位于半導(dǎo)體襯底中并且鄰近于第一柵極結(jié)構(gòu)的相對(duì)邊緣的第一源極/漏極(S/D)區(qū)域。第一S/D區(qū)域不包含位錯(cuò)。第二NMOS器件包括位于半導(dǎo)體襯底上方的第二柵極結(jié)構(gòu)、位于半導(dǎo)體襯底中并且鄰近于第二柵極結(jié)構(gòu)的相對(duì)邊緣的第二S/D區(qū)域和位于第二S/D區(qū)域中的位錯(cuò)。
【專(zhuān)利說(shuō)明】半導(dǎo)體器件及其形成方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體器件及其形成方法。
【背景技術(shù)】
[0002]半導(dǎo)體集成電路(IC)產(chǎn)業(yè)經(jīng)歷了快速發(fā)展。在IC發(fā)展過(guò)程中，功能密度(即，每芯片面積上互連器件的數(shù)量)通常增加了而幾何尺寸(即，使用制造工藝可以做出的最小的元件(或線))降低了。通常這種按比例縮小工藝通過(guò)提高生產(chǎn)效率和降低相關(guān)成本而帶來(lái)益處。這種按比例縮小的工藝也增大了加工和制造IC的復(fù)雜性，并且為了實(shí)現(xiàn)這些進(jìn)步，在IC制造方面也需要類(lèi)似的發(fā)展。
[0003]例如，隨著將半導(dǎo)體器件(諸如金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(MOSFET))按比例縮小至各個(gè)技術(shù)節(jié)點(diǎn)，已經(jīng)實(shí)現(xiàn)了將應(yīng)變的源極/漏極部件(例如，應(yīng)激源區(qū))用于增加載流子遷移率以及提高器件性能。雖然用于形成IC器件的應(yīng)激源區(qū)的現(xiàn)有方法大體上足以實(shí)現(xiàn)它們的預(yù)期用途，但在各方面仍不是完全令人滿意的。

【發(fā)明內(nèi)容】

[0004]為了解決現(xiàn)有技術(shù)中存在的問(wèn)題，根據(jù)本發(fā)明的一方面，提供了一種半導(dǎo)體器件，包括:第一 NMOS器件，具有第一閾值電壓，所述第一 NMOS器件包括:第一柵極結(jié)構(gòu)，位于半導(dǎo)體襯底上方；第一源極/漏極(S/D)區(qū)域，位于所述半導(dǎo)體襯底中并且鄰近于所述第一柵極結(jié)構(gòu)的相對(duì)邊緣，其中，所述第一 S/D區(qū)域不包含位錯(cuò)；以及第二 NMOS器件，具有第二閾值電壓，所述第二 NMOS器件包括:第二柵極結(jié)構(gòu)，位于所述半導(dǎo)體襯底上方；第二 S/D區(qū)域，位于所述半導(dǎo)體襯底中并且鄰近于所述第二柵極結(jié)構(gòu)的相對(duì)邊緣；和位錯(cuò)，位于所述第二 S/D區(qū)域中。
[0005]所述的器件還包括:位于所述半導(dǎo)體襯底上方的PMOS柵極結(jié)構(gòu)；位于所述半導(dǎo)體襯底中并且鄰近于所述PMOS柵極結(jié)構(gòu)的相對(duì)邊緣的第三S/D區(qū)域；以及位于所述第三S/D區(qū)域中的外延生長(zhǎng)的部件。在一個(gè)實(shí)施例中，所述外延生長(zhǎng)的部件是外延SiGe。在另一個(gè)實(shí)施例中，所述第三S/D區(qū)域不包含位錯(cuò)。
[0006]在所述的器件中，所述位錯(cuò)的深度在約10納米至約150納米的范圍內(nèi)。
[0007]在所述的器件中，所述第一閾值電壓大于所述第二閾值電壓。
[0008]在所述的器件中，所述第一 NMOS器件包括標(biāo)準(zhǔn)閾值電壓晶體管(SVT)和/或高閾值電壓晶體管(HVT)。
[0009]在所述的器件中，所述第二 NMOS器件包括低閾值電壓晶體管(LVT)和/或超低閾值電壓晶體管(uLVT)。
[0010]在所述的器件中，所述第二 S/D區(qū)域包含的種類(lèi)為S1、Ge、Ar、Xe、C、BF2、As、In*他們的組合。
[0011 ] 在所述的器件中，所述第一 NMOS器件的漏電流小于所述第二 NMOS器件的漏電流。
[0012]在所述的器件中，所述第一 NMOS器件的運(yùn)行速度小于所述第二 NMOS器件的運(yùn)行速度。
[0013]根據(jù)本發(fā)明的另一方面，提供了一種半導(dǎo)體器件，包括:第一 NMOS器件，所述第一NMOS器件包括:第一柵極結(jié)構(gòu)，位于半導(dǎo)體襯底上方；和第一源極/漏極(S/D)區(qū)域，位于所述半導(dǎo)體襯底中并且鄰近于所述第一柵極結(jié)構(gòu)的相對(duì)邊緣，其中，所述第一 S/D區(qū)域不包含位錯(cuò)；第二 NMOS器件，所述第二 NMOS器件包括:第二柵極結(jié)構(gòu)，位于所述半導(dǎo)體襯底上方;第二 S/D區(qū)域，位于所述半導(dǎo)體襯底中并且鄰近于所述第二柵極結(jié)構(gòu)的相對(duì)邊緣；和位錯(cuò)，位于所述第二 S/D區(qū)域中，其中，所述第一 NMOS器件的閾值電壓大于所述第二 NMOS器件的閾值電壓；以及PMOS器件，所述PMOS器件包括:第三柵極結(jié)構(gòu)，位于所述半導(dǎo)體襯底上方；和第三源極/漏極(S/D)區(qū)域，位于所述半導(dǎo)體襯底中并且鄰近于所述第三柵極結(jié)構(gòu)的相對(duì)邊緣，其中，所述第三S/D區(qū)域不包含位錯(cuò)。
[0014]在所述的器件中，所述第三S/D區(qū)域包括外延生長(zhǎng)的部件。
[0015]在所述的器件中，所述第二 S/D區(qū)域包含的種類(lèi)為硅(Si)或鍺(Ge)。
[0016]在所述的器件中，所述位錯(cuò)是沿著〈111〉方向形成的。
[0017]根據(jù)本發(fā)明的又一方面，提供了一種制造半導(dǎo)體器件的方法，包括:在襯底上方形成第一 NMOS柵極結(jié)構(gòu)和第二 NMOS柵極結(jié)構(gòu)；在所述第一 NMOS柵極結(jié)構(gòu)上方形成保護(hù)件；在鄰近于所述第二 NMOS柵極結(jié)構(gòu)的襯底中形成非晶化區(qū)域；在所述第一 NMOS柵極結(jié)構(gòu)和所述第二 NMOS柵極結(jié)構(gòu)上方沉積應(yīng)力膜；實(shí)施退火工藝以在鄰近于所述第二 NMOS柵極結(jié)構(gòu)的襯底中形成位錯(cuò)；以及去除所述應(yīng)力膜。
[0018]在所述的方法中，所述應(yīng)力膜是氮化硅、氧化硅、氮氧化硅或他們的組合。
[0019]在所述的方法中，采用注入工藝以約I X IO14原子/cm2至約2 X IO15原子/cm2的注入劑量形成所述非晶化區(qū)域。
[0020]在所述的方法中，通過(guò)快速熱退火(RTA)工藝在約400°C至約750°C的溫度下，在約10秒至約5分鐘的時(shí)間段內(nèi)實(shí)施所述退火工藝。
[0021]在所述的方法中，用于形成所述位錯(cuò)的工藝是通過(guò)尖峰熱退火(尖峰RTA)工藝在約900°C至約1050°C的溫度下，在約0.1秒至約2秒的時(shí)間段內(nèi)實(shí)施的退火工藝。
【專(zhuān)利附圖】

【附圖說(shuō)明】
[0022]當(dāng)結(jié)合附圖進(jìn)行閱讀時(shí)，根據(jù)下面詳細(xì)的描述可以更好地理解本發(fā)明。應(yīng)該強(qiáng)調(diào)的是，根據(jù)工業(yè)中的標(biāo)準(zhǔn)實(shí)踐，對(duì)各種部件沒(méi)有被按比例繪制并且僅用于說(shuō)明的目的。實(shí)際上，為了清楚的論述，各種部件的尺寸可以被任意增大或減小。
[0023]圖1是示出根據(jù)本發(fā)明的各方面形成半導(dǎo)體器件的方法的流程圖。
[0024]圖2至圖6是根據(jù)一個(gè)或多個(gè)實(shí)施例的在按照?qǐng)D1的方法制造的各個(gè)階段的半導(dǎo)體器件的橫截面?zhèn)纫晥D。
【具體實(shí)施方式】
[0025]為了實(shí)施本發(fā)明的不同部件，以下公開(kāi)內(nèi)容提供了許多不同的實(shí)施例或?qū)嵗Ｔ谙旅婷枋鲈筒贾玫奶囟▽?shí)例以簡(jiǎn)化本發(fā)明。當(dāng)然這些僅是實(shí)例并不打算用于限定。例如，在以下描述中第一部件在第二部件上方或者在第二部件上的形成可以包括其中第一部件和第二部件以直接接觸形成的實(shí)施例，并且也可包括其中在第一部件和第二部件之間形成額外的部件，使得第一部件和第二部件可以不直接接觸的實(shí)施例。另外，本發(fā)明可能在各個(gè)實(shí)例中重復(fù)附圖編號(hào)和/或字母。這種重復(fù)是為了簡(jiǎn)明和清楚的目的且其本身并沒(méi)有表明所論述的各個(gè)實(shí)施例和/或結(jié)構(gòu)之間的關(guān)系?？梢岳斫猓绢I(lǐng)域技術(shù)人員能夠想出盡管在本文中沒(méi)有明確描述但是體現(xiàn)了本發(fā)明原理的各種等效物。
[0026]從本發(fā)明的一個(gè)或多個(gè)實(shí)施例可以受益的器件的實(shí)例是具有場(chǎng)效應(yīng)晶體管(FET)的半導(dǎo)體器件。這種器件例如是互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)場(chǎng)效應(yīng)晶體管。以下公開(kāi)內(nèi)容將繼續(xù)該實(shí)例以說(shuō)明本申請(qǐng)的各個(gè)實(shí)施例。然而，可以理解，除非明確說(shuō)明，本申請(qǐng)應(yīng)當(dāng)不限于具體類(lèi)型的器件。
[0027]參照?qǐng)D1和圖2至圖6，在下面一起描述方法100和半導(dǎo)體器件200。半導(dǎo)體器件200是指集成電路或集成電路的一部分，其可以包括有源器件，諸如金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(MOSFET)、互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)晶體管、高電壓晶體管和/或高頻晶體管、其他合適的元件、和/或他們的組合。另外，半導(dǎo)體器件200可以包括無(wú)源器件，諸如電阻器、電容器、電感器和/或熔絲?？梢岳斫?，可以通過(guò)CMOS技術(shù)加工形成半導(dǎo)體器件200，并因此在本文中對(duì)一些工藝不進(jìn)行詳細(xì)描述?？梢栽诜椒?00之前、期間或之后提供其他步驟，并且對(duì)于方法的其他實(shí)施例，下面描述的一些步驟可以被替換或去除。此外，還可以理解，可以在半導(dǎo)體器件200中增加其他部件，并且對(duì)于半導(dǎo)體器件200的其他實(shí)施例，下面描述的一些部件可以被替換或去除。
[0028]參照?qǐng)D1，根據(jù)本發(fā)明的各方面描述了制造半導(dǎo)體器件的方法100。方法100開(kāi)始于步驟102，其中在襯底上方形成第一 NMOS柵極堆疊件、第二 NMOS柵極堆疊件和PMOS柵極堆疊件。方法100繼續(xù)至步驟104，其中對(duì)襯底實(shí)施預(yù)非晶化注入(PAI)工藝。方法100繼續(xù)至步驟106，其中在襯底上方沉積應(yīng)力膜。方法100繼續(xù)至步驟108，其中對(duì)襯底實(shí)施退火工藝。方法100繼續(xù)至步驟110，其中從襯底去除應(yīng)力膜。下面的論述舉例說(shuō)明了可以根據(jù)圖1的方法100制造的半導(dǎo)體器件200的各個(gè)實(shí)施例。
[0029]圖2至圖6是根據(jù)圖1的方法100在各個(gè)制造階段的半導(dǎo)體器件200的橫截面?zhèn)纫晥D。參照?qǐng)D1和圖2，方法100開(kāi)始于步驟102，其中在襯底202上方形成第一 NMOS柵極堆疊件240、第二 NMOS柵極堆疊件250和PMOS柵極堆疊件260。第一 NMOS柵極堆疊件240、第二 NMOS柵極堆疊件250和PMOS柵極堆疊件260中的每一個(gè)都限定出其下方的襯底202的溝道區(qū)域。在本實(shí)施例中，保存第一 NMOS柵極堆疊件240用于形成具有低漏電流的NMOS器件。具有低漏電流的NMOS器件例如包括具有標(biāo)準(zhǔn)閾值電壓(例如，0.3伏特)的標(biāo)準(zhǔn)閾值電壓晶體管(SVT)和/或具有高閾值電壓(例如，0.4伏特)的高閾值電壓晶體管(HVT)。在本實(shí)施例中，保存第二 NMOS柵極堆疊件250用于形成具有高運(yùn)行速度的NMOS器件。具有高運(yùn)行速度的NMOS器件例如包括具有低閾值電壓(例如，0.2伏特)的低閾值電壓晶體管(LVT)和/或具有更低閾值電壓(例如，< 0.2伏特)的超低閾值電壓晶體管(uLVT)。
[0030]在本實(shí)施例中，襯底202是包含硅的半導(dǎo)體襯底。在一些可選的實(shí)施例中，襯底202包括元素半導(dǎo)體，包括晶體形式的硅和/或鍺；化合物半導(dǎo)體，包括碳化硅、砷化鎵、磷化鎵、磷化銦、砷化銦和/或銻化銦；合金半導(dǎo)體，包括SiGe、GaAsP, AlInAs, AlGaAs,GaInAs、GaInP和/或GaInAsP ;或他們的組合。當(dāng)襯底202是合金半導(dǎo)體時(shí)，合金半導(dǎo)體襯底可以具有梯度SiGe部件，其中Si和Ge組成從梯度SiGe部件的一個(gè)位置的一個(gè)比值變化到另一位置的另一比值?？梢栽诠枰r底上方形成合金SiGejP /或SiGe襯底可以是應(yīng)變的。在又一可選的實(shí)施例中，半導(dǎo)體襯底可以是絕緣體上半導(dǎo)體(SOI)。
[0031]如本領(lǐng)域中公知的，根據(jù)設(shè)計(jì)要求，襯底202包括各種摻雜區(qū)域(例如，P型阱或η型阱)。摻雜區(qū)域摻雜有P型摻雜物，諸如硼或BF2JP/或η型摻雜物，諸如磷或砷。可以直接在襯底202上、P阱結(jié)構(gòu)中、N阱結(jié)構(gòu)中、雙阱結(jié)構(gòu)中，或者使用凸起結(jié)構(gòu)形成摻雜區(qū)域。在一些實(shí)施例中，襯底202包括隔離部件204以限定并隔離襯底202的各個(gè)有源區(qū)域。隔離部件204利用諸如淺溝槽隔離(STI)或硅的局部氧化(LOCOS)的隔離技術(shù)來(lái)限定并電隔離各個(gè)區(qū)域。隔離部件204包含氧化硅、氮化硅、氮氧化硅、其他合適的材料或他們的組
八
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[0032]仍參照?qǐng)D2，在一些實(shí)施例中，通過(guò)在襯底202上相繼沉積并圖案化柵極介電層206、柵電極層208和硬掩模層210形成第一 NMOS柵極堆疊件240、第二 NMOS柵極堆疊件250和PMOS柵極堆疊件260。在一個(gè)實(shí)例中，柵極介電層206是包含氧化硅、氮化硅、氮氧化硅、高k電介質(zhì)、其他合適的介電材料或他們的組合的薄膜。高k電介質(zhì)包括金屬氧化物。用于高k電介質(zhì)的金屬氧化物的實(shí)例包括L1、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu及其混合物的氧化物。在本實(shí)施例中，柵極介電層206是厚度在約10埃至約30埃范圍內(nèi)的高k介電層?？梢圆捎煤线m的工藝諸如原子層沉積(ALD)、化學(xué)汽相沉積(CVD)、物理汽相沉積(PVD)、熱氧化、UV臭氧氧化或他們的組合形成柵極介電層206。柵極介電層206還可以包括界面層(未示出)，該界面層用于減少柵極介電層206和襯底202之間的損傷。界面層可以包含氧化娃。
[0033]然后在柵極介電層206上形成柵電極層208。在一些實(shí)施例中，柵電極層208包括單層結(jié)構(gòu)或多層結(jié)構(gòu)。在本實(shí)施例中，柵電極層208包含多晶硅。此外，柵電極層208可以是具有相同或不同摻雜種類(lèi)的摻雜多晶硅。在一個(gè)實(shí)施例中，柵電極層208的厚度在約30nm至約60nm的范圍內(nèi)?？梢圆捎弥T如低壓化學(xué)汽相沉積(LPCVD)、等離子體增強(qiáng)化學(xué)汽相沉積(PECVD)、其他合適的工藝或他們的組合的工藝形成柵電極層208。然后，在柵電極層208上方形成硬掩模層210，以及在硬掩模層210上形成圖案化的感光層(未示出)。將感光層的圖案轉(zhuǎn)印到硬掩模層210，然后轉(zhuǎn)印到柵電極層208和柵極介電層206以形成第
一NMOS柵極堆疊件240、第二 NMOS柵極堆疊件250和PMOS柵極堆疊件260。在一些實(shí)施例中，硬掩模層210包含氧化娃。在可選的實(shí)施例中，硬掩模層210包含氮化娃、氮氧化娃和/或其他合適的介電材料，并且可以采用諸如CVD或PVD的方法形成。硬掩模層210的厚度在約100埃至約800埃的范圍內(nèi)。然后通過(guò)干法和/或濕法剝離工藝去除感光層。
[0034]進(jìn)一步參照?qǐng)D2，鄰接第一 NMOS柵極堆疊件240、第二 NMOS柵極堆疊件250和PMOS柵極堆疊件260的相對(duì)側(cè)壁形成側(cè)壁間隔件(或被稱(chēng)為柵極間隔件)212。在一些實(shí)施例中，側(cè)壁間隔件212包括單層結(jié)構(gòu)或多層結(jié)構(gòu)。在本實(shí)施例中，通過(guò)沉積工藝包括CVD、PVD、ALD或其他合適的技術(shù)在NMOS柵極堆疊件240、PM0S柵極堆疊件250和襯底202上方形成間隔件材料覆蓋層(未示出)。在一些實(shí)施例中，間隔件材料包括氧化硅、氮化硅、氮氧化硅、其他合適的材料或他們的組合。在一些實(shí)施例中，沉積的間隔件材料層的厚度在約10埃至約60埃的范圍內(nèi)。然后，對(duì)間隔件材料實(shí)施各向異性蝕刻工藝以形成側(cè)壁間隔件212。側(cè)壁間隔件212可以保護(hù)第一 NMOS柵極間隔件240、第二 NMOS柵極間隔件250和PMOS柵極間隔件260的側(cè)壁?？蛇x地，側(cè)壁間隔件212可以用于偏移后面形成的摻雜區(qū)域，諸如重?fù)诫s的源極/漏極區(qū)域。[0035]在一些實(shí)施例中，在鄰近于PMOS柵極堆疊件260的邊緣的襯底202中形成源極/漏極(S/D)部件214。在一些實(shí)施例中，源極/漏極部件214的頂面高于襯底202的頂面。在一些實(shí)施例中,源極/漏極部件214的頂面高于襯底202的頂面，其高度差介于約Inm和約IOnm之間。在可選的實(shí)施例中，源極/漏極部件214的頂面與襯底202的頂面基本共面。在一些實(shí)施例中，首先在襯底202中形成凹槽腔(未示出)，然后在凹槽腔中生長(zhǎng)應(yīng)變材料來(lái)形成源極/漏極部件214。在一些實(shí)施例中，采用包括選擇外延生長(zhǎng)(SEG)、循環(huán)沉積和蝕刻(CDE)、化學(xué)汽相沉積(CVD)技術(shù)(例如，汽相外延(VPE)和/或超高真空CVD (UHV-CVD))、分子束外延(MBE)、其他合適的外延工藝或他們的組合的工藝生長(zhǎng)應(yīng)變材料。在一些實(shí)施例中，應(yīng)變材料具有不同于襯底202的晶格常數(shù)以在半導(dǎo)體器件200的溝道區(qū)域上產(chǎn)生應(yīng)變或應(yīng)力，并因此使器件的載流子遷移率能夠提高器件性能。
[0036]參照?qǐng)D1和圖3，方法100繼續(xù)至步驟104，其中對(duì)襯底202實(shí)施預(yù)非晶化注入(PAI)工藝218。在一些實(shí)施例中，PAI工藝218對(duì)襯底202進(jìn)行注入并且對(duì)襯底202的晶格結(jié)構(gòu)造成損傷從而形成非晶化區(qū)域(amorphized region) 220。在本實(shí)施例中,在鄰近于第二 NMOS柵極堆疊件250的相對(duì)邊緣的源極/漏極(S/D)區(qū)域中形成非晶化區(qū)域220。非晶化區(qū)域220具有深度Dl (自襯底202的上表面測(cè)量的)。根據(jù)設(shè)計(jì)規(guī)范形成深度Dl。在一些實(shí)施例中，深度Dl在約10納米至約150納米的范圍內(nèi)。在本實(shí)施例中，深度Dl小于約100納米。因?yàn)閭?cè)壁間隔件212用來(lái)聚集PAI工藝218的注入能量，可以通過(guò)側(cè)壁間隔件212的厚度來(lái)控制深度D1。同樣，可以通過(guò)PAI工藝218，諸如注入能量、注入種類(lèi)和/或注入劑量來(lái)控制深度D1。在至少一個(gè)實(shí)施例中，PAI工藝218用硅(Si)或鍺(Ge)對(duì)襯底202進(jìn)行注入。在可選的實(shí)施例中，PAI工藝218可以使用其他注入種類(lèi)，諸如Ar、Xe、C、BF2、As、In、其他合適的注入種類(lèi)或他們的組合。在本實(shí)施例中，根據(jù)注入溫度，PAI工藝218在約15KeV至約50KeV的注入能量下以約IX IO14原子/cm2至約2 X IO15原子/cm2的注入劑量注入Si或Ge。在至少一個(gè)實(shí)施例中，在室溫(例如，25°C)下實(shí)施PAI工藝218。在可選的實(shí)施例中，在低溫(例如，_60°C至-100°C )下通過(guò)調(diào)節(jié)離子注入機(jī)中的Cryo (低溫)功能來(lái)實(shí)施PAI工藝218以提高注入非晶化的效率。在一些實(shí)施例中，以約O度至約20度的傾斜角實(shí)施PAI工藝218。
[0037]在一些可選的實(shí)施例中，PAI工藝218可以是多步驟注入工藝，包括注入工藝的至少第一步驟和第二步驟。分別采用第一和第二注入能量水平、第一和第二注入劑量，以及第一和第二注入傾斜角實(shí)施注入工藝的第一步驟和第二步驟。在至少一個(gè)實(shí)施例中，第一和第二注入能量水平在約15KeV至約50KeV的范圍內(nèi)。在另一實(shí)施例中，第一注入能量水平高于第二注入能量水平。在至少一個(gè)實(shí)施例中，第一和第二注入劑量在約I X IO14原子/cm2至約2X1015原子/cm2的范圍內(nèi)。在另一實(shí)施例中，第一注入劑量大于第二注入劑量。在一些實(shí)施例中，第一和第二注入劑量的合并劑量在約IX IO14原子/cm2至約2 X IO15原子/cm2的范圍內(nèi)，并且第一和第二注入劑量之間的比值在約1:1至約7: 3的范圍內(nèi)。在一個(gè)實(shí)施例中，第一和第二傾斜角在約O度至約20度的范圍內(nèi)。在另一實(shí)施例中，第一注入傾斜角大于第二注入傾斜角。
[0038]在本實(shí)施例中，在PAI工藝218期間，第一 NMOS柵極堆疊件240和PMOS柵極堆疊件260被保護(hù)件216覆蓋使得鄰近于第一 NMOS柵極堆疊件240或PMOS柵極堆疊件260的邊緣沒(méi)有形成非晶化區(qū)域。在一些實(shí)施例中，保護(hù)件216是圖案化的光刻膠層或硬掩模層。因此，可以避免由損傷襯底202的PAI工藝218所導(dǎo)致的第一 NMOS柵極堆疊件240的漏電源，從而使第一 NMOS柵極堆疊件240的漏電流最小化。在PAI工藝218之后通過(guò)例如蝕刻工藝或剝離工藝去除保護(hù)件216。
[0039]參照?qǐng)D1和圖4，方法100繼續(xù)至步驟106，在第一 NMOS柵極堆疊件240、第二NMOS柵極堆疊件250、PM0S柵極堆疊件260和襯底202上方沉積應(yīng)力膜222?？梢酝ㄟ^(guò)化學(xué)汽相沉積(CVD)、物理汽相沉積(PVD)、原子層沉積(ALD)、高密度等離子體CVD (HDPCVD)、鍍層、其他合適的方法和/或他們的組合形成應(yīng)力膜222。應(yīng)力膜222包含介電材料。在一些實(shí)施例中，應(yīng)力膜222包含氮化硅、氮氧化硅、SiCN和/或他們的組合。在可選的實(shí)施例中，應(yīng)力膜222包含氧化硅。在一些實(shí)施例中，應(yīng)力膜222的厚度大于用于形成側(cè)壁間隔件212的間隔件材料的厚度。在一些實(shí)施例中，應(yīng)力膜222的厚度在約100埃至約300埃的范圍內(nèi)。在一些實(shí)施例中，在使非晶化區(qū)域220再結(jié)晶的后續(xù)退火工藝中，應(yīng)力膜222用于提供拉伸應(yīng)力。
[0040]參照?qǐng)D1和圖5，方法100繼續(xù)至步驟108，對(duì)襯底202實(shí)施退火工藝224。在一些實(shí)施例中，退火工藝224是快速熱退火(RTA)工藝、尖峰RTA工藝或毫秒熱退火(MSA)工藝(例如，毫秒激光熱退火工藝)。在至少一個(gè)實(shí)施例中，退火工藝224包括在約60(TC至約750°C的溫度下持續(xù)約10秒至約5分鐘的時(shí)間實(shí)施的RTA工藝。在可選的實(shí)施例中，退火工藝224包括在約990°C至約1050°C的溫度下持續(xù)約0.1秒至約2秒的時(shí)間實(shí)施的尖峰RTA工藝。在可選的實(shí)施例中，退火工藝224還可以包括預(yù)熱步驟以最小化(或甚至消除)末端(EOR)缺陷。在一些實(shí)施例中，可以在范圍為約400°C至約700°C的溫度下實(shí)施預(yù)熱步驟。在一些實(shí)施例中，預(yù)熱步驟可以實(shí)施約10秒至約5分鐘的時(shí)間。在本實(shí)施例中，在約550°C的溫度下實(shí)施預(yù)熱步驟，持續(xù)約30秒。
[0041]在退火工藝224期間，由于非晶化區(qū)域220被再結(jié)晶，在襯底202中形成非晶化區(qū)域220的再結(jié)晶對(duì)應(yīng)區(qū)域的位錯(cuò)226。在一些實(shí)施例中，鄰近于第二 NMOS柵極堆疊件250的相對(duì)邊緣形成位錯(cuò)226。在一些實(shí)施例中，襯底202是指(100)襯底，并且沿著〈111〉方向形成位錯(cuò)226。在一些實(shí)施例中，〈111〉方向具有相對(duì)垂直于襯底202的表面的基準(zhǔn)面測(cè)量的角度Θ，該角度Θ為約25度至約45度。在本實(shí)施例中，位錯(cuò)226具有角度Θ為約35度的〈111〉方向。自?shī)A斷點(diǎn)(pinchoff point) 228開(kāi)始形成位錯(cuò)226。夾斷點(diǎn)228具有自襯底202的上表面測(cè)量的深度D2。在一些實(shí)施例中，夾斷點(diǎn)228的深度D2在約10納米至約150納米的范圍內(nèi)。在本實(shí)施例中，夾斷點(diǎn)228的深度D2在約10納米至約30納米的范圍內(nèi)。夾斷點(diǎn)228具有從第二 NMOS柵極堆疊件250的鄰近柵極邊緣測(cè)量的水平緩沖(鄰近)W。根據(jù)設(shè)計(jì)規(guī)范形成水平緩沖W和深度D2并且它們是退火工藝224的函數(shù)。在一些實(shí)施例中，夾斷點(diǎn)228的水平緩沖W在約-5納米至約10納米的范圍內(nèi)(表示夾斷點(diǎn)228位于NMOS柵極堆疊件240或PMOS柵極堆疊件250下方)?？梢赃@樣形成夾斷點(diǎn)228使其沒(méi)有設(shè)置在由第二 NMOS柵極堆疊件250限定的位于襯底202中的溝道區(qū)域內(nèi)。
[0042]參照?qǐng)D1和圖6，方法100繼續(xù)至步驟110，從襯底202去除應(yīng)力膜222。例如通過(guò)使用磷酸或氫氟酸的濕蝕刻，或通過(guò)使用合適蝕刻劑的干蝕刻來(lái)去除應(yīng)力膜222。
[0043]根據(jù)公開(kāi)的實(shí)施例，NMOS柵極堆疊件的位錯(cuò)的益處在于在用于NMOS器件(諸如，低閾值電壓晶體管(LVT)和/或超低閾值電壓晶體管(uLVT))的有源區(qū)域(例如，源極/漏極)內(nèi)形成的位錯(cuò)可以改進(jìn)NMOS柵極堆疊件的溝道區(qū)域內(nèi)的應(yīng)力從而增大器件運(yùn)行速度。此外，防止在用于NMOS器件(諸如標(biāo)準(zhǔn)閾值電壓晶體管(SVT)和/或高閾值電壓晶體管(HVT))的有源區(qū)域(例如，源極/漏極)內(nèi)形成位錯(cuò)的工藝可以通過(guò)阻止漏電流增加來(lái)提高器件性能。因此，公開(kāi)的實(shí)施例在溝道區(qū)域中提供增大的應(yīng)力水平以提高一個(gè)需要高運(yùn)行速度的NMOS器件的載流子遷移率，而對(duì)另一需要低漏電流的NMOS器件不增添漏電源?？梢岳斫獾?，不同的實(shí)施例可以具有不同的優(yōu)點(diǎn)，并且沒(méi)有特定的優(yōu)點(diǎn)是任何實(shí)施例都必需的。
[0044]半導(dǎo)體器件可以實(shí)施進(jìn)一步的CMOS或MOS技術(shù)加工以形成各種部件。例如，方法100可以繼續(xù)以形成主間隔件。還可以形成接觸部件，諸如硅化物區(qū)域。接觸部件包含硅化物材料，諸如硅化鎳(NiSi)、硅化鎳鉬(NiPtSi)、硅化鎳鉬鍺(NiPtGeSi)、硅化鎳鍺(NiGeSi)、硅化鐿(YbSi)、硅化鉬(PtSi)、硅化銥(IrSi)、硅化餌(ErSi)、硅化鈷(CoSi)、其他合適的導(dǎo)電材料和/或他們的組合。可以通過(guò)包括沉積金屬層；對(duì)金屬層進(jìn)行退火使得金屬層能夠與硅反應(yīng)以形成硅化物；然后去除未反應(yīng)的金屬層的工藝來(lái)形成接觸部件。可以進(jìn)一步在襯底上形成層間介電(ILD)層以及對(duì)襯底進(jìn)一步實(shí)施化學(xué)機(jī)械拋光(CMP)工藝以平坦化襯底。此外，可以在形成ILD層之前，在柵極結(jié)構(gòu)的頂部形成接觸蝕刻停止層(CESL)。
[0045]在實(shí)施例中，第一 NMOS柵極堆疊件240、第二 NMOS柵極堆疊件250和PMOS柵極堆疊件260在最終器件中保留多晶硅。在另一實(shí)施例中，實(shí)施柵極替換工藝(或后柵極工藝)，其中用金屬柵極替換第一多晶硅NMOS柵極堆疊件240、第二多晶硅NMOS柵極堆疊件250和多晶硅PMOS柵極堆疊件260。例如，金屬柵極可以替換第一 NMOS柵極堆疊件240、第二 NMOS柵極堆疊件250和PMOS柵極堆疊件260的柵極堆疊件(即，多晶硅柵極堆疊件)。金屬柵極包括襯層、功函數(shù)層、導(dǎo)電層、金屬柵極層、填充層、其他合適的層和/或他們的組合。各種層包含任何合適的材料，諸如鋁、銅、鎢、鈦、鉭、鉭鋁、氮化鉭鋁、氮化鈦、氮化鉭、硅化鎳、硅化鈷、銀、TaC、TaSiN、TaCN、TiAl、TiAlN、WN、金屬合金、其他合適的材料和/或他們的組合。
[0046]后續(xù)加工可以進(jìn)一步在襯底上形成各種接觸件/通孔/線和多層互連部件(例如，金屬層和層間電介質(zhì))，其被配置成連接半導(dǎo)體器件的各種部件或結(jié)構(gòu)。其他部件可以向器件提供電互連。例如，多層互連包括垂直互連件，諸如常規(guī)通孔或接觸件；和水平互連件，諸如金屬線。各種互連部件可以應(yīng)用各種導(dǎo)電材料，包括銅、鎢和/或硅化物。在一個(gè)實(shí)例中，鑲嵌和/或雙鑲嵌工藝用于形成銅相關(guān)的多層互連結(jié)構(gòu)。
[0047]所公開(kāi)的半導(dǎo)體器件可以用于各種應(yīng)用中，諸如數(shù)字電路、圖像傳感器器件、異質(zhì)半導(dǎo)體器件、動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)單元、單電子晶體管(SET)和/或其他微電子器件(在本文中統(tǒng)稱(chēng)為微電子器件)。當(dāng)然，本發(fā)明的各方面也適用于和/或易于適應(yīng)其他類(lèi)型的晶體管，包括單柵極晶體管、雙柵極晶體管和其他多柵極晶體管，并且可以用于許多不同的應(yīng)用，包括傳感器單元、存儲(chǔ)器單元、邏輯單元以及其他。
[0048]在一個(gè)實(shí)施例中，一種半導(dǎo)體器件包括具有第一閾值電壓的第一 NMOS器件和具有第二閾值電壓的第二 NMOS器件。第一 NMOS器件包括位于半導(dǎo)體襯底上方的第一柵極結(jié)構(gòu)、位于半導(dǎo)體襯底中并且鄰近于第一柵極結(jié)構(gòu)的相對(duì)邊緣的第一源極/漏極(S/D)區(qū)域。第一 S/D區(qū)域不包含位錯(cuò)。第二 NMOS器件包括位于半導(dǎo)體襯底上方的第二柵極結(jié)構(gòu)、位于半導(dǎo)體襯底中并且鄰近于第二柵極結(jié)構(gòu)的相對(duì)邊緣的第二 S/D區(qū)域、和位于第二 S/D區(qū)域中的位錯(cuò)。
[0049]在另一實(shí)施例中，一種半導(dǎo)體器件包括第一 NMOS器件、第二 NMOS器件和PMOS器件。第一 NMOS器件包括位于半導(dǎo)體襯底上方的第一柵極結(jié)構(gòu)，和位于半導(dǎo)體襯底中并且鄰近于第一柵極結(jié)構(gòu)的相對(duì)邊緣的第一源極/漏極(S/D)區(qū)域。第一 S/D區(qū)域不包含位錯(cuò)。第二 NMOS器件包括位于半導(dǎo)體襯底上方的第二柵極結(jié)構(gòu)、位于半導(dǎo)體襯底中并且鄰近于第二柵極結(jié)構(gòu)的相對(duì)邊緣的第二 S/D區(qū)域、和位于第二 S/D區(qū)域中的位錯(cuò)。第一 NMOS器件的閾值電壓大于第二 NMOS器件的閾值電壓。PMOS器件包括位于半導(dǎo)體襯底上方的第三柵極結(jié)構(gòu)，和位于半導(dǎo)體襯底中并且鄰近于第三柵極結(jié)構(gòu)的相對(duì)邊緣的第三源極/漏極(S/D)區(qū)域。第三S/D區(qū)域不包含位錯(cuò)。
[0050]在又一實(shí)施例中，一種用于形成半導(dǎo)體器件的方法包括:在襯底上方形成第一NMOS柵極結(jié)構(gòu)和第二 NMOS柵極結(jié)構(gòu)；在第一 NMOS柵極結(jié)構(gòu)上方形成保護(hù)件；在鄰近于第
二NMOS柵極結(jié)構(gòu)的襯底中形成非晶化區(qū)域；在第一 NMOS柵極結(jié)構(gòu)和第二 NMOS柵極結(jié)構(gòu)上方沉積應(yīng)力膜；實(shí)施退火工藝以在鄰近于第二 NMOS柵極結(jié)構(gòu)的襯底中形成位錯(cuò)；以及去除應(yīng)力膜。
[0051]為了實(shí)施本發(fā)明的不同部件，以上公開(kāi)內(nèi)容提供了許多不同的實(shí)施例或?qū)嵗Ｔ谏厦婷枋鲈筒贾玫奶囟▽?shí)例以簡(jiǎn)化本發(fā)明。當(dāng)然這些僅是實(shí)例并不打算限定。因此，在不背離本發(fā)明的范圍的情況下，可以以不同于本文中示出的示例性實(shí)施例的方式排布、組合或配置本文中公開(kāi)的元件。
[0052]上面論述了若干實(shí)施例的部件，使得本領(lǐng)域中的技術(shù)人員可以更好地理解本發(fā)明的各方面。本領(lǐng)域中的技術(shù)人員應(yīng)該理解，他們可以很容易地使用本發(fā)明作為基礎(chǔ)來(lái)設(shè)計(jì)或更改其他用于達(dá)到與本文所介紹實(shí)施例相同的目的和/或?qū)崿F(xiàn)相同優(yōu)點(diǎn)的工藝和結(jié)構(gòu)。本領(lǐng)域中的技術(shù)人員也應(yīng)該了解到，這些等效構(gòu)造并不背離本發(fā)明的精神和范圍，并且在不背離本發(fā)明的精神和范圍的情況下，可以進(jìn)行多種變化、替換以及改變。
【權(quán)利要求】
1.一種半導(dǎo)體器件，包括: 第一 NMOS器件，具有第一閾值電壓，所述第一 NMOS器件包括: 第一柵極結(jié)構(gòu)，位于半導(dǎo)體襯底上方； 第一源極/漏極(S/D)區(qū)域，位于所述半導(dǎo)體襯底中并且鄰近于所述第一柵極結(jié)構(gòu)的相對(duì)邊緣，其中，所述第一 S/D區(qū)域不包含位錯(cuò)；以及 第二 NMOS器件，具有第二閾值電壓，所述第二 NMOS器件包括: 第二柵極結(jié)構(gòu)，位于所述半導(dǎo)體襯底上方； 第二 S/D區(qū)域，位于所述半導(dǎo)體襯底中并且鄰近于所述第二柵極結(jié)構(gòu)的相對(duì)邊緣；和 位錯(cuò)，位于所述第二 S/D區(qū)域中。
2.根據(jù)權(quán)利要求1所述的器件，還包括: 位于所述半導(dǎo)體襯底上方的PMOS柵極結(jié)構(gòu)； 位于所述半導(dǎo)體襯底中并且鄰近于所述PMOS柵極結(jié)構(gòu)的相對(duì)邊緣的第三S/D區(qū)域；以及 位于所述第三S/D區(qū)域中的外延生長(zhǎng)的部件。
3.根據(jù)權(quán)利要求2所述的器件，其中，所述第三S/D區(qū)域不包含位錯(cuò)。
4.根據(jù)權(quán)利要求1所述的器件，其中，所述位錯(cuò)的深度在約10納米至約150納米的范圍內(nèi)。
5.根據(jù)權(quán)利要求1所述的器件，其中，所述第一閾值電壓大于所述第二閾值電壓。
6.根據(jù)權(quán)利要求1所述的器件，其中，所述第一NMOS器件的漏電流小于所述第二 NMOS器件的漏電流。
7.根據(jù)權(quán)利要求1所述的器件，其中，所述第一NMOS器件的運(yùn)行速度小于所述第二NMOS器件的運(yùn)行速度。
8.一種半導(dǎo)體器件，包括: 第一 NMOS器件，包括: 第一柵極結(jié)構(gòu)，位于半導(dǎo)體襯底上方；和 第一源極/漏極(S/D)區(qū)域，位于所述半導(dǎo)體襯底中并且鄰近于所述第一柵極結(jié)構(gòu)的相對(duì)邊緣，其中，所述第一 S/D區(qū)域不包含位錯(cuò)；第二 NMOS器件，包括: 第二柵極結(jié)構(gòu)，位于所述半導(dǎo)體襯底上方； 第二 S/D區(qū)域，位于所述半導(dǎo)體襯底中并且鄰近于所述第二柵極結(jié)構(gòu)的相對(duì)邊緣；和位錯(cuò)，位于所述第二 S/D區(qū)域中，其中，所述第一 NMOS器件的閾值電壓大于所述第二NMOS器件的閾值電壓；以及PMOS器件，包括: 第三柵極結(jié)構(gòu)，位于所述半導(dǎo)體襯底上方；和 第三源極/漏極(S/D)區(qū)域，位于所述半導(dǎo)體襯底中并且鄰近于 所述第三柵極結(jié)構(gòu)的相對(duì)邊緣，其中，所述第三S/D區(qū)域不包含位錯(cuò)。
9.根據(jù)權(quán)利要求8所述的器件，其中，所述位錯(cuò)是沿著〈111〉方向形成的。
10.一種制造半導(dǎo)體器件的方法，包括: 在襯底上方形成第一 NMOS柵極結(jié)構(gòu)和第二 NMOS柵極結(jié)構(gòu)； 在所述第一 NMOS柵極結(jié)構(gòu)上方形成保護(hù)件； 在鄰近于所述第二 NMOS柵極結(jié)構(gòu)的襯底中形成非晶化區(qū)域；在所述第一 NMOS柵極結(jié)構(gòu)和所述第二 NMOS柵極結(jié)構(gòu)上方沉積應(yīng)力膜；實(shí)施退火工藝以在鄰近于所述第二 NMOS柵極結(jié)構(gòu)的襯底中形成位錯(cuò)；以及去除所述應(yīng)力 膜。
【文檔編號(hào)】H01L27/092GK103811493SQ201310164907
【公開(kāi)日】2014年5月21日 申請(qǐng)日期:2013年5月7日 優(yōu)先權(quán)日:2012年11月8日
【發(fā)明者】莊學(xué)理, 朱鳴 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司