半導體器件相關申請的交叉引用本申請基于并要求2012年4月27日提交的日本專利申請No.2012-103066的優(yōu)先權的權益，這里通過引用并入其全部公開內(nèi)容。技術領域本發(fā)明涉及半導體器件，更具體地涉及其中形成有穿透半導體襯底的通孔的半導體器件。

背景技術：
近年來，已經(jīng)開發(fā)了用于將多個半導體芯片包封在單個半導體封裝體中的多芯片封裝技術，以減少例如半導體器件的安裝面積。將多個半導體芯片包封在單個半導體封裝體中能夠使得芯片之間的線數(shù)增加以及數(shù)據(jù)傳送速率提高。日本未審專利申請公開No.2011-145257公開了利用多芯片封裝技術的半導體器件的示例。在日本未審專利申請公開No.2011-145257中公開的技術中，半導體襯底具有形成在其中以穿透半導體襯底的通孔(TSV：硅通孔)。在日本未審專利申請公開No.2011-145257中公開的技術中，通過利用通孔疊置多個半導體芯片。日本未審專利申請公開No.2011-145257公開了一種用于通過使用垂直疊置的兩個半導體芯片進行測試以檢查是否存在通孔的AC特性差異的技術。

技術實現(xiàn)要素：
然而，日本未審專利申請公開No.2011-145257中公開的技術需要多個半導體芯片檢查每個通孔的特性。這導致難以在半導體芯片的疊置之前檢查每個通孔的故障的問題。本發(fā)明的第一方面在于，一種半導體器件，包括：通孔，形成為穿透半導體襯底；第一緩沖器電路和第二緩沖器電路；布線形成層，形成在所述半導體襯底的上層中；連接布線部分，假設從所述半導體襯底到所述布線形成層的方向為向上方向，則所述連接布線部分形成在所述通孔的上部，所述連接布線部分形成在所述通孔的芯片內(nèi)端面上，所述芯片內(nèi)端面為所述通孔面對所述半導體襯底的上部部分的端面；第一路徑，連接所述第一緩沖器電路和所述通孔；以及第二路徑，連接所述第二緩沖器電路和所述通孔。所述第一路徑和所述第二路徑經(jīng)由所述連接布線部分電連接。根據(jù)本發(fā)明第一方面的半導體器件包括連接布線部分，該連接布線部分形成在通孔的芯片內(nèi)端面的上部。第一路徑和第二路徑通過連接布線部分連接。從而，在根據(jù)本發(fā)明的半導體器件中，當由于通孔的膨脹或收縮芯片內(nèi)從通孔到線的連接狀態(tài)出現(xiàn)異常時，可以使用第一路徑和第二路徑檢查連接布線部分的狀態(tài)并且可以檢查芯片內(nèi)從通孔到線的連接狀態(tài)。換言之，根據(jù)本發(fā)明的半導體器件能夠通過僅使用自己的芯片檢查芯片內(nèi)從通孔到線的連接狀態(tài)。根據(jù)本發(fā)明的半導體器件能夠通過僅使用自己的芯片檢查芯片內(nèi)從通孔到線的連接狀態(tài)。附圖說明上述以及其它方面、優(yōu)勢和特征從結(jié)合附圖作出的特定實施例的以下描述中將更顯而易見，其中：圖1是根據(jù)第一實施例的半導體器件的截面圖；圖2是圖示根據(jù)第一實施例的半導體器件的通孔與芯片線之間的連接區(qū)的截面圖；圖3是圖示根據(jù)第一實施例的半導體器件的通孔與芯片線之間的連接區(qū)的平面布局的示意圖；圖4是示出涉及根據(jù)第一實施例的半導體器件的測試的電路的電路圖；圖5是圖示根據(jù)第一實施例的關于通孔的溫度應變的膨脹和收縮的截面圖；圖6是圖示在根據(jù)第一實施例的半導體器件中進行對于通孔的斷開測試時的電路操作的示圖；圖7是圖示在根據(jù)第一實施例的半導體器件中進行對于通孔的斷開測試時的電路操作的示圖；圖8是圖示根據(jù)第二實施例的半導體器件的通孔與芯片線之間的連接區(qū)的截面圖；圖9是圖示根據(jù)第三實施例的半導體器件的通孔與芯片線之間的連接區(qū)的截面圖；圖10是圖示根據(jù)第三實施例的半導體器件的通孔與芯片線之間的連接區(qū)的平面布局的示意圖；圖11是圖示根據(jù)第三實施例的連接到連接布線部分的第一芯片線和第二芯片線的平面布局的示意圖；圖12是圖示根據(jù)第四實施例的半導體器件的通孔與芯片線之間的連接區(qū)的截面圖；圖13是圖示根據(jù)第五實施例的半導體器件的通孔與芯片線之間的連接區(qū)的截面圖；圖14是圖示根據(jù)第六實施例的半導體器件的通孔與芯片線之間的連接區(qū)的截面圖；圖15是圖示根據(jù)第七實施例的半導體器件的通孔與芯片線之間的連接區(qū)的截面圖；圖16是圖示根據(jù)第八實施例的半導體器件的通孔與芯片線之間的連接區(qū)的截面圖；圖17是示出涉及根據(jù)第九實施例的半導體器件的測試的電路的電路圖；圖18是示出根據(jù)第九實施例的半導體器件的IOLH測試中的理想電壓和導通狀態(tài)中的晶體管數(shù)目之間關系的表；圖19是示出涉及根據(jù)第十實施例的半導體器件的測試的電路的電路圖；圖20是示出根據(jù)第十實施例的半導體器件的斷開測試和IOLH測試中理想電壓與導通狀態(tài)中的晶體管數(shù)目之間關系的表；圖21是示出涉及根據(jù)第十一實施例的半導體器件的測試的電路的電路圖；以及圖22是圖示當進行根據(jù)第十一實施例的半導體器件的測試時的電路操作的表。具體實施方式第一實施例下面將參照附圖描述本發(fā)明的實施例。圖1示出根據(jù)第一實施例的半導體器件的截面圖。如圖1所示，根據(jù)第一實施例的半導體器件具有其中以疊置狀態(tài)將多個半導體芯片(例如半導體芯片CH0至CH4)包封在單個封裝體中的配置。在圖1所示示例中，以面向下的方式(例如，在其中半導體襯底的電路形成表面面向封裝基底PLT的方向上)安裝半導體芯片CH0至CH4。在圖1所示的示例中，半導體器件具有如下配置，在該配置中半導體芯片CH0通過微凸塊2連接到封裝基底PLT。凸塊BMP提供在封裝基底PLT的背表面上，并且這些凸塊允許半導體器件安裝在并入半導體器件的裝置的基底上。半導體芯片CH0具有形成在其中以穿透半導體襯底的通孔(TSV：硅通孔)1。半導體芯片CH0通過通孔1與其上疊置的另一半導體芯片通信數(shù)據(jù)。半導體芯片CH0包括半導體襯底(例如硅層SiL)、布線形成層(例如金屬層MeL)以及焊盤3u和3t。硅層SiL是其中形成電路元件的半導體襯底層。金屬層MeL是其中形成芯片線的布線形成層，該芯片線連接電路并連接每個電路與外部端子(例如焊盤3t)。每個焊盤3t是形成在半導體芯片的金屬層MeL側(cè)處的表面上的外部端子。每個焊盤3t通過形成在金屬層MeL中的芯片線連接到形成在電路形成表面上的電路。每個焊盤3u為形成在每個通孔1的端面中處于半導體的硅層SiL側(cè)的端面處的外部端子。下面的描述是在假設從硅層SiL到金屬層MeL的方向為向上方向的情況下進行的。半導體芯片CH1至CH3中的每一個包括硅層SiL、金屬層MeL、通孔1a以及焊盤4t和4u。形成在半導體芯片CH1至CH3的每一個中的通孔1a被形成為穿透硅層SiL和金屬層MeL。這些通孔1a連接到金屬層MeL的最上布線層中的每個芯片的芯片線。焊盤4t形成在半導體芯片的前表面?zhèn)?例如，在半導體芯片的金屬層MeL側(cè)處的表面)上。焊盤4u形成在半導體芯片的背表面(例如在半導體芯片的半導體襯底層側(cè)處的表面)上。半導體芯片CH0至CH3中的每一個連接到在其上部上形成有焊盤4t的半導體芯片，并且連接到在其下部上形成有焊盤4u的半導體芯片。半導體芯片CH1至CH3中的每一個通過微凸塊2連接到另一芯片。半導體芯片CH4包括硅層SiL、金屬層MeL和焊盤4t。半導體芯片CH4為作為最上層疊置的芯片并因而不具有通孔。半導體芯片CH4的焊盤4t通過形成在金屬層MeL中的芯片線連接到在電路形成表面上形成的電路。半導體芯片CH4連接到在其下部上形成有焊盤4t的半導體芯片。半導體芯片CH4通過微凸塊2連接到另一芯片。圖1示出其中半導體芯片CH4不具有通孔的配置。然而，也可以采用其中半導體芯片CH4具有與半導體芯片CH0或半導體芯片CH1至CH3中那樣的通孔的配置。在圖1所示的半導體器件中，例如使用并入大量邏輯電路的SoC(系統(tǒng)級芯片)作為布置為最下層的半導體芯片CH0，并且使用存儲器芯片(例如DRAM(動態(tài)隨機存取存儲器))作為布置為上層的半導體芯片CH1至CH4。根據(jù)第一實施例的半導體器件的一個特征駐留于配置每個通孔和自己芯片之間的芯片線的方法中。該特征能夠使得僅通過使用自己的芯片檢查每個通孔與芯片線之間的連接狀態(tài)。下面將詳細地描述直接連接到根據(jù)第一實施例的半導體器件的通孔的每個通孔和芯片線的結(jié)構。具體而言，下面將描述圖1所示的通孔外圍區(qū)域A。圖2是圖示根據(jù)第一實施例的半導體器件的通孔和芯片線之間的連接區(qū)(對應于圖1所示的通孔連接區(qū)域A的第一實施例的通孔連接區(qū)域A1)的截面圖。通過圖2所示的截面圖圖示了通孔連接區(qū)域A，為便于說明的理解，在圖1和圖2中顛倒上下關系。同樣在下面的描述中，在對應于通孔連接區(qū)域A的每個圖中使用其中顛倒上下關系的截面圖。在下面的描述中，根據(jù)每個截面圖中圖示的上下關系使用術語“上部”和“下部”。換言之，下面的描述是在假設從硅層SiL到金屬層MeL的方向為向上方向的情況下進行的。圖2圖示了連接到半導體芯片CH0的半導體芯片CH1的金屬層MeL中的通孔1的連接狀態(tài)。如圖2所示，根據(jù)第一實施例的半導體器件包括通孔1、連接布線部分14、第一芯片線12a和第二芯片線12b。通孔1形成為穿透半導體襯底11。在圖2所示的示例中，通過阻擋金屬10隔離通孔1和半導體襯底11。在圖2中，上側(cè)對應于電路形成表面，下側(cè)對應于半導體芯片的背表面?zhèn)?。用作與上面布置的半導體芯片的連接端子的焊盤3u形成在通孔1的背表面的端面處。假設從半導體襯底11到金屬層MeL的方向為向上方向，連接布線部分14形成在通孔1上方并且提供在芯片內(nèi)端面上，該內(nèi)端面為通孔1的面對半導體襯底的上側(cè)的端面。從另一角度而言，連接布線部分14包括過孔連接線，該過孔連接線在過孔連接區(qū)域UTSV中連接到通孔并且形成在半導體襯底的電路形成表面上，該過孔連接區(qū)域UTSV夾在截面圖中沿著通孔1的第一側(cè)壁的第一直線與沿著與第一側(cè)壁相對的第二側(cè)壁的第二直線之間，假設垂直于電路形成表面的表面為截面。在圖2所示的示例中，將第一芯片線12a的一端的一部分和第二芯片線12b的一端的一部分形成為過孔連接線。第一芯片線12a的一端連接到連接布線部分14。如下面詳細描述的那樣，第一芯片線12a的另一端連接到第一緩沖器電路。在圖2所示示例中，通過形成在第一布線層L1至第五布線層L5中的線配置第一芯片線12a，并且形成在不同布線層中到的線通過過孔13連接。第一芯片線12a和過孔13構成第一路徑。下文將在連接布線部分14處從包括第一芯片線12a和過孔13的布線路徑分支的布線路徑稱為“第一路徑”。第二芯片線12b通過連接布線部分14連接到第一芯片線12a。如稍后詳細描述的那樣，第二芯片線12b的另一端連接到第二緩沖器電路。在圖2所示示例中，通過形成在第一布線層L1至第四布線層L4中的線配置第二芯片線12b，并且形成在不同布線層中的線通過過孔13連接。第二芯片線12b和過孔13構成第二路徑。下文將在連接布線部分14處從包括第二芯片線12b和過孔13的布線路徑分支的布線路徑稱為“第二路徑”。在圖2所示示例中，連接布線部分14對應于通孔1的電路形成表面?zhèn)忍幍亩嗣?下文將該面稱為“芯片內(nèi)端面”)。第一芯片線12a的一端連接到通孔1的芯片內(nèi)端面，并且第二芯片線12b的一端連接到通孔1的芯片內(nèi)端面。第一芯片線12a與第二芯片線12b中的每一個包括連接到通孔1的最下層線(例如形成在第一布線層L1中的線)和通過除了過孔連接區(qū)域UTSV之外的區(qū)域中的過孔連接到最下層線的至少一個上層線。具體而言，連接布線部分14是將包括第一芯片線12a的第一路徑與包括第二芯片線12b的第二路徑電連接的部分。在半導體芯片CH0中，連接布線部分14是面向通孔1的金屬層MeL的芯片內(nèi)端面的上層，并且使用與芯片內(nèi)端面相接觸的金屬層MeL、不與芯片內(nèi)端面相接觸的金屬層MeL或通孔1本身來形成。如圖2所示，在根據(jù)第一實施例的半導體芯片CH0中，連接布線部分14使用通孔1本身形成。下面將更詳細地描述連接布線部分14。圖3是圖示根據(jù)第一實施例的半導體器件的通孔和芯片線之間的連接區(qū)的平面布局(從半導體芯片CH0的電路形成表面?zhèn)瓤吹降牟季?的示意圖。如圖3所示，連接布線部分14為形成有其面積等于或小于通孔1的芯片內(nèi)端面的面積的布線區(qū)域。在圖3所示示例中，連接布線部分14與過孔連接區(qū)域UTSV匹配。在根據(jù)第一實施例的半導體器件中，第一芯片線12a和第二芯片線12b形成為使得確保與通孔1的芯片內(nèi)端面的電接觸。第一芯片線12a和第二芯片線12b形成為使得彼此分離，并且通過通孔1電連接。接下來，將描述檢查根據(jù)第一實施例的半導體器件中的通孔1與芯片線之間的連接狀態(tài)的電路。圖4是示出涉及根據(jù)第一實施例的半導體器件的測試的電路的電路圖。如圖4所示，根據(jù)第一實施例的電路包括緩沖器電路20和測試電路30。緩沖器電路20包括控制電路(例如柵極控制邏輯生成電路21)、第一緩沖器電路22和第二緩沖器電路23。第一緩沖器電路22使得電流通過連接布線部分14流到第二緩沖器電路23。更具體而言，第一緩沖器電路22包括PMOS晶體管P0和P1以及第一阻抗元件(例如電阻器Rp)。PMOS晶體管P0的源極連接到第一電源(例如高電壓側(cè)電源VDD)。PMOS晶體管P0的漏極通過電阻器Rp連接到第一路徑NA。PMOS晶體管P0的柵極被供給有來自柵極控制邏輯生成電路21的驅(qū)動信號。PMOS晶體管P1的源極連接到高電壓側(cè)電源VDD。PMOS晶體管P1的漏極連接到第一路徑NA。PMOS晶體管P1的柵極被供給有來自柵極控制邏輯生成電路21的驅(qū)動信號。第二緩沖器電路23包括NMOS晶體管N0和N1以及第二阻抗元件(例如電阻器Rn)。NMOS晶體管N0的源極連接到第二電源(例如恒定電壓側(cè)電源VSS)。NMOS晶體管N0的漏極通過電阻器Rn連接到第二路徑NB。NMOS晶體管N0的柵極被供給有來自柵極控制邏輯生成電路21的驅(qū)動信號。NMOS晶體管N0的源極連接到低電壓側(cè)電源VSS。NMOS晶體管N1的漏極連接到第二路徑NB。NMOS晶體管N1的柵極被供給有來自柵極控制邏輯生成電路21的驅(qū)動信號。PMOS晶體管P0、電阻器Rp、NMOS晶體管N0和電阻器Rn構成測試緩沖器電路24。在該實施例中，假設電阻器Rp和電阻器Rn具有相同電阻值。PMOS晶體管P1和NMOS晶體管N1構成輸出緩沖器電路25。柵極控制邏輯生成電路21基于從另一電路(未示出)供給或從外部供給的控制信號而生成驅(qū)動信號，并根據(jù)驅(qū)動信號控制第一緩沖器電路22和第二緩沖器電路23中的每一個的導通狀態(tài)。更具體而言，在斷開測試期間，柵極控制邏輯生成電路21控制構成測試緩沖器電路24的第一PMOS晶體管(例如PMOS晶體管P0)和第一N...