垂直型半導(dǎo)體器件及其制造方法
【專利摘要】提供了一種垂直存儲器件及其制造方法。垂直型半導(dǎo)體器件包括形成在半導(dǎo)體襯底的單元區(qū)中的公共源極區(qū)。溝道區(qū)形成在公共源極區(qū)上。溝道區(qū)具有預(yù)定高度和第一直徑。漏極區(qū)形成在溝道區(qū)上。漏極區(qū)具有預(yù)定高度和比第一直徑大的第二直徑。第一柵電極包圍溝道區(qū)。
【專利說明】垂直型半導(dǎo)體器件及其制造方法
[0001]相關(guān)申請的交叉引用
[0002]本申請要求2012年12月14日向韓國知識產(chǎn)權(quán)局提交的申請?zhí)枮?0-2012-0146381的韓國專利申請的優(yōu)先權(quán)，其全部內(nèi)容通過引用合并于此。
【技術(shù)領(lǐng)域】
[0003]各種實(shí)施例總體而言涉及一種垂直型半導(dǎo)體器件，更具體而言，涉及一種垂直型半導(dǎo)體器件及其制造方法。
【背景技術(shù)】
[0004]便攜式數(shù)字器件的分布率已經(jīng)日益增加，并且已經(jīng)對被嵌入在有限的尺寸中以用高速來處理大容量的數(shù)據(jù)的超高集成、超高速率以及超低功率的存儲器件有了需要。
[0005]已經(jīng)對垂直存儲器件進(jìn)行了積極地研究以滿足這些需求。近來，垂直結(jié)構(gòu)被引入到了作為下一代存儲器件而備受關(guān)注的電阻存儲器件中。
[0006]電阻存儲器件是經(jīng)由存取器件來選擇存儲器單元、改變與存取器件電連接的數(shù)據(jù)儲存材料的電阻狀態(tài)、以及儲存數(shù)據(jù)的一種器件。作為阻變存儲器件典型地有相變隨機(jī)存取存儲器(PCRAM)、電阻 RAM (ReRAM)、磁阻 RAM (MRAM)等。
[0007]可以利用二極管或晶體管作為阻變存儲器件的存取器件。具體地，晶體管的閾值電壓與二極管相比被控制得較低，且因而晶體管的操作電壓可以減小，并且晶體管作為阻變存儲器件的存取器件因應(yīng)用垂直結(jié)構(gòu)而已經(jīng)再次受到關(guān)注。
[0008]更確切地說，由于必須對二極管施加1.1V或更大的電壓，所以在減小二極管的操作電壓上存在限制。此外，當(dāng)二極管形成在字線上時(shí)，字線的電阻根據(jù)在單元中的位置而變化，以引起字線跳躍。
[0009]由于相關(guān)領(lǐng)域中的晶體管被形成為水平結(jié)構(gòu)，所以減小率受到限制。然而，垂直晶體管可以充分地保證在有限的溝道區(qū)內(nèi)的電流驅(qū)動(dòng)能力。另外，因外部電阻部件而引起的壓降可以經(jīng)由源極電阻的減小而得到改善。
[0010]然而，當(dāng)形成當(dāng)前的垂直結(jié)構(gòu)晶體管時(shí)，垂直結(jié)構(gòu)晶體管通過刻蝕單元區(qū)中的半導(dǎo)體襯底來形成，并且水平結(jié)構(gòu)晶體管形成在外圍區(qū)的半導(dǎo)體襯底中。因此，期望的集成度因單元區(qū)與外圍區(qū)之間的臺階而無法在隨后的工藝中獲得。另外，需要備用項(xiàng)來補(bǔ)償比二極管更低的晶體管的電流驅(qū)動(dòng)能力。

【發(fā)明內(nèi)容】

[0011]一種示例性垂直型半導(dǎo)體器件可以包括:公共源極區(qū)，所述公共源極區(qū)形成在半導(dǎo)體襯底的單元區(qū)中；溝道區(qū)，所述溝道區(qū)形成在公共源極區(qū)上、并且具有預(yù)定高度和第一直徑；漏極區(qū)，所述漏極區(qū)形成在溝道區(qū)上、并且具有預(yù)定高度和比第一直徑大的第二直徑；以及第一柵電極，所述第一柵電極包圍溝道區(qū)。
[0012]一種制造示例性垂直型半導(dǎo)體器件的方法可以包括以下步驟:提供具有單元區(qū)和外圍區(qū)的半導(dǎo)體襯底；將單元區(qū)的半導(dǎo)體襯底圖案化以形成柱體結(jié)構(gòu)；在柱體結(jié)構(gòu)中形成從柱體結(jié)構(gòu)的底部至預(yù)定高度的凹陷；以及形成第一柵電極以包圍凹陷。
[0013]在以下標(biāo)題為“【具體實(shí)施方式】”的部分描述這些和其它的特點(diǎn)、方面以及實(shí)施例。
【專利附圖】

【附圖說明】
[0014]從如下結(jié)合附圖的詳細(xì)描述中將更加清楚地理解本公開的主題的以上和其它的方面、特征以及其它的優(yōu)點(diǎn)，其中:
[0015]圖1至圖18是說明一種制造一種示例性垂直型半導(dǎo)體器件的方法的示圖?！揪唧w實(shí)施方式】
[0016]在下文中，將參照附圖來更加詳細(xì)地描述示例性實(shí)施。在附圖中，(a)是垂直型半導(dǎo)體器件的沿著第一方向(X方向，每個(gè)附圖中的(C)中的A1-A2方向)、例如沿著字線方向的截面圖，(b)是垂直型半導(dǎo)體器件的沿著第二方向(Y方向，每個(gè)附圖中的(c)中的B1-B2方向)、例如沿著位線方向的截面圖，(c)是垂直型半導(dǎo)體器件的平面圖，以及(P)是垂直型半導(dǎo)體器件的外圍區(qū)的截面圖。
[0017]本文參照截面圖描述示例性實(shí)施例,截面圖是示例性實(shí)施例(以及中間結(jié)構(gòu))的示意性圖示。照此，將可以預(yù)料到例如因制造技術(shù)和/或公差而引起的圖示形狀的變化。因而，示例性實(shí)施不應(yīng)被解釋為局限于本文所說明的區(qū)域的特定形狀、而是可以包括例如緣于制造的形狀差異。在附圖中，為了清楚起見，可能對層和區(qū)域的長度和尺寸進(jìn)行夸大。附圖中相同的附圖標(biāo)記表示相同的元件。還要理解當(dāng)提及一層在另一層或襯底“上”時(shí)，其可以直接在另一層或襯底上，或還可以存在中間層。
[0018]圖1至圖18是說明一種制造一種示例性垂直型半導(dǎo)體器件的方法的示圖。
[0019]參見圖1，硬掩模105形成在半導(dǎo)體襯底101上。單元區(qū)和外圍區(qū)由器件隔離層103來限定，并且在外圍區(qū)中的有源區(qū)由器件隔離層103來限定。此時(shí)，僅對單元區(qū)選擇性地執(zhí)行離子注入工藝，以半導(dǎo)體襯底101的表面為基準(zhǔn)在半導(dǎo)體襯底101中順序形成漏極區(qū)、溝道區(qū)以及公共源極區(qū)。離子注入工藝可以在隨后的工藝中執(zhí)行。
[0020]半導(dǎo)體襯底101可以包括諸如硅(Si)、硅鍺(SiGe)或者砷化鎵(GaAs)的半導(dǎo)體材料，并且可以具有單層結(jié)構(gòu)或多層結(jié)構(gòu)。
[0021]如圖2中所示，單元區(qū)的半導(dǎo)體襯底101沿著第二方向(Y方向)被圖案化以形成第一圖案結(jié)構(gòu)。圖2中的附圖標(biāo)記IOlA表示公共源極區(qū)，105表示硬掩模。盡管公共源極區(qū)IOlA已經(jīng)被描述為在前形成，但是可替選地，公共源極區(qū)IOlA可以在隨后的工藝中形成。
[0022]如圖3中所示，第一絕緣層107和第二絕緣層109順序形成在單元區(qū)中第一圖案結(jié)構(gòu)之間，然后被平坦化以暴露出硬掩模105的表面。這里，第一絕緣層107和第二絕緣層109可以包括相對于彼此具有不同刻蝕選擇性的材料的組合。例如，第一絕緣層107可以由氧化物形成，而第二絕緣層109可以由具有比氧化物更高的刻蝕選擇性的氮化物形成。
[0023]第一絕緣層107形成區(qū)可以在隨后的工藝中用柵電極區(qū)來替換。因而，第一絕緣層107的高度可以基于期望的溝道高度。
[0024]在第一圖案結(jié)構(gòu)之間形成第一絕緣層107和第二絕緣層109之后，沿著第一方向(X方向)在半導(dǎo)體襯底上執(zhí)行圖案化工藝，以形成如圖4中所示的第二圖案結(jié)構(gòu)。因此，暴露出半導(dǎo)體襯底101的在第二圖案結(jié)構(gòu)之間具有空間的表面。
[0025]在形成第二圖案結(jié)構(gòu)之后，如圖5中所示，對半導(dǎo)體襯底101的暴露出的表面執(zhí)行氧化工藝，以形成第一柵絕緣層111。第三絕緣層113形成在來自半導(dǎo)體襯底101的第二圖案之間達(dá)預(yù)定高度。第三絕緣層113可以在隨后的工藝中用柵電極來替換。因而，第三絕緣層113的高度可以等于第一絕緣層107的高度。另外，第三絕緣層113可以由具有與第一絕緣層107相同的刻蝕特性的材料形成。例如，第三絕緣層113可以由氧化物形成。
[0026]如圖6中所示，保護(hù)材料形成在包括了第三絕緣層113的半導(dǎo)體襯底上，然后被回蝕以在第二圖案結(jié)構(gòu)的側(cè)壁上形成保護(hù)層115。保護(hù)層115可以利用例如氮化物形成，并且可以保護(hù)第二圖案結(jié)構(gòu)的側(cè)壁以防止半導(dǎo)體襯底101在隨后的工藝中被凹陷。
[0027]圖6說明了形成保護(hù)層115之后的狀態(tài)。半導(dǎo)體襯底的表面用硬掩模105來覆蓋，第二圖案結(jié)構(gòu)的側(cè)壁用保護(hù)層115來覆蓋，以及第三絕緣層113的表面被暴露出來。因此，第三絕緣層113和第一絕緣層107可以經(jīng)由第三絕緣層113的暴露出的表面來被去除。
[0028]圖7說明了去除了第一絕緣層107和第三絕緣層113的狀態(tài)。柱體結(jié)構(gòu)通過第一絕緣層107和第三絕緣層113的去除來形成。
[0029]如圖8中所示,將半導(dǎo)體襯底101的通過第一絕緣層107和第三絕緣層113的去除而暴露出的表面凹陷至預(yù)定的深度。半導(dǎo)體襯底101可以利用各向同性濕法刻蝕工藝來凹陷。半導(dǎo)體襯底的凹陷的部分變成柵電極形成區(qū)200-1。
[0030]通過將半導(dǎo)體襯底101凹陷，致使半導(dǎo)體襯底101的在柵電極形成區(qū)200-1周圍的部分的直徑Si小于半導(dǎo)體襯底101的上部的直徑S2。半導(dǎo)體襯底101的具有直徑SI的部分可以在隨后的工藝中形成溝道區(qū)。半導(dǎo)體襯底101的具有直徑S2的上部可以在隨后的工藝中形成漏極區(qū)。由于漏極區(qū)的直徑S2比溝道區(qū)的直徑SI大，如圖8中所示，所以可以減小外部電阻部件，并且可以更加容易地控制柵電極。
[0031]如圖9中所示，第二柵絕緣層117形成在柵電極形成區(qū)200-1中的半導(dǎo)體襯底101的暴露出的部分上。第二柵絕緣層117可以包括利用了 S1、鉭(Ta)、鈦(Ti)、鋇鈦(BaTi)、鋇鋯(BaZr)、鋯(Zr)、鉿(Hf)、鑭(La)、鋁(Al)、釔(Y)、或鋯硅(ZrSi)的氧化物的單層或多層?？商孢x地，第二柵絕緣層117可以包括利用了 S1、Ta、T1、BaT1、BaZr、Zr、Hf、La、Al、Y、或ZrSi的氮化物的單層或多層。
[0032]如圖10中所示，電極材料119被形成在柵電極形成區(qū)200-1的內(nèi)部。電極材料119可以是金屬、金屬合金、金屬氮氧化物或者導(dǎo)電碳化合物。例如，電極材料119可以是鎢(W)、銅(Cu)、氮化鈦(TiN)、氮化鉭(TaN)、氮化鎢(WN)、氮化鑰(MoN)、氮化鈮(NbN)、氮化鈦硅(TiSiN)、氮化鈦鋁(TiAIN)、氮化鈦硼(TiBN)、氮化鋯硅(ZrSiN)、氮化鎢硅(WSiN)、氮化鎢硼(WBN)、氮化鋯鋁(ZrAIN)、氮化鑰硅(MoSiN)、氮化鑰鋁(MoAIN)、氮化鉭硅(TaSiN)、氮化鉭鋁(TaAIN)、鈦(Ti)、鑰(Mo)、鉭(Ta)、硅化鈦(TiSi)、硅化鉭(TaSi)、鈦鎢(TiW)、氮氧化鈦(TiON)、氮氧化鈦鋁(TiAlON)、氮氧化鎢(WON)、或氮氧化鉭(TaON)?？商孢x地，電極材料119可以包括諸如摻雜的Si和摻雜的SiGe等的半導(dǎo)體材料。
[0033]如圖11中所示，掩埋的電極材料119經(jīng)由在第二圖案結(jié)構(gòu)之間的電極材料119的暴露出的表面被選擇性地去除，使得剩余的電極材料119包圍半導(dǎo)體襯底101的在柵電極形成區(qū)200-1周圍的側(cè)壁。結(jié)果，半導(dǎo)體襯底101的被電極材料119包圍的部分用作溝道區(qū)CH。如圖8中所述，半導(dǎo)體襯底101被凹陷而減小了溝道區(qū)的直徑。因而，在溝道區(qū)之上的漏極區(qū)D可以被形成為具有比溝道區(qū)(CH)大的直徑。因而，可以減小用于漏極區(qū)的外部電阻部件。
[0034]圖12說明了第四絕緣層121被掩埋在柱體結(jié)構(gòu)之間以將單元隔開的狀態(tài)。從圖12中可以看出電極材料119包圍溝道區(qū)CH。
[0035]隨后，執(zhí)行用于在外圍區(qū)中形成晶體管的工藝。首先，如圖13中所示，去除硬掩模105，并且第三柵氧化物層123和第一導(dǎo)電層125順序形成在包括了單元區(qū)和外圍區(qū)(圖13p)的半導(dǎo)體襯底上。附圖標(biāo)記300表示通過圖1至圖12所示的工藝形成的單元區(qū)的底結(jié)構(gòu)。
[0036]可替選地，如果圖1中的器件隔離工藝之后未執(zhí)行用于形成漏極區(qū)、溝道區(qū)以及公共源極區(qū)的離子注入工藝，則可以在去除單元區(qū)的硬掩模105之后對單元區(qū)的半導(dǎo)體襯底101執(zhí)行離子注入工藝以形成公共源極區(qū)、溝道區(qū)以及漏極區(qū)。
[0037]即使以上述工藝之中的任意工藝形成公共源極區(qū)、溝道區(qū)以及漏極區(qū)，晶體管也可以基于注入到每個(gè)區(qū)的雜質(zhì)的導(dǎo)電類型而是NMOS型、PMOS型或者碰撞-電離MOS(1-MOS)型。特別地，晶體管可以是NMOS型。
[0038]如果形成NMOS晶體管，則可以將N型離子注入到公共源極區(qū)IOlA和漏極區(qū)D中，并且可以將P型離子注入到溝道區(qū)CH中。如果形成PMOS晶體管，則可以將P型離子注入到公共源極區(qū)IOlA和漏極區(qū)D中，并且可以將N型離子注入到溝道區(qū)CH中。
[0039]另一方面，如果形成1-MOS晶體管，則可以將N+型離子注入到公共源極區(qū)IOlA中，可以將P+型離子注入到漏極區(qū)D中，以及可以將P—型離子、N—型離子或者它們的組合注入到溝道區(qū)CH中?？商孢x地，可以將P+型離子注入到公共源極區(qū)IOlA中，可以將N+型離子注入到漏極區(qū)D中，以及可以將P—型離子、N—型離子或者它們的組合注入到溝道區(qū)CH中。
[0040]如圖14中所示，由于要形成連接至具有包圍結(jié)構(gòu)的垂直晶體管并且形成在單元區(qū)的底結(jié)構(gòu)300中、以及用作數(shù)據(jù)儲存單元的存儲器單元，所以在單元區(qū)中的第一導(dǎo)電材料125和第三柵氧化物層123被去除。第二導(dǎo)電層127、阻障金屬層(barrier metal layer)129、第三導(dǎo)電層131以及硬掩模133順序形成在包括了單元區(qū)和外圍區(qū)的半導(dǎo)體襯底上。
[0041]這里，第二導(dǎo)電層127、阻障金屬層129以及第三導(dǎo)電層131用作單元區(qū)中的下電極。第一導(dǎo)電層125、第二導(dǎo)電層127、阻障金屬層129以及第三導(dǎo)電層131用作外圍區(qū)中的晶體管的柵電極。
[0042]第一導(dǎo)電層125、第二導(dǎo)電層127以及第三導(dǎo)電層131各自可以由W、Cu、TiN、TaN、WN、MoN、NbN、TiSiN、TiAIN、TiBN、ZrSiN、WSiN、WBN、ZrAIN、MoSiN、MoAIN、TaSiN、TaAIN、T1、Mo、Ta、TiS1、TaS1、TiW、TiON、TiAlON、WON、TaON、或者諸如摻雜的 Si 或摻雜的 SiGe 的半導(dǎo)體材料等形成。
[0043]如圖15中所示，在單元區(qū)中，硬掩模133、第三導(dǎo)電層131、阻障金屬層129以及第二導(dǎo)電層127被圖案化以暴露出形成在單元區(qū)中的第四絕緣層121的上表面。因而，形成下電極層疊。第五絕緣層135形成在下電極層疊之間。
[0044]如圖16中所示，外圍區(qū)中的硬掩模133、第三導(dǎo)電層131、阻障金屬層129、第二導(dǎo)電層127、第一導(dǎo)電層125以及第三柵氧化物層123被圖案化以形成柵層疊G。
[0045]如圖17中所示，與外圍區(qū)中的半導(dǎo)體襯底101接觸的接觸部137被形成，并且在包括了接觸部137的整個(gè)外圍區(qū)的半導(dǎo)體襯底上形成第六絕緣層139。第六絕緣層139用以當(dāng)單元區(qū)中的硬掩模133在后續(xù)的工藝中被去除時(shí)保護(hù)形成在外圍區(qū)中的圖案。
[0046]圖18僅說明了單元區(qū)，說明了形成有垂直晶體管的底結(jié)構(gòu)300。下電極層疊127、129以及131形成在底結(jié)構(gòu)300上。數(shù)據(jù)儲存材料143與下電極層疊127、129以及131電連接，并且導(dǎo)線層145被形成。
[0047]具體地，在執(zhí)行圖17中所示的工藝之后，去除在單元區(qū)中的硬掩模133，而在相鄰的第五絕緣層135之間形成空間。在第五絕緣層135的側(cè)壁上形成間隔件絕緣層141，將數(shù)據(jù)儲存材料143掩埋在空間內(nèi)，以及在包括了數(shù)據(jù)儲存材料143的半導(dǎo)體襯底上形成導(dǎo)線層145，使得可以形成圖18中所示的結(jié)構(gòu)。
[0048]數(shù)據(jù)儲存材料143可以包括用于PCRAM的材料、用于ReRAM的材料、用于自旋轉(zhuǎn)移扭矩磁阻RAM (STTMRAM)的材料、以及用于聚合物RAM (PoRAM)的材料。例如，如果垂直存儲器件是PCRAM，則數(shù)據(jù)儲存材料可以是碲(Te )、硒(Se )、鍺(Ge )、銻(Sb )、鉍(Bi )、鉛(Pb)、錫(Sn)、砷(As)、硫(S)、硅(Si)、磷(P)、氧(O)、氮(N)、它們的化合物、或者它們的合金。
[0049]圖18中所示的用于形成數(shù)據(jù)儲存材料的方法是說明性的，適用的各種方法中的任何一種都可以使用。
[0050]公共源極區(qū)IOlA經(jīng)由離子注入工藝來形成的實(shí)例僅是說明性的?？商孢x地，線圖案的導(dǎo)線層可以被形成為公共源極區(qū)101A。
[0051]已經(jīng)說明了將垂直型半導(dǎo)體器件形成為單層的實(shí)例。然而，一個(gè)示例性垂直型半導(dǎo)體器件可以被形成為層疊的結(jié)構(gòu)，諸如多層次層疊結(jié)構(gòu)?？商孢x地，一個(gè)示例性半導(dǎo)體器件可以具有圖18中所示的單元結(jié)構(gòu)，其中，單元結(jié)構(gòu)基于導(dǎo)線層以鏡像型順序、對稱地層疊，或者單元結(jié)構(gòu)基于公共源極區(qū)以鏡像型對稱層疊。
[0052]本發(fā)明的以上實(shí)施例是說明性的，而不是限制性的。各種替換和等同形式是可能的。本發(fā)明不受本文描述的實(shí)施例限制。本發(fā)明也不局限于任何特定類型的半導(dǎo)體器件。其他增加、刪減或修改結(jié)合本公開是明顯的，并且意在落入所附權(quán)利要求的范圍內(nèi)。
【權(quán)利要求】
1.一種垂直型半導(dǎo)體器件，包括: 公共源極區(qū)，所述公共源極區(qū)形成在半導(dǎo)體襯底的單元區(qū)中； 溝道區(qū)，所述溝道區(qū)形成在所述公共源極區(qū)上、并且具有預(yù)定高度和第一直徑； 漏極區(qū)，所述漏極區(qū)形成在所述溝道區(qū)上、并且具有預(yù)定高度和比所述第一直徑大的第二直徑；以及 第一柵電極，所述第一柵電極包圍所述溝道區(qū)。
2.如權(quán)利要求1所述的垂直型半導(dǎo)體器件，還包括: 存儲器單元，所述存儲器單元形成在所述漏極區(qū)上。
3.如權(quán)利要求2所述的垂直型半導(dǎo)體器件，其中，所述存儲器單元包括:相變隨機(jī)存取存儲器PCRAM、阻變隨機(jī)存取存儲器ReRAM、自旋轉(zhuǎn)移扭矩磁阻隨機(jī)存取存儲器STTMRAM、或者聚合物隨機(jī)存取存儲器PoRAM。
4.如權(quán)利要求1所述的垂直型半導(dǎo)體器件，還包括: 下電極，所述下電極形成在所述漏極區(qū)上。
5.如權(quán)利要求4所述的垂直型半導(dǎo)體器件，還包括形成在所述半導(dǎo)體襯底的外圍區(qū)上的第二柵電極， 其中，所述第二柵電極與所述單元區(qū)的所述下電極同時(shí)形成。
6.如權(quán)利要求4所述的垂直型半導(dǎo)體器件，還包括: 數(shù)據(jù)儲存材料，所述數(shù)據(jù)儲存材料形成在所述下電極上。
7.如權(quán)利要求6所述的垂直型半導(dǎo)體器件，其中，所述數(shù)據(jù)儲存材料包括碲Te、硒Se、鍺Ge、銻Sb、鉍B1、鉛Pb、錫Sn、砷As、硫S、硅S1、磷P、氧O、氮N、它們的化合物或者它們的I=1-Wl O
8.—種制造垂直型半導(dǎo)體器件的方法，所述方法包括以下步驟: 提供具有單元區(qū)和外圍區(qū)的半導(dǎo)體襯底； 將所述單元區(qū)的所述半導(dǎo)體襯底圖案化以形成柱體結(jié)構(gòu)； 在所述柱體結(jié)構(gòu)中，形成從所述柱體結(jié)構(gòu)的底部至預(yù)定高度的凹陷；以及 形成第一柵電極以包圍所述凹陷。
9.如權(quán)利要求8所述的方法，其中，形成所述柱體結(jié)構(gòu)的步驟包括以下步驟: 將所述單元區(qū)的所述半導(dǎo)體襯底圖案化以形成第一圖案結(jié)構(gòu)； 在所述第一圖案結(jié)構(gòu)之間的所述半導(dǎo)體襯底上形成第一絕緣層達(dá)預(yù)定高度； 在所述第一圖案結(jié)構(gòu)之間，在所述第一絕緣層上形成第二絕緣層； 將所述單元區(qū)的所述半導(dǎo)體襯底圖案化以形成第二圖案結(jié)構(gòu)； 在所述半導(dǎo)體襯底的暴露出的表面上形成第一柵絕緣層； 在所述第二圖案結(jié)構(gòu)之間形成第三絕緣層達(dá)預(yù)定高度； 在所述第二圖案結(jié)構(gòu)的側(cè)壁上和所述第三絕緣層上形成保護(hù)層；以及 去除所述第一絕緣層和所述第三絕緣層。
10.如權(quán)利要求9所述的方法，其中，所述第一絕緣層包括具有與所述第二絕緣層的刻蝕選擇性不同的刻蝕選擇性的材料。
11.如權(quán)利要求9所述的方法，其中，所述第一絕緣層包括具有與所述第二絕緣層的刻蝕選擇性相同的刻蝕選擇性的材料。
12.如權(quán)利要求8所述的方法，還包括以下步驟: 在形成所述柱體結(jié)構(gòu)之前，在所述半導(dǎo)體襯底中形成公共源極區(qū)、溝道區(qū)以及漏極區(qū)。
13.如權(quán)利要求12所述的方法，其中，形成溝道區(qū)的步驟包括以下步驟: 形成從所述柱體結(jié)構(gòu)的底部至預(yù)定高度的溝道區(qū)。
14.如權(quán)利要求8所述的方法，還包括以下步驟: 在形成第一柵電極之后，在半導(dǎo)體襯底中形成公共源極區(qū)、溝道區(qū)以及漏極區(qū)。
15.如權(quán)利要求14所述的方法，其中，形成溝道區(qū)的步驟包括以下步驟: 形成從所述柱體結(jié)構(gòu)的底部至預(yù)定高度的溝道區(qū)。
16.如權(quán)利要求8所述的方法，還包括以下步驟: 在所述凹陷中形成第一柵電極之前，在所述半導(dǎo)體襯底的暴露出的部分和所述凹陷上形成柵絕緣層。
17.如權(quán)利要求8所述的方法，還包括以下步驟: 在形成第一柵電極之后，在所述柱體結(jié)構(gòu)之間形成絕緣層。
18.如權(quán)利要求8所述的方法，還包括以下步驟: 在形成第一柵電極之后，`同時(shí)在所述單元區(qū)的所述柱體結(jié)構(gòu)上形成電極層和在所述外圍區(qū)的所述半導(dǎo)體襯底上形成第二柵電極。
19.如權(quán)利要求18所述的方法，其中，形成電極層和第二柵電極的步驟包括以下步驟: 在所述單元區(qū)和所述外圍區(qū)上順序形成柵氧化物層和第一導(dǎo)電層； 去除在所述單元區(qū)中的所述柵氧化物層和所述第一導(dǎo)電層； 在所述單元區(qū)和所述外圍區(qū)上形成第二導(dǎo)電層； 將在所述單元區(qū)中的所述第二導(dǎo)電層圖案化，以形成與每個(gè)所述柱體結(jié)構(gòu)電連接的電極層；以及 將在所述外圍區(qū)中的所述第二導(dǎo)電層、所述第一導(dǎo)電層以及所述柵氧化物層圖案化，以形成第二柵電極。
20.如權(quán)利要求19所述的方法，還包括以下步驟: 在所述電極層上形成數(shù)據(jù)儲存材料。
21.如權(quán)利要求8所述的方法，還包括以下步驟: 在每個(gè)所述柱體結(jié)構(gòu)上形成存儲器單元。
22.如權(quán)利要求21所述的方法，其中，形成存儲器單元的步驟包括以下步驟: 同時(shí)在所述單元區(qū)的每個(gè)所述柱體結(jié)構(gòu)上形成電極層以與每個(gè)所述柱體結(jié)構(gòu)電連接、和在所述外圍區(qū)的所述半導(dǎo)體襯底上形成第二柵電極；以及在所述電極層上形成數(shù)據(jù)儲存材料。
【文檔編號】H01L29/78GK103872128SQ201310201227
【公開日】2014年6月18日 申請日期:2013年5月27日 優(yōu)先權(quán)日:2012年12月14日
【發(fā)明者】樸南均 申請人:愛思開海力士有限公司