用于鰭狀場效應(yīng)晶體管的金屬柵極和柵極接觸件結(jié)構(gòu)的制作方法
【專利摘要】本發(fā)明公開了用于鰭狀場效應(yīng)晶體管的金屬柵極和柵極接觸件結(jié)構(gòu)，其中本公開的實施例包括：襯底，襯底的一部分向上延伸形成鰭狀物；覆蓋鰭狀物的頂面和側(cè)壁的柵極介電層；覆蓋柵極介電層的襯墊；以及位于覆蓋柵極介電層的襯墊的一部分之上的連續(xù)金屬部件，其中襯墊從連續(xù)金屬部件的頂面開始延伸并覆蓋金屬部件的側(cè)壁，柵極介電層、襯墊和連續(xù)金屬部件共同形成柵極、柵極接觸勢壘和柵極接觸件。本發(fā)明還公開了用于鰭狀場效應(yīng)晶體管的金屬柵極和柵極接觸件結(jié)構(gòu)。
【專利說明】用于鰭狀場效應(yīng)晶體管的金屬柵極和柵極接觸件結(jié)構(gòu)
【技術(shù)領(lǐng)域】
[0001]本發(fā)明總的來說涉及半導體領(lǐng)域，更具體地，涉及用于鰭狀場效應(yīng)晶體管的金屬柵極和柵極接觸件結(jié)構(gòu)。
【背景技術(shù)】
[0002]由于集成電路(IC)尺寸減小的增長趨勢以及對IC速度的日益苛刻的要求，晶體管需要在尺寸日益減小的情況下具有更高的驅(qū)動電流。因此，開發(fā)出了鰭狀場效應(yīng)晶體管(FinFET)。在典型的FinFET中，部分襯底被蝕刻掉以生成垂直的鰭狀結(jié)構(gòu)。這種垂直的鰭狀結(jié)構(gòu)被用于在橫向上形成源極/漏極區(qū)，這會在鰭狀物中形成溝道區(qū)。柵極沿垂直方向形成于鰭狀物的溝道區(qū)域上以形成FinFET。隨后，層間電介質(zhì)(ILD)和多個互聯(lián)層可以在FinFET上方形成。ILD包括柵極接觸件，其通過多個互聯(lián)層將柵極電連接至IC中的其他有源部件。
[0003]現(xiàn)有FinFET中的問題在于高接觸阻抗。例如，典型的柵極可包括柵極介電層和覆蓋柵極介電層的柵電極。FinFET中的柵電極包括功函金屬層，當施加適當?shù)钠秒妷簳r，該功函金屬層可使得FinFET在溝道區(qū)(S卩，鰭狀物)中充電。遺憾的是，功函金屬的接觸阻抗相對較高。例如，柵極接觸件還可包括覆蓋接觸件底面和側(cè)壁的高阻抗擴散勢壘層。功函金屬和擴散勢壘層的包含物是適當?shù)腇inFET功能性中的要素。然而，這些層的相對較高的接觸阻抗組合并可在器件中產(chǎn)生不需要的高接觸阻抗。

【發(fā)明內(nèi)容】

[0004]根據(jù)本發(fā)明的一方面，提供一種集成電路(IC)結(jié)構(gòu)，包括:襯底；位于所述襯底之上并連接于所述襯底的半導體帶，其中，所述半導體帶的頂部形成鰭狀物；位于所述襯底之上的第一層間電介質(zhì)(ILD)，其中，所述鰭狀物延伸進入所述第一 ILD ;位于所述第一 ILD之上的第二 ILD，其中，所述鰭狀物不延伸進入所述第二 ILD ;襯墊，從所述第二 ILD的頂面延伸進入所述第一 ILD并位于所述鰭狀物的頂面和側(cè)壁之上；所述第一 ILD中位于所述鰭狀物之上的信號金屬，其中，所述襯墊的一部分位于所述信號金屬和所述鰭狀物之間；以及所述第二 ILD中位于所述信號金屬之上并連接于所述信號金屬的柵極接觸件，其中，所述襯墊覆蓋所述柵極接觸件的側(cè)壁，所述柵極接觸件和所述信號金屬形成連續(xù)金屬區(qū)。
[0005]優(yōu)選地，所述IC結(jié)構(gòu)不包括單獨的柵極接觸勢壘或者單獨的功函金屬。
[0006]優(yōu)選地，所述的IC結(jié)構(gòu)還包括位于所述襯墊之下并位于所述鰭狀物的頂面和側(cè)壁之上的柵極介電層。
[0007]優(yōu)選地，所述的IC結(jié)構(gòu)還包括位于所述柵極介電層和所述鰭狀物之間的界面層。
[0008]優(yōu)選地，所述的IC結(jié)構(gòu)還包括在所述第一 ILD和所述襯底之間設(shè)置在所述半導體帶的相反側(cè)上的第一介電區(qū)和第二介電區(qū)，其中，所述半導體帶中形成所述鰭狀物的部分延伸超出所述第一介電區(qū)和所述第二介電區(qū)。
[0009]優(yōu)選地，所述襯墊由氮化鈦、氮化鉭、鈦鋁或它們的組合形成。[0010]優(yōu)選地，所述連續(xù)金屬區(qū)由鎢、鋁、銅或它們的組合形成。
[0011]根據(jù)本發(fā)明的第二方面，本發(fā)明提供一種集成電路(IC)結(jié)構(gòu)，包括:襯底，所述襯底的一部分向上延伸形成鰭狀物；柵極介電層，位于所述鰭狀物的頂面和側(cè)壁之上；覆蓋所述柵極介電層的襯墊；以及連續(xù)金屬部件，位于覆蓋所述柵極介電層的所述襯墊的一部分之上，所述襯墊從所述連續(xù)金屬部件的頂面開始延伸并覆蓋所述金屬部件的側(cè)壁，所述柵極介電層、所述襯墊和所述連續(xù)金屬部件共同形成柵極、柵極接觸勢壘和柵極接觸件。
[0012]優(yōu)選地，所述柵極不包括單獨的功函金屬，并且所述柵極接觸件不包括單獨的柵極接觸勢魚。
[0013]優(yōu)選地，所述的IC結(jié)構(gòu)還包括位于所述鰭狀物和所述柵極介電層之間的界面層。
[0014]優(yōu)選地，所述襯墊由氮化鈦、氮化鉭或它們的組合形成。
[0015]優(yōu)選地，所述連續(xù)金屬部件由鎢、鋁、銅或它們的組合形成。
[0016]優(yōu)選地，所述柵極介電層由氧化硅、氮化硅、具有高k值的介電材料或它們的組合形成。
[0017]根據(jù)本發(fā)明的第三方面，提供一種用于形成集成電路(IC)結(jié)構(gòu)的方法，包括:蝕刻襯底以形成鰭狀物；形成位于所述鰭狀物的頂面和至少部分側(cè)壁之上的柵極介電層；在所述柵極介電層上方形成偽柵極；在所述偽柵極上方形成層間電介質(zhì)(ILD);圖案化所述ILD以在所述ILD中生成開口，以暴露部分所述偽柵極；移除所述偽柵極；形成覆蓋所述開口的底面和側(cè)壁的襯墊；以及由金屬材料填充所述開口，其中所述柵極介電層、所述襯墊和所述金屬材料共同形成柵極、柵極接觸勢壘和柵極接觸件。
[0018]優(yōu)選地，所述柵極介電層形成在介電層上方，并且所述方法還包括:在蝕刻所述襯底以形成鰭狀物之后，在所述襯底之上于所述鰭狀物的兩側(cè)形成所述介電層；以及使所述介電層凹進以暴露所述鰭狀物。
[0019]優(yōu)選地，所述的用于形成集成電路(IC)結(jié)構(gòu)的方法，還包括:在移除所述偽柵極之后，移除所述柵極介電層并在所述開口中形成位于所述鰭狀物的頂面和至少部分側(cè)壁之上的新柵極介電層。
[0020]優(yōu)選地，所述的用于形成集成電路(IC)結(jié)構(gòu)的方法，還包括由氮化鈦、氮化鉭、鈦鋁或它們的組合來形成所述襯墊。
[0021]優(yōu)選地，形成所述襯墊的步驟包括采用化學汽相沉積方法。
[0022]優(yōu)選地，形成所述襯墊的步驟包括采用原子層沉積方法。
[0023]優(yōu)選地，所述的用于形成集成電路(IC)結(jié)構(gòu)的方法不包括在所述IC結(jié)構(gòu)中形成單獨的柵極勢壘或者功函金屬。
【專利附圖】

【附圖說明】
[0024]為了更好地理解本發(fā)明實施例及其優(yōu)點，現(xiàn)在結(jié)合附圖參考以下說明，其中:
[0025]圖1至圖10是根據(jù)多個實施例的集成電路(IC)結(jié)構(gòu)的中間制造階段的截面圖。
【具體實施方式】
[0026]下面，詳細討論本發(fā)明實施例的制造和使用。然而，應(yīng)該理解，本公開提供了許多可以在各種具體環(huán)境中實現(xiàn)的可應(yīng)用的概念。所討論的具體實施例僅僅示出制造和使用本發(fā)明的具體方式，而不用于限制不同實施例的范圍。
[0027]集成電路(IC)結(jié)構(gòu)的實施例會關(guān)于具體環(huán)境進行描述，即鰭狀場效應(yīng)晶體管(FinFET)。其他晶體管結(jié)構(gòu)(諸如，隧道場效應(yīng)晶體管或納米線場效應(yīng)晶體管)和類似結(jié)構(gòu)均在本公開的考慮范圍內(nèi)。FinFET可包括在微處理器、存儲單元和/或其他集成電路(IC)中。
[0028]圖1至圖10示出了根據(jù)多個實施例的集成電路(IC)結(jié)構(gòu)100的各個制造階段的截面圖。其中，截面圖為穿過鰭狀物而非源極/漏極區(qū)而截取的。正如在本公開的所使用的，術(shù)語集成電路(IC)結(jié)構(gòu)100指代鰭狀場效應(yīng)晶體管(FinFET) 100。FinFETlOO指代任意基于鰭狀的多柵極晶體管。首先，形成具有覆蓋柵極電介質(zhì)的偽柵極的FinFETlOO。層間電介質(zhì)(ILD)在FinFETlOO上方形成并被圖案化以使得偽柵極暴露。然后移除偽柵極。隨后形成勢壘層以覆蓋柵極電介質(zhì)和ILD的側(cè)壁。填充ILD的圖案化開口，同時可完成柵極結(jié)構(gòu)并形成柵極接觸件。勢壘層既充當接觸勢壘層又充當功函金屬。因此，可刪除柵極結(jié)構(gòu)中的其中一個高阻抗層，這樣會降低器件中的整體接觸阻抗。
[0029]圖1示出了 FinFETlOO的截面圖，其包括襯底102。襯底102可以是塊狀襯底或者絕緣體上半導體(SOI)襯底。襯底102可以由硅或者鍺化硅形成，然而還可以使用包括III族、IV族和V族元素的其他半導體材料。
[0030]緩沖層104和掩模106可以在襯底102上形成。緩沖層104可例如采用熱氧化處理由氧化硅形成。緩沖層104可充當粘合層并降低襯底102和掩模106之間的應(yīng)變。緩沖層104可進一步充當用于蝕刻掩模106的蝕刻終止層。掩模106可例如采用低壓化學汽相沉積(LPCVD)、硅的熱氮化、等離子體增強化學汽相沉積(PECVD)或者等離子體陽極氮化由氧化娃形成。掩模106在后續(xù)的光刻處理期間用作硬掩模。光刻膠層108在掩模106上方形成并被圖案化，這樣會暴露部分下層掩模106。
[0031]現(xiàn)參照圖2，通過光刻膠層108中的開口來蝕刻掩模106和緩沖層104。然后蝕刻襯底102，這樣會形成鰭狀物110。盡管在圖2中僅示出了一個鰭狀物110，但是替代的實施例包括在同一處理步驟中形成多個鰭狀物(例如，形成多鰭finFET或同時形成多個finFET)。隨后移除光刻膠層108。可選地，鰭狀物還可以通過在襯底102上方沉積氧化層(例如，氧化硅)、圖案化氧化層并使鰭狀物外延生長來形成。
[0032]在圖3中，介電層112沉積在襯底102上方。介電層112可以由氧化硅形成，然而還可以使用諸如SiN、SiC等的其他介電材料。介電層112可以是沉積在襯底102上方的覆蓋層。在包括多個鰭狀物的多種實施例中，介電層112可充當隔離層以隔離各個鰭狀物。在介電層112上進行化學機械拋光(CMP)，使得介電層112的頂面與鰭狀物110的頂面齊平。
[0033]圖4示出了介電層112的凹進，該凹進可例如通過蝕刻來完成。作為凹進的結(jié)果，鰭狀物Iio的一部分暴露出來以延伸超出介電層112的頂面。當FinFETlOO完全形成時，鰭狀物110的超出介電層112的頂面的部分充當溝道區(qū)。
[0034]圖5示出柵極介電層114和偽柵極116在鰭狀物110上方形成。柵極介電層114可以由二氧化硅、氮化硅或者高k介電材料(其k值例如大于7.0)形成。高k介電材料可包括金屬氧化物。用于高k介電材料的金屬氧化物的實例可包括L1、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu 的氧化物及其混合物。在一些實施例中，柵極介電層114的厚度在大約5 A至30 A范圍內(nèi)。柵極介電層114可通過熱氧化方法在鰭狀物110的頂面和側(cè)壁上形成，或者其可以是沉積在鰭狀物110上方的覆蓋層。在可選的實施例中，界面層(未示出)可以在鰭狀物Iio和柵極介電層114之間形成。界面層可包括氧化硅并充當柵極介電層114和襯底102之間的粘合/緩沖層。偽柵極116在柵極介電層114上方形成。偽柵極116可以由多晶硅、非晶硅等形成。注意，功函金屬層并不由柵極介電層114和偽柵極116形成。
[0035]圖6示出了柵極間隔件118和第一層間電介質(zhì)(ILD) 120的形成。柵極間隔件118可以由氧化硅、氮化硅等形成。第一 ILD120可以由氧化硅、磷硅玻璃(PSG)、硼磷硅玻璃(BPSG)等形成。第一 ILD120可以為沉積在介電層112和柵極間隔件118上方的覆蓋層。隨后，F(xiàn)inFETlOO的剩余部分(包括源極/漏極區(qū)和源極/漏極硅化物(未示出))在橫向上形成。這些部件的形成過程為本領(lǐng)域技術(shù)人員所知，所以不包括在本文中。
[0036]在圖7中，第二 ILD122在第一 ILD120、柵極間隔件118和偽柵極116上方形成。第二 ILD122可以由與第一 ILD120基本相同的材料以基本相同的技術(shù)形成。可選地，第二ILD122可以由與第一 ILD120不同的材料形成。例如，第一 ILD120可以由PSG形成，第二ILD122可以由氧化硅形成。第二 ILD122被圖案化以形成開口 124，其可使下層偽柵極116暴露。開口 124可以例如采用光刻技術(shù)與蝕刻技術(shù)的結(jié)合來形成。
[0037]圖8示出了偽柵極116的移除。偽柵極116可例如采用濕蝕刻工藝和/或干蝕刻工藝移除。在至少一個實施例中，用于移除偽柵極116的濕蝕刻工藝包括暴露于包含氫氧化銨的氫氧化物溶液、稀釋的氫氟酸、去離子水和/或其它適當?shù)奈g刻劑溶液中。在其它實施例中，用于移除偽柵極116的干蝕刻工藝可以在電源功率約為650至800W、偏置功率約為100至120W、以及壓力約為60至200mTorr并使用Cl2、HBr和He作為蝕刻氣體的條件下執(zhí)行。在可選的實施例中，柵極介電層114還可以伴隨著偽柵極116的移除而移除。然后，新的柵極介電層可以由與柵極介電層114基本相同的材料并使用與先前形成柵極介電層114基本相同的技術(shù)在鰭狀物110上重新形成。開口 124因此擴張以包括由ILD120中的偽柵極116先前所占據(jù)的空間。
[0038]圖9示出了襯墊126在開口 124中的形成。襯墊126可由氮化鈦、氮化鉭、鈦鋁等形成。襯墊126可以例如由化學汽相沉積(CVD)、電鍍、原子層沉積(ALD)或其他適當?shù)募夹g(shù)形成。在某些實施例中，襯墊126的厚度在大約3 A至大約20 A范圍內(nèi)。襯墊126覆蓋開口 124的橫向表面和側(cè)壁。襯墊126還可覆蓋ILD122的頂面。襯墊126為單層，其既充當接觸勢壘層又充當功函金屬。即，當FinFETlOO導通時，襯墊126使得鰭狀物110充電。同時，襯墊126防止柵極接觸件(在隨后的工藝步驟中形成)的金屬元素擴散至周圍介電層中。在現(xiàn)有的FinFET中可以發(fā)現(xiàn)，接觸勢壘層和功函金屬可以由相同材料(例如，氮化鈦、氮化鉭或鈦鋁)形成。因此，功函金屬和接觸勢壘層可以結(jié)合成單個襯墊。
[0039]接觸勢壘層與功函金屬在襯墊126中的結(jié)合消除了 FinFETlOO中的高阻抗層。因此，降低了 FinFETlOO的整體接觸阻抗。
[0040]圖10示出了接觸件128在開口 124中的形成。開口 124被填充以生成接觸件128。接觸件128可以由鎢、鋁或銅形成，然而還可以使用其他金屬材料。接觸件128和襯墊126可經(jīng)歷CMP以移除襯墊126超出第二 ILD122的部分。CMP還會使得接觸件128的頂面與ILD122的頂面齊平。襯墊126充當勢壘層并有助于防止接觸件128的金屬元素擴散至第二ILD122中。同時，襯墊126充當功函金屬。[0041]與襯墊126相比，接觸件128具有相對低的阻抗。此外，接觸件128的位于第一ILD120中的部分在傳統(tǒng)FinFET結(jié)構(gòu)中充當柵電極的部分。即，接觸件128的位于ILD120中的部分充當FinFETlOO的信號金屬(signal metal)。因此，接觸件128在FinFETlOO中既作為柵極接觸件又作為柵電極的一部分。柵極介電層114、襯墊126和接觸件128共同形成FinFETlOO中的柵極、柵極接觸件和柵極接觸勢壘。盡管所示FinFETlOO為單鰭FinFET(即，柵極在單鰭上方形成)，但是多種實施例也可以應(yīng)用至多鰭FinFET。
[0042]根據(jù)一個實施例，集成電路(IC)結(jié)構(gòu)包括襯底以及位于襯底之上并連接于襯底的半導體帶(semiconductor strip)。半導體帶的頂部形成鰭狀物。IC結(jié)構(gòu)還包括襯底之上的第一層間電介質(zhì)(ILD)和第一 ILD之上的第二 ILD。鰭狀物延伸進入第一 ILD，但是鰭狀物并不延伸進入第二 ILD。襯墊從第二 ILD的頂面延伸進入第一 ILD并位于鰭狀物的頂面和側(cè)壁之上。第一 ILD中的信號金屬和第二 ILD中的位于信號金屬之上并連接于信號金屬的柵極接觸件也包括在IC結(jié)構(gòu)中。襯墊在信號金屬和鰭狀物之間延伸，并且襯墊覆蓋柵極接觸件的側(cè)壁。柵極接觸件和信號金屬形成連續(xù)金屬區(qū)。
[0043]根據(jù)另一個實施例，集成電路(IC)結(jié)構(gòu)包括襯底。襯底的一部分向上延伸形成鰭狀物。柵極介電層設(shè)置為覆蓋鰭狀物的頂面和側(cè)壁。襯墊覆蓋柵極介電層。連續(xù)金屬部件位于覆蓋柵極介電層的襯墊的一部分之上。襯墊從連續(xù)金屬部件的頂面開始延伸并覆蓋金屬部件的側(cè)壁。另外，柵極介電層、襯墊和連續(xù)金屬部件共同形成柵極、柵極接觸勢壘和柵極接觸件。
[0044]根據(jù)又一個實施例，一種用于形成集成電路(IC)結(jié)構(gòu)的方法包括:蝕刻襯底以形成鰭狀物；在鰭狀物的頂面和至少部分側(cè)壁上形成柵極介電層；在柵極介電層上方形成偽柵極；在偽柵極上方形成層間電介質(zhì)(ILD);圖案化ILD以在ILD中生成開口 ；暴露部分偽柵極；移除偽柵極；擴張開口以暴露柵極介電層；形成覆蓋開口底面和側(cè)壁的襯墊；以及由金屬材料填充開口。柵極介電層、襯墊和金屬材料共同形成柵極、柵極接觸勢壘和柵極接觸件。
[0045]盡管已經(jīng)詳細地描述了本實施例及其優(yōu)勢，但應(yīng)該理解，可以在不背離所附權(quán)利要求限定的本公開主旨和范圍的情況下，做各種不同的改變、替換和更改。
[0046]而且，本申請的范圍并不僅限于本說明書中描述的工藝、機器、制造、材料組分、器件、方法和步驟的特定實施例。本領(lǐng)域普通技術(shù)人員通過本發(fā)明應(yīng)理解，現(xiàn)有的或今后開發(fā)的用于執(zhí)行與本文所采用的相應(yīng)實施例基本相同的功能或獲得基本相同結(jié)果的工藝、機器、制造，材料組分、器件、方法或步驟根據(jù)本發(fā)明可以被使用。因此，所附權(quán)利要求的范圍應(yīng)該包括這樣的工藝、機器、制造、材料組分、器件、方法或步驟。
【權(quán)利要求】
1.一種集成電路(IC)結(jié)構(gòu)，包括: 襯底； 位于所述襯底之上并連接于所述襯底的半導體帶，其中，所述半導體帶的頂部形成鰭狀物； 位于所述襯底之上的第一層間電介質(zhì)(ILD)，其中，所述鰭狀物延伸進入所述第一ILD ； 位于所述第一 ILD之上的第二 ILD，其中，所述鰭狀物不延伸進入所述第二 ILD ； 襯墊，從所述第二 ILD的頂面延伸進入所述第一 ILD并位于所述鰭狀物的頂面和側(cè)壁之上； 所述第一 ILD中位于所述鰭狀物之上的信號金屬，其中，所述襯墊的一部分位于所述信號金屬和所述鰭狀物之間；以及 所述第二 ILD中位于所述信號金屬之上并連接于所述信號金屬的柵極接觸件，其中，所述襯墊覆蓋所述柵極接觸件的側(cè)壁，所述柵極接觸件和所述信號金屬形成連續(xù)金屬區(qū)。
2.根據(jù)權(quán)利要求1所述的IC結(jié)構(gòu)，其中，所述IC結(jié)構(gòu)不包括單獨的柵極接觸勢壘或者單獨的功函金屬。
3.根據(jù)權(quán)利要求1所述的IC結(jié)構(gòu)，還包括位于所述襯墊之下并位于所述鰭狀物的頂面和側(cè)壁之上的柵極介電層。
4.根據(jù)權(quán)利要求3所述的IC結(jié)構(gòu)，還包括位于所述柵極介電層和所述鰭狀物之間的界面層。
5.根據(jù)權(quán)利要求1所述的IC結(jié)構(gòu)，還包括在所述第一ILD和所述襯底之間設(shè)置在所述半導體帶的相反側(cè)上的第一介電區(qū)和第二介電區(qū)，其中，所述半導體帶中形成所述鰭狀物的部分延伸超出所述第一介電區(qū)和所述第二介電區(qū)。
6.根據(jù)權(quán)利要求1所述的IC結(jié)構(gòu)，其中，所述襯墊由氮化鈦、氮化鉭、鈦鋁或它們的組合形成。
7.根據(jù)權(quán)利要求1所述的IC結(jié)構(gòu)，其中，所述連續(xù)金屬區(qū)由鎢、鋁、銅或它們的組合形成。
8.一種集成電路(IC)結(jié)構(gòu)，包括: 襯底，所述襯底的一部分向上延伸形成鰭狀物； 柵極介電層，位于所述鰭狀物的頂面和側(cè)壁之上； 覆蓋所述柵極介電層的襯墊；以及 連續(xù)金屬部件，位于覆蓋所述柵極介電層的所述襯墊的一部分之上，所述襯墊從所述連續(xù)金屬部件的頂面開始延伸并覆蓋所述金屬部件的側(cè)壁，所述柵極介電層、所述襯墊和所述連續(xù)金屬部件共同形成柵極、柵極接觸勢壘和柵極接觸件。
9.根據(jù)權(quán)利要求8所述的IC結(jié)構(gòu)，其中，所述柵極不包括單獨的功函金屬，并且所述柵極接觸件不包括單獨的柵極接觸勢壘。
10.一種用于形成集成電路(IC)結(jié)構(gòu)的方法，包括: 蝕刻襯底以形成鰭狀物； 形成位于所述鰭狀物的頂面和至少部分側(cè)壁之上的柵極介電層； 在所述柵極介電層上方形成偽柵極；在所述偽柵極上方形成層間電介質(zhì)(ILD)； 圖案化所述ILD以在所述ILD中生成開口，以暴露部分所述偽柵極； 移除所述偽柵極； 形成覆蓋所述開口的底面和側(cè)壁的襯墊；以及 由金屬材料填充所述開口，其中所述柵極介電層、所述襯墊和所述金屬材料共同形成柵極、柵極接觸勢壘 和柵極接觸件。
【文檔編號】H01L29/45GK104009070SQ201310201889
【公開日】2014年8月27日 申請日期:2013年5月27日 優(yōu)先權(quán)日:2013年2月27日
【發(fā)明者】劉繼文, 王昭雄 申請人:臺灣積體電路制造股份有限公司