具有嵌入式應變誘導圖案的半導體裝置及其形成方法
【專利摘要】提供了一種具有嵌入式應變誘導圖案的半導體裝置及其形成方法。在半導體裝置中，第一有源區(qū)域具有第一∑形狀，第二有源區(qū)域具有第二∑形狀。當垂直于基底并且經過第一區(qū)域中的第一柵電極的側表面的線被限定為第一垂直線時，當垂直于基底并且經過第二區(qū)域中的第二柵電極的側表面的線被限定為第二垂直線時，當?shù)谝淮怪本€和第一溝槽之間的最短距離被限定為第一水平距離時，當?shù)诙怪本€和第二溝槽之間的最短距離被限定為第二水平距離時，第一水平距離和第二水平距離之間的差等于或小于1nm。
【專利說明】具有嵌入式應變誘導圖案的半導體裝置及其形成方法
【技術領域】
[0001]本發(fā)明構思的實施例涉及具有嵌入基底中的應變誘導圖案(strain-1nducingpattern)的半導體裝置及形成該半導體裝置的方法。
【背景技術】
[0002]為了改善半導體裝置的電特性，已經研究了應變技木。例如，已經識別出可以通過向通道區(qū)域施加應カ來改善載流子遷移率。

【發(fā)明內容】

[0003]本發(fā)明構思的實施例提供具有在規(guī)則的位置處形成為遍及基底的應變誘導圖案的半導體裝置。
[0004]本發(fā)明構思的其它實施例提供了形成具有在規(guī)則的位置處形成為遍及基底的應變誘導圖案的半導體裝置的方法。
[0005]本發(fā)明構思的另ー實施例提供了一種應用了具有應變誘導圖案的半導體裝置的電子設備。
[0006]在一方面，一種半導體裝置包括:基底，具有第一區(qū)域和第二區(qū)域，第二區(qū)域的圖案密度高于第一區(qū)域的圖案密度，基底在延伸的水平方向上延伸。第一有源區(qū)域，限定在第一區(qū)域中；第一柵電極，位于第一有源區(qū)域上；第一溝槽，在第一有源區(qū)域中并且與第一柵電極偏移對齊；第一應變誘導圖案，位于第一溝槽中；第二有源區(qū)域，限定在第二區(qū)域中；第二柵電極，位于第二有源區(qū)域上；第二溝槽，在第二有源區(qū)域中并且與第二柵電極偏移對齊；第二應變誘導圖案，位于第二溝槽中，其中，第一有源區(qū)域具有與第一溝槽部分地形成邊界的第一 E形狀的構造，第二有源區(qū)域具有與第二溝槽部分地形成邊界的第二 E形狀的構造，其中，與基底的延伸的水平方向垂直并且橫過第一柵電極的側表面的垂直線被限定為第一垂直線，其中，與基底的延伸的水平方向垂直并且橫過第二柵電極的側表面的垂直線被限定為第二垂直線，其中，第一垂直線和第一溝槽之間的最短距離被限定為第一水平距離，其中，第二垂直線和第二溝槽之間的最短距離被限定為第二水平距離，其中，第一水平距離和第二水平距離之間的差異等于或小于lnm。
[0007]在一個實施例中，第一有源區(qū)域包括:第一上表面，面對第一柵電極；第一上側表面，面對第一應變誘導圖案，并位于第一上表面下方；第一下側表面，面對第一應變誘導圖案，并位于第一上側表面下方；第一上邊緣，設置在第一上表面和第一上側表面之間?，第一中間邊緣，設置在第一上側表面和第一下側表面之間，第一中間邊緣比第一上邊緣更加靠近第一垂直線，第一水平距離是第一垂直線和第一中間邊緣之間的水平距離，第二有源區(qū)域包括:第二上表面，面對第二柵電扱；第二上側表面，面對第二應變誘導圖案，并位于第ニ上表面下方；第二下側表面，面對第二應變誘導圖案，并位于第二上側表面下方；第二上邊緣，設置在第二上表面和第二上側表面之間；第二中間邊緣，設置在第二上側表面和第二下側表面之間，第二中間邊緣比第二上邊緣更加靠近第二垂直線，第二水平距離是第二垂直線和第二中間邊緣之間的水平距離。
[0008]在另ー實施例中，平行于基底并且橫過第一有源區(qū)域的上端的水平線被限定為第一水平線，當與第一上邊緣相交的水平線被限定為第二水平線時，當與第一中間邊緣相交的水平線被限定為第三水平線時，并且當橫過溝槽的底部的水平線被限定為第四水平線時，其中，當沿第一垂直線量取時，第一水平線和第三水平線之間的第一垂直距離比第三水平線和第四水平線之間的第二垂直距離小。
[0009]在另ー實施例中，當沿第二水平線量取時，第一上邊緣和第一垂直線之間的第三水平距離比第一水平距離大。
[0010]在另ー實施例中，第三水平距離是第一垂直距離的一倍到1.5倍。
[0011]在另ー實施例中，第一有源區(qū)域的第一上側表面與第二水平線之間的交叉角的范圍是從30度到40度。
[0012]在另ー實施例中，第一有源區(qū)域的第一下側表面與第四水平線之間的交叉角的范圍是從50度到60度。
[0013]在另ー實施例中，第一應變誘導圖案和第二應變誘導圖案中的每個包括第一半導體層、位于第一半導體層上的第二半導體層和位于第二半導體層上的第三半導體層，并并具有位于比第一有源區(qū)域和第二有源區(qū)域的水平位置高的水平位置的突起。
[0014]在另ー實施例中，第一半導體層與第一有源區(qū)域和第二有源區(qū)域直接接觸。
[0015]在另ー實施例中，第一有源區(qū)域和第二有源區(qū)域包括單晶硅，第一半導體層和第ニ半導體層包括SiGe層，第二半導體層的Ge含量高于第一半導體層的Ge含量。
[0016]在另ー實施例中，第三半導體層包括Ge含量比第二半導體層的Ge含量低的SiGe層。
[0017]在另ー實施例中，第三半導體層包括Si層。
[0018]在另ー實施例中，第一有源區(qū)域和第二有源區(qū)域包括n型雜質；第一半導體層包括P型雜質；第二半導體層包括濃度比第一半導體層的P型雜質的濃度高的P型雜質。
[0019]在另一方面，一種半導體裝置包括:有源區(qū)域，限定在基底上；柵電極，位于有源區(qū)域上；輕摻雜漏極(LDD)，在有源區(qū)域中并與柵電極相鄰；溝槽，在有源區(qū)域中與柵電極相鄰并設置在LDD的外部；應變誘導圖案，位于溝槽中，其中，有源區(qū)域包括:上表面；第一側表面，面對應變誘導圖案并位于上表面下方；第二側表面，面對應變誘導圖案并位于第一側表面下方；第一邊緣，設置在上表面和第一側表面之間；第二邊緣，位于第一側表面和第ニ側表面之間，其中，第二邊緣比第一邊緣更加靠近相對于垂直于基底并橫過柵電極的側表面的垂直線，其中，第二邊緣形成在LDD的表面上。
[0020]在一個實施例中，應變誘導圖案包括第一半導體層、位于第一半導體層上的第二半導體層和位于第二半導體層上的第三半導體層，并且突出在比第一邊緣高的水平位置處；有源區(qū)域包括n型雜質；LDD包括p型雜質；第一半導體層包括濃度比LDD的p型雜質的濃度高的P型雜質；第二半導體層包括濃度比第一半導體層的P型雜質的濃度高的P型雜質。
[0021]在另ー實施例中，所述半導體裝置還包括:第一分隔件，位于柵電極的側表面上；第二分隔件，位于第一分隔件上，其中，第一分隔件與LDD直接接觸。
[0022]在另ー實施例中，第二分隔件與LDD和應變誘導圖案直接接觸。[0023]在另ー實施例中，應變誘導圖案包括:第一表面，連接到第一邊緣并且具有與有源區(qū)域的第一側表面的斜率不同的斜率；第二表面，連接到第一表面并且具有與第一表面的斜率不同的斜率；第三表面，連接到第二表面并且形成在應變誘導圖案的上端處；第二分隔件，與LDD、第一邊緣、第一表面、第二表面和第三表面直接接觸。
[0024]在另ー實施例中，位于穿過第一邊緣的水平線和應變誘導圖案的第一表面之間的交叉角小于在該水平線和有源區(qū)域的第一側表面之間的交叉角。
[0025]在另ー實施例中，所述半導體裝置還包括暈環(huán)，所述暈環(huán)形成在有源區(qū)域內，并且具有與LDD的導電雜質不同的導電雜質，其中，暈環(huán)覆蓋LDD的側表面和下端，第一側表面形成在LDD的表面上,并且第二側表面形成在LDD和暈環(huán)的表面上。
[0026]在另一方面，半導體裝置包括:基底，具有第一區(qū)域和第二區(qū)域，第二區(qū)域的圖案密度比第一區(qū)域的圖案密度高；第一有源區(qū)域，限定在第一區(qū)域中；第一柵電極，覆蓋第一有源區(qū)域的上部和側表面；第一溝槽，在第一有源區(qū)域中并且與第一柵電極偏移對齊;第ー應變誘導圖案，位于第一溝槽中；第二有源區(qū)域，限定在第二區(qū)域中；第二柵電極，覆蓋第二有源區(qū)域的上部和側表面；第二溝槽，在第二有源區(qū)域中并且與第二柵電極偏移對齊；第二應變誘導圖案，位于第二溝槽中，其中，第一有源區(qū)域具有與第一溝槽部分地形成邊界的第一 E形狀的構造，第二有源區(qū)域具有與第二溝槽部分地形成邊界的第二 E形狀的構造，其中，垂直于基底并且橫過第一柵電極的側表面的垂直線被限定為第一垂直線，其中，與垂直于基底并且橫過第二柵電極的側表面的垂直線被限定為第二垂直線，其中，第一垂直線和第一溝槽之間的最短距離被限定為第一水平距離，其中，第二垂直線和第二溝槽之間的最短距離被限定為第二水平距離，其中，第一水平距離和第二水平距離之間的差等于或小于lnm。
[0027]在另一方面，一種電子裝置包括:母板；半導體基底，安裝在母板上；有源區(qū)域，限定在半導體基底上；柵電極，設置在有源區(qū)域上；輕摻雜漏極(LDD)，形成在有源區(qū)域內并與柵電極相鄰；溝槽，形成在有源區(qū)域內與柵電極相鄰并設置在LDD的外部處；應變誘導圖案，位于溝槽中，其中，有源區(qū)域包括:上表面；第一側表面，面對應變誘導圖案并位于上表面下方；第二側表面，面對應變誘導圖案并位于第一側表面下方；第一邊緣，位于上表面和第一側表面之間；第二邊緣，位于第一側表面和第二側表面之間，其中，第二邊緣比第一邊緣更加靠近垂直于基底并經過柵電極的側表面的垂直線，其中，第二邊緣形成在LDD的表面上。
[0028]在另一方面，ー種形成半導體裝置的方法包括:制備具有有源區(qū)域的基底；在有源區(qū)域上形成柵電扱；在有源區(qū)域中與柵電極相鄰地形成輕摻雜漏極(LDD);在有源區(qū)域中與柵電極相鄰地形成穿過LDD的溝槽；在溝槽內形成應變誘導圖案，其中，有源區(qū)域包括上表面、面對應變誘導圖案并位于上表面下方的第一側表面、面對應變誘導圖案并位于第一側表面下方的第二側表面、位于上表面和第一側表面之間的第一邊緣、以及位于第一側表面和第二側表面之間的第二邊緣，其中，第二邊緣比第一邊緣更加靠近垂直于基底并經過柵電極的側表面的垂直線，其中，第二邊緣形成在LDD的表面上。
[0029]在另ー實施例中，形成溝槽的步驟包括:在柵電極的側表面上形成犧牲分隔件；各向異性地蝕刻暴露到犧牲分隔件外部的有源區(qū)域，以形成第一溝槽；各向同性地蝕刻暴露到第一溝槽的內部的有源區(qū)域，以形成第二溝槽；定向蝕刻暴露到第二溝槽的內部的有源區(qū)域，以形成第三溝槽。
[0030]在另ー實施例中，第一溝槽包括U形的形狀，其中，經過第一溝槽的底部的水平線和第一溝槽的側壁之間的交叉角的范圍為從86度到89度。
[0031]在另ー實施例中，第二溝槽包括圓形的側壁，圓形的側壁的距垂直于基底并且經過柵電極的側表面的垂直線最近的點形成在LDD的表面上。
[0032]在另ー實施例中，犧牲分隔件的下表面暴露到第二溝槽。
[0033]在另一實施例中,第一側表面形成在LDD的表面上,第二表面從LDD的表面延伸到比LDD更低的水平位置。
[0034]在另ー實施例中，形成應變誘導圖案的方法包括:在第一溝槽中形成第一半導體層；在第一半導體層上形成第二半導體層；在第二半導體層上形成第三半導體層，第一半導體層和第二半導體層包括與有源區(qū)域的材料不同的材料。
[0035]在另ー實施例中，第一半導體層、第二半導體層和第三半導體層使用選擇性外延生長(SEG)技術形成。
[0036]在另ー實施例中，第一半導體層和第二半導體層包括SiGe層,第二半導體層的Ge含量比第一半導體層的Ge含量高。
[0037]在另ー實施例中，第三半導體層包括Si層或者Ge含量比第二半導體層低的SiGe層。
[0038]在另一方面，ー種形成半導體裝置的方法包括:在基底中形成第一溝槽；使用各向同性蝕刻エ藝使第一溝槽的內側壁之間的距離擴大，以形成第二溝槽，第二溝槽具有彎曲的內側壁且具有內寬度；使用定向蝕刻エ藝使第二溝槽的內側壁之間的距離擴大，以形成第三溝槽，第三溝槽具有線性的相對于彼此交叉的上內側壁和下內側壁，其中，響應于第ニ溝槽的彎曲的內側壁的內寬度，控制第三溝槽的位于上內側壁和下內側壁的交叉點處的內寬度。
[0039]在一個實施例中，使用各向異性蝕刻形成第一溝槽。
[0040]在另ー實施例中，響應于各向同性蝕刻エ藝的參數(shù)控制第二溝槽的內寬度。
[0041 ] 在另ー實施例中，響應于定向蝕刻エ藝的參數(shù)控制第三溝槽位于上內側壁和下內側壁的交叉點處的內寬度。
[0042]在另ー實施例中，所述方法還包括利用應變誘導材料填充溝槽。
[0043]其它實施例的細節(jié)被包括在詳細的【具體實施方式】和附圖中。
【專利附圖】

【附圖說明】
[0044]通過本發(fā)明構思的如附圖中所示的優(yōu)選實施例的更具體的描述，本發(fā)明構思的前述和其它特征以及優(yōu)點將是明顯的，其中，貫穿不同的視圖，相同的附圖標記指示相同的部件。附圖不必按照比例，而重點在于示出本發(fā)明構思的原理。在附圖中:
[0045]圖1是描述根據本發(fā)明構思的實施例的半導體裝置的剖視圖；
[0046]圖2到圖41是詳細地示出圖1中的部分部件的放大視圖；
[0047]圖5A是描述根據本發(fā)明構思的實施例的半導體裝置的布局圖；
[0048]圖5B是詳細地示出圖5A中的特定組件的放大視圖；
[0049]圖5C和圖是詳細地示出圖5B中的特定組件的放大視圖；[0050]圖6是描述根據本發(fā)明構思的實施例的半導體裝置的布局圖，且圖7是剖視圖；
[0051]圖8A是描述根據本發(fā)明構思的實施例的半導體裝置的布局圖，且圖SB是剖視圖；
[0052]圖9是描述根據本發(fā)明構思的實施例的形成半導體裝置的方法的流程圖；
[0053]圖10、圖 11、圖 12A、圖 13A、圖 14A、圖 15、圖 16、圖 17A、圖 18A、圖 19、圖 20A、圖20B、圖21、圖22A、圖23和圖24是描述根據本發(fā)明構思的實施例的形成半導體裝置的方法的剖視圖；
[0054]圖12B、圖12C、圖13B、圖14B、圖17B、圖18B和圖22B是分別示出圖12A、圖13A、圖14A、圖17A、圖18A和圖22A中的特定構造的元件的放大視圖；
[0055]圖25和圖26是描述根據本發(fā)明構思的多種實施例的電子設備的系統(tǒng)框圖。
【具體實施方式】
[0056]現(xiàn)在，將參照其中示出了一些實施例的附圖來更加充分地描述多種實施例。然而，這些發(fā)明構思可以以不同的形式實施，并且不應該被解釋為限于在此闡述的實施例。相反，提供這些實施例以使本公開是徹底的和完整的，并把本發(fā)明構思充分傳達給本領域技術人員。在附圖中，為了清楚起見，可能會夸大層和區(qū)域的尺寸和相對尺寸。
[0057]將理解的是，當元件被稱為“連接到”另一元件或者“結合到”另一元件吋，該元件可直接連接到所述另一元件或者直接結合到所述另一元件，或者可存在中間元件。相反，當元件被稱為“直接連接到”另一元件或者“直接結合到”另一元件時，不存在中間元件。其它用于描述元件之間的關系的語言應該按照相似的方式來解釋(即，“在……之間”與“直接在……之間”、“與…… 相鄰”與“與……直接相鄰”等)。
[0058]將理解的是，盡管在此可使用術語第一、第二、A、B等來指示本發(fā)明的元件，但是這些元件不應該被理解為受這些術語的限制。例如，在不脫離本發(fā)明的范圍的情況下，第一元件可以被稱為第二元件，第二元件可以被稱為第一元件。這里，術語“和/或”包括ー個或多個參照對象的任意組合和所有組合。
[0059]為了便于描述，在此可使用空間相對術語，諸如，“在……之下”、“在……下方”、“下面的”、“在……上方”和“上面的”等來描述在附圖中示出的一個元件或特征的與另一元件或特征的關系。將理解的是，除在附圖中示出的方位之外，空間相對術語還意在包含裝置在使用或操作時的不同方位。例如，如果將附圖中的裝置翻轉，則被描述為“在”其他元件或特征“下方”或者“在”其他元件或特征“之下”的元件將隨后被定位為“在”其他元件或特征“上方”。因此，術語“在……下方”可包含“在……上方”和“在……下方”兩個方位。裝置可被另外定位(旋轉90度或者處于其他方位)，并相應地解釋在此使用的空間相對描述符。
[0060]為了描述本發(fā)明的實施例而在此使用的術語不意在限制本發(fā)明的范圍。在本文件中使用的単數(shù)形式不應排除存在多于ー個指示物。換言之，除非上下文另外清楚地指示，否則以單數(shù)形式指示的本發(fā)明的元件的數(shù)量可以是ー個或者多個。還將理解的是，當在此使用吋，術語“包括”和/或“包含”表明存在所述特征、項目、步驟、操作、元件和/或組件，但不排除存在或添加一個或更多其他特征、項目、步驟、操作、元件、組件和/或它們的組。
[0061]在此參照作為理想化實施例(和中間結構)的示意圖的剖視圖來描述實施例。這樣，將預料到例如由制造技術和/或公差造成的示圖的形狀變化。因此，實施例不應該被解釋為限于在此示出的區(qū)域的具體形狀，而是將包括例如由制造造成的形狀上的偏差。例如，被示出為矩形的注入區(qū)通常會在其邊緣處具有倒圓的或彎曲的特征和/或具有注入濃度梯度，而不是從注入區(qū)到非注入區(qū)的ニ元變化。同樣，由注入形成的埋區(qū)可導致在埋區(qū)和通過其發(fā)生注入的表面之間的區(qū)域中的ー些注入。因此，附圖中示出的區(qū)域本質上是示意性的，它們的形狀不意在示出裝置的區(qū)域的真實形狀，并不意在限制本發(fā)明構思的范圍。
[0062]除非另外限定，否則在此使用的所有術語(包括技術術語和科學術語)應被解釋為是本發(fā)明所屬領域中是慣常的。還將理解的是，除非在此明確定義，否則通用的術語也應該被解釋為在相關領域中是慣常的，并且不應被解釋為理想化的或過于正式的含義。
[0063]圖1是描述根據本發(fā)明構思的實施例的半導體裝置的剖視圖，圖2到圖41是詳細地示出圖1中的一部分的放大視圖。
[0064]參照圖l，n阱22、第一有源區(qū)域23、器件隔離層29、第一柵極介電層31、第一柵電極33、第一再氧化層(re-oxidation layer) 41、第一內分_件43、第一外分_件81、第一輕摻雜漏極(LDD)55、第一暈環(huán)(halo)57、溝槽65T、第一半導體層71、第二半導體層72、第三半導體層73、P源極/漏極89、第一金屬硅化物圖案91和第二金屬硅化物圖案93、蝕刻停止層95以及層間絕緣層97可以形成在基底21上。第一半導體層71、第二半導體層72和第三半導體層73可以組成應變誘導圖案75。應變誘導圖案75可以填充溝槽65T。溝槽65T可以偏移對齊(offset-align)到第一柵電極33。第一有源區(qū)域23可以因溝槽65T形成為E的形狀。
[0065]參照圖2，第一有源區(qū)域23可以包括通過溝槽65T形成的第一側表面23S1和第ニ側表面23S2。第一側表面23S1可以被稱為上側表面，第二側表面23S2可以被稱為下側表面。應變誘導圖案75可以與第一側表面23S1和第二側表面23S2直接接觸。第二側表面23S2可以形成在第一側表面23S1下方。第一側表面23S1可以位于第一 LDD55處。第ニ側表面23S2可以位于第一 LDD55、第一暈環(huán)57和第一有源區(qū)域23處。第一邊緣El可以形成在第一有源區(qū)域23的上表面23SU和第一側表面23S1之間。第二邊緣E2可以位于第一有源區(qū)域23的第一側表面23S1和第二側表面23S2之間。第一邊緣El可以被稱為上邊緣，第二邊緣E2可以被稱為中間邊緣。
[0066]第一有源區(qū)域23的上表面23SU可以延伸到第一柵電極33的外部。第一邊緣El可以位于第一外分隔件81下方。第一邊緣El可以位于第一 LDD55的表面處。第二邊緣E2可以形成在第一柵電極33的外部處。第二邊緣E2可以位于第一 LDD55的表面處。
[0067]與基底21的延伸的水平方向垂直并且橫過第一柵電極33的側表面33S的垂直線可以被限定為第一垂直線VKS卩，第一垂直線Vl可在第一柵電極33的側表面33S中延伸)。垂直于基底21、平行于第一垂直線Vl并且與第二邊緣E2相交的垂直線可以被限定為第二垂直線V2。垂直于基底21、平行于第二垂直線V2并且與第一邊緣El相交的垂直線可以被限定為第三垂直線V3。
[0068]與第一垂直線Vl正交并且經過第一有源區(qū)域23的上端的水平線可以被限定為第一水平線Hl。平行于第一水平線Hl并且與第一邊緣El相交的水平線可以被限定為第二水平線H2。平行于第二水平線H2并且與第二邊緣E2相交的水平線可以被限定為第三水平線H3。平行于第三水平線H3并且橫過溝槽65T的底部的水平線可以被限定為第四水平線H4。[0069]第二側表面23S2可以相對于第四水平線H4形成第二交叉角0 2。第一側表面23S1可以相對于第二水平線H2形成第三交叉角0 3。在某些實施例中，第二交叉角02的范圍可以是從50度到60度。例如，第二交叉角0 2可以是55度。在某些實施例中，第三交叉角0 3的范圍可以是從30度到40度。例如，第三交叉角0 3可以是35度。
[0070]關于第一垂直線VI，第一水平線Hl和第三水平線H3之間的距離可以被限定為第一垂直距離Y1，第三水平線H3和第四水平線H4之間的距離可以被限定為第二垂直距離Y2。第一垂直距離Yl可以被解釋為從第一有源區(qū)域23的上端到第二邊緣E2的垂直距離，第二垂直距離Y2可以被解釋為從第二邊緣E2到溝槽65T的下端的垂直距離。在某些實施例中，第一垂直距離Yl可以小于第二垂直距離Y2。
[0071]關于第二水平線H2，第一垂直線Vl和第三垂直線V3之間的距離可以被限定為第一水平距離XI。關于第三水平線H3，第一垂直線Vl和第二垂直線V2之間的距離可以被限定為第二水平距離X2。第一水平距離Xl可以被解釋為第一邊緣El距第一柵電極33的偏移距離，第二水平距離X2可以被解釋為第二邊緣E2距第一柵電極33的偏移距離。在某些實施例中，第一水平距離Xl可以大于第二水平距離X2。
[0072]在某些實施例中，第二水平距離X2可以是0.0Olnm到5nm。例如，第二水平距離X2可以是大約3nm。在某些實施例中，第一水平距離Xl可以是第一垂直距離Yl的一倍到1.5倍。例如，第一垂直距離Yl可以在從Xl至1.5XX1的范圍內。
[0073]上表面23SU、第一邊緣E1、第一側表面23S1、第二邊緣E2、第二側表面23S2和第四水平線H4中的表面或邊緣可以組合或連接以大體上形成E形狀的結構。通過“ E形狀”的結構或者“ E形狀”，在本發(fā)明構思的實施例中，這樣的描述意味著包括大體上形成這種構造或結構的、可以包括彎曲或不規(guī)則的表面和拐角、以及平直的表面和尖鋭的拐角的結構。
[0074]參照圖3A，應變誘導圖案75可以穿過第一 LDD區(qū)域55和第一暈環(huán)區(qū)域57以延伸到第一有源區(qū)域23中。應變誘導圖案75可以包括第一表面75S1、第二表面75S2和第三表面75S3。第一表面75S1可以接觸第一邊緣El，并且相對于第一有源區(qū)域23的第一側表面23S1，第一表面75S1具有相對于水平的不同的斜率。第一表面75S1可以具有與第一有源區(qū)域23的與第一邊緣El相鄰的上表面23SU的斜率相似的斜率，例如，在某些實施例中，第一表面75S1和第一有源區(qū)域23的上表面23SU可以彼此平行。
[0075]第三表面75S3可以位于應變誘導圖案75的上端上。第二表面75S2可以位于第一表面75S1和第三表面75S3之間，并且與第一表面75S1和第三表面75S3直接接觸。第ニ表面75S2可以具有相對于第一表面75S1和第三表面75S3的不同的斜率。第一外分隔件81可以與第一 LDD55、第一邊緣E1、第一表面75S1、第二表面75S2和第三表面75S3直接接觸。
[0076]參照圖3B，應變誘導圖案75的下端可以形成在比第一暈環(huán)57的底部更高的水平位置上。
[0077]參照圖4A，第一有源區(qū)域23的上表面23SU可以包括各種臺階幾何形狀。例如，在某些實施例中，第一有源區(qū)域23和第一再氧化層41之間的邊界可以形成在比第一有源區(qū)域23和第一柵極介電層31之間的邊界低的水平位置處。在某些實施例中，第一 LDD55和第一內分隔件43之間的邊界可以形成在比第一有源區(qū)域23和第一再氧化層41之間的邊界更低的水平位置處。在某些實施例中，第一 LDD55和第一外分隔件81之間的邊界可以形成在比第一 LDD55和第一內分隔件43之間的邊界低的水平位置處。
[0078]參照圖4B，在某些實施例中，第一外分隔件81可以包括第一材料層81A和設置在第一材料層8IA上的第二材料層81B。
[0079]參照圖4C，在某些實施例中，可以省略第一再氧化層41。第一內分隔件43可以與第一柵電極33接觸。
[0080]參照圖4D，在某些實施例中，第一有源區(qū)域23的上表面23SU可以是水平的。
[0081]參照圖4E，在某些實施例中，可以省略第一 LDD55和第一暈環(huán)57。
[0082]參照圖4F，在某些實施例中，可以省略第一金屬硅化物圖案91和第二金屬硅化物圖案93。在這種實施例下，第一柵電極33可以包括諸如多晶硅層的導電層。
[0083]參照圖4G，在某些實施例中，可以在第一柵極介電層31上順序地形成第一下柵電極33A和第一上柵電極33B?？梢允÷缘谝辉傺趸瘜?1。第一內分隔件43可以與第一下柵電極33A和第一上柵電極33B接觸。例如，第一下柵電極33A可以是金屬層，第一上柵電極33B可以是多晶娃層。
[0084]參照圖4H，在某些實施例中，第一柵電極33可以形成在第一柵極介電層31上。例如，第一柵電極33可以包括金屬層。
[0085]參照圖41，在某些實施例中，可以在第一有源區(qū)域23上形成第一下柵極介電層31A、第一上柵極介電層31B和第一柵電極33。第一下柵極介電層31A可以與第一有源區(qū)域23直接接觸。第一下柵極介電層31A可以被稱作界面層。例如，第一下柵極介電層31A可以包括由濕法清潔工藝形成的氧化硅。第一上柵極介電層31B可以圍繞第一柵電極33的側表面和底部。例如，第一上柵極介電層31B可以包括高K材料。第一柵電極33可以是金屬層。
[0086]圖5A是示出根據本發(fā)明構思的實施例的半導體裝置的布局圖。圖5B是詳細地示出圖5A中的特定組件的放大視圖，圖5C和圖是詳細地示出圖5B中的特定組件的放大視圖。
[0087]參照圖5A，可以形成與第一有源區(qū)域23交叉的多個第一柵電極33。應變誘導圖案75可以形成在第一有源區(qū)域23內并位于第一柵電極33之間。
[0088]參照圖5B到圖K)，第一有源區(qū)域23可以包括第一邊緣El和第二邊緣E2。第一邊緣El和第一柵電極33之間的距離可以被限定為第一水平距離XI。第二邊緣E2可以展示出隨著從第一有源區(qū)域23的中央向到邊緣靠近而變得越來越接近第一柵電極33的趨勢。在其他實施例中，第二邊緣E2可以展示出隨著從第一有源區(qū)域23的中央向邊緣靠近而變得距第一柵電極33越來越遠的趨勢。
[0089]位于第一有源區(qū)域23的中央的附近中的第二邊緣E2和第一柵電極33之間的距離可以被限定為第二水平距離X21，位于第一有源區(qū)域23的邊緣的附近中的第二邊緣E2和第一柵電極33之間的距離可以被限定為第三水平距離X22。與現(xiàn)有技術中可實現(xiàn)的相比，根據本發(fā)明構思的實施例中，可以顯著地改善第二水平距離X21和第三水平距離X22之間的差異。在本發(fā)明構思的多種實施例中，第二水平距離X21和第三水平距離X22之間的差異可以等于或小于lnm。
[0090]圖6是描述根據本發(fā)明構思的實施例的半導體裝置的布局圖，且圖7是剖視圖。[0091]參照圖6，半導體芯片100可以包括第一區(qū)域IOlP和第二區(qū)域102。多個PMOS晶體管可以形成在第一區(qū)域IOlP和第二區(qū)域102中。第二區(qū)域102的圖案密度可以比第一區(qū)域IOlP的圖案密度高。例如，第一區(qū)域IOlP可以具有5%或者更低的有源開口密度(activeopen density)，第二區(qū)域102可以具有5%到15%的有源開口密度。
[0092]半導體芯片100可以是微處理器。半導體芯片100可以包括存儲區(qū)域101。存儲區(qū)域101可以包括第一區(qū)域IlOP和單元陣列101C。單元陣列IOlC可以包括諸如存取SRAM的存儲單元。第一區(qū)域IOlP可以位于單元陣列IOlC的外圍處，并且被稱作SRAM-peri。第二區(qū)域102可以與存儲區(qū)域101相鄰。第二區(qū)域102可以被稱作邏輯區(qū)域。
[0093]參照圖6和圖7，在某些實施例中，第一區(qū)域IOlP可以包括形成在基底121上的第一 η阱122和第一器件隔離層129。第一有源區(qū)域123可以被第一器件隔離層129限定在第一 η講122內。第一柵極介電層131、第一柵電極133、第一再氧化層141、第一內分隔件143和第一外分隔件181可以形成在第一有源區(qū)域123上。第一 LDD155和第一暈環(huán)157可以形成在第一有源區(qū)域123內。與第一柵電極133偏移對齊的第一溝槽165Τ可以形成在第一有源區(qū)域123上。第一有源區(qū)域123可以因第一溝槽165Τ而按照第一Σ形狀的構造形成。第一下半導體層171、第一中間半導體層172、第一上半導體層173以及第一 P源極/漏極189可以形成在第一溝槽165Τ中。第一下半導體層171、第一中間半導體層172和第一上半導體層173可以組成第一應變誘導圖案175。第一金屬娃化物圖案191和193以及第一蝕刻停止層195和第一層間絕緣層197可以形成在基底121上。
[0094]第二區(qū)域102可以包括形成在基底121上的第二 η阱222和第二器件隔離層229。第二有源區(qū)域223可以因第二器件隔離層229而被限定在第二 η阱222內。第二柵極介電層231、第二柵電極233、第二再氧化層241、第二內分隔件243和第二外分隔件281可以形成在第二有源區(qū)域223上。第二 LDD255和第二暈環(huán)257可以形成在第二有源區(qū)域223內。與第二柵電極233偏移對齊的第二溝槽265Τ可以形成在第二有源區(qū)域223上。第二有源區(qū)域223可以因第二溝槽265Τ而按照第二Σ形狀的構造形成。第二下半導體層271、第二中間半導體層272、第二上半導體層273以及第二 P源極/漏極289可以形成在第二溝槽265Τ中。第二下半導體層271、第二中間半導體層272和第二上半導體層273可以組成第二應變誘導圖案275。第二金屬硅化物圖案291和293以及第二蝕刻停止層295和第二層間絕緣層297可以形成在基底121上。
[0095]垂直于基底121并且經過第一柵電極133的側表面的垂直線可以被限定為第一垂直線VIII，垂直于基底121并且經過第二柵電極233的側表面的垂直線可以被限定為第二垂直線V211。第一垂直線Vlll和第一溝槽165Τ之間的最短距離可以被限定為第一水平距離Χ31。第二垂直線V211和第二溝 槽265Τ之間的最短距離可以被限定為第二水平距離Χ32。在某些實施例中，第一水平距離Χ31和第二水平距離Χ32之間的差可以是Inm或更小。根據本發(fā)明構思的實施例，與現(xiàn)有技術相比，可以顯著減小第一水平距離Χ31和第二水平距離Χ32之間的差。換言之，圖案負載效應(pattern loading effect)可以最小化。
[0096]圖8A是描述根據本發(fā)明構思的實施例的半導體裝置的布局圖，且圖SB是沿圖8A中的1-1’線和ΙΙ-Ι 線截取的剖視圖。
[0097]參照圖8A和圖8B，與有源區(qū)域323交叉的柵電極333可以設置在基底321上。有源區(qū)域323可以具有鰭(fin)的形狀或者布線的形狀。柵電極333可以覆蓋有源區(qū)域323的上表面和側表面。與柵電極333偏移對齊的溝槽可以形成在有源區(qū)域323內。應變誘導圖案375可以形成在溝槽中。應變誘導圖案375可以相對于柵電極333偏移對齊。
[0098]在某些實施例中，有源區(qū)域323可以在基底321上被限定在η阱322內。柵極介電層331可以形成在有源區(qū)域323和柵電極333之間。再氧化層341、內分隔件343和外分隔件381可以形成在柵電極333的側表面上。LDD355可以形成在有源區(qū)域323內。LDD355可以覆蓋應變誘導圖案375的側表面和底部。蝕刻停止層395和層間絕緣層397可以形成在基底321上。
[0099]圖9是描述根據本發(fā)明構思的實施例的形成半導體裝置的方法的流程圖，圖10、圖 11、圖 12Α、圖 13Α、圖 14Α、圖 15、圖 16、圖 17Α、圖 18Α、圖 19、圖 20Α、圖 20Β、圖 21、圖 22Α、圖23和圖24是描述根據本發(fā)明構思的實施例的形成半導體裝置的方法的剖視圖。圖12Β、圖12C、圖13Β、圖14Β、圖17Β、圖18Β和圖22Β是分別示出圖12Α、圖13Α、圖14Α、圖17Α、圖18Α和圖22Α中的一些構造元件的放大視圖。
[0100]參照圖9，根據本發(fā)明構思的實施例的形成半導體裝置的方法可以包括:形成柵極結構(S110)、形成第一溝槽(S120)、形成第二溝槽(S130)、形成第三溝槽(S140)、形成第一半導體層(S150)、形成第二半導體層(S160)、形成第三半導體層(S170)、形成硅化物層(S180)和形成層間絕緣層(S190)。在下文中，將參照工藝特定示圖(process-specificdrawing)來詳細地描述所述方法。
[0101]參照圖9和圖10，可以在基底21上形成第一柵極結構31、33、35和37以及第二柵極結構 32、34、36 和 38 (SllO)0
[0102]基底21可以是諸如娃晶片的單晶半導體基底。例如，基底21可以包括具有P型雜質的單晶硅?？梢栽诨?1上形成限定第一有源區(qū)域23和第二有源區(qū)域24的器件隔離層29?？梢允褂脺\溝槽隔離(STI)工藝形成器件隔離層29。器件隔離層29可以包括氧化硅、氮化硅、氧氮化硅或它們的組合。第一有源區(qū)域23可以被限定在形成在基底21的預定區(qū)域上的η阱22內。第一有源區(qū)域23可以包括具有η型雜質的單晶硅。第二有源區(qū)域24可以包括具有P型雜質的單晶娃。
[0103]可以在基底21上形成第一柵極介電層31和第二柵極介電層32、第一柵電極33和第二柵電極34、第一緩沖圖案35和第二緩沖圖案36以及第一掩模圖案37和第二掩模圖案38。第一柵極介電層31、第一柵電極33、第一緩沖圖案35和第一掩模圖案37可以順序地堆疊在第一有源區(qū)域23上。第一柵極介電層31、第一柵電極33、第一緩沖圖案35和第一掩模圖案37可以形成為第一柵極結構31、33、35和37。第一柵極結構31、33、35和37中的每個可以與第一有源區(qū)域23交叉并且延伸到器件隔離層29上。
[0104]在某些實施例中，第一柵極介電層31可以包括氧化硅、氮化硅、氮氧化硅、高K介電層或它們的組合。在某些實施例中，第一柵電極33可以包括多晶娃、金屬娃化物、金屬、金屬氧化物、金屬氮化物、導電碳或它們的組合。例如，第一柵電極33可以包括具有P型雜質的多晶硅層。第一緩沖圖案35和第一掩模圖案37可以包括相對于彼此不同的材料。例如，第一緩沖圖案35可以包括氧化硅，第一掩模圖案37可以包括氮化硅。第一緩沖圖案35和第一掩模圖案37可以形成為硬掩模圖案。
[0105]第二柵極介電層32、第二柵電極34、第二緩沖圖案36和第二掩模圖案38可以順序地堆疊在第二有源區(qū)域24上。第二柵極介電層32、第二柵電極34、第二緩沖圖案36和第二掩模圖案38可以形成為第二柵極結構32、34、36和38。
[0106]在某些實施例中，第二柵極介電層32可以包括氧化硅、氮化硅、氮氧化硅、高K介電層或它們的組合。第二柵電極34可以包括多晶硅、金屬硅化物、金屬、金屬氧化物、金屬氮化物、導電碳或它們的組合。例如，第二柵電極34可以包括具有η型雜質的多晶硅層。第二緩沖圖案36可以包括氧化硅，第二掩模圖案38可以包括氮化硅。
[0107]第一再氧化層41可以形成在第一柵電極33的側表面上。第一再氧化層41可以包括諸如熱氧化物的氧化硅。第二再氧化層42可以形成在第二柵電極34的側表面上。第二再氧化層42可以包括諸如熱氧化物的氧化硅。在其它實施例中，可以省略第一再氧化層41或第二再氧化層42。
[0108]第一內分隔件43可以形成在第一柵極結構31、33、35和37的側表面上。第一內分隔件43可以覆蓋第一再氧化層41的外部，并且與第一有源區(qū)域23接觸。第一內分隔件43可以包括諸如氧化硅的絕緣層。第二內分隔件44可以形成在第二柵極結構32、34、36和38的側表面上。第二內分隔件44可以覆蓋第二再氧化層42的外部，并且與第二有源區(qū)域24接觸。第二內分隔件44可以包括諸如氧化硅的絕緣層。在某些實施例中，第一內分隔件43和第二內分隔件44的形成步驟可以包括薄膜形成工藝和各向異性蝕刻工藝。第一有源區(qū)域23、第二有源區(qū)域24以及設置在第一內分隔件43和第二內分隔件44外部的器件隔離層29可以部分地凹入。
[0109]可以使用第一柵極結構31、33、35和37、第一再氧化層41和第一內分隔件43作為離子注入掩模來形成第一 LDD55和第一暈環(huán)57。第一 LDD55可以形成在第一有源區(qū)域23內并與第一柵電極33的外部相鄰。第一 LDD55可以在第一內分隔件43下方擴散。第一LDD55可以包括與η講22的導電類型雜質不同的導電類型雜質。例如，第一 LDD55可以包括P型雜質。
[0110]第一暈環(huán)57可以形成在比第一 LDD55的上端低的水平位置處。第一暈環(huán)57可以覆蓋第一 LDD55的底部，并且可以部分地覆蓋第一 LDD55的側表面。例如，第一暈環(huán)57可以形成為圍繞第一 LDD55的下部。第一暈環(huán)57可以包括相對于第一 LDD55的不同的導電類型雜質，并且具有與η阱22的導電類型雜質相同的導電類型雜質。例如，第一暈環(huán)57可以包括η型雜質。第一暈環(huán)57中的η型雜質的濃度可以高于η阱22中的η型雜質的濃度。
[0111]可以形成共形地覆蓋整個基底21的犧牲分隔件層50。犧牲分隔件層50可以覆蓋第一內分隔件43的外側表面和第二內分隔件44的外側表面。犧牲分隔件層50可以具有相對于第一內分隔件43和第二內分隔件44的蝕刻選擇性。例如，在某些實施例中，犧牲分隔件層50可以包括氮化硅。
[0112]可以在犧牲分隔件層50上形成第三掩模圖案53。第三掩模圖案53可以是光致抗蝕劑圖案。第三掩模圖案53可以覆蓋第二有源區(qū)域24并暴露第一有源區(qū)域23。第三掩模圖案53可以部分地覆蓋器件隔離層29。
[0113]在其它實施例中，可以在形成犧牲分隔件層50之后形成第一 LDD55或第一暈環(huán)57。在另外一些其它的實施例中，可以在形成第三掩模圖案53之后形成第一 LDD55或第一暈環(huán)57。
[0114]參照圖9和圖11，可以通過使用第三掩模圖案53作為蝕刻掩模各向異性地蝕刻犧牲分隔件層50來形成犧牲分隔件50S。犧牲分隔件50S可以覆蓋第一分隔件43的外部。犧牲分隔件50S可以與第一 LDD55的上表面接觸。第一 LDD55可以暴露到犧牲分隔件50S的外部。犧牲分隔件50S的下端可以形成在比第一柵極介電層31的下端低的水平位置處。犧牲分隔件層50可以保留在第二有源區(qū)域24上。
[0115]參照圖9和圖12A，去除第三掩模圖案53，可以通過使用第一柵極結構31、33、35和37、第一內分隔件43和犧牲分隔件50S作為蝕刻掩模蝕刻第一有源區(qū)域23來形成第一溝槽61T(S120)?？梢酝ㄟ^去除第三掩模圖案53來在第二有源區(qū)域24上暴露犧牲分隔件層50。
[0116]為了形成第一溝槽61T，可以應用使用HBr、CF4, 02、Cl2, NF3或它們的組合的各向異性蝕刻工藝。每個第一溝槽61T可以具有U形的形狀。在形成第一溝槽61T時，器件隔離層29可以部分地凹入。
[0117]參照圖12B，每個第一溝槽61T可以具有其下部比其上部窄的形狀。第一溝槽61T的側壁可以被形成為具有相對于經過第一溝槽61T的底部的水平線的第一交叉角Θ1。第一交叉角Θ I的范圍可以是從86度到89度。第一溝槽61T可以位于第一 LDD55中。第一 LDD55可以暴露到第一溝槽61T的側壁和底部。第一溝槽61T的底部可以形成在比第一LDD55的底部高的水平位置處。
[0118]參照圖12C，第一溝槽61T可以選擇性地穿過第一 LDD55，以在第一暈環(huán)57中延伸。第一 LDD55和第一暈環(huán)57可以暴露到第一溝槽61T的側壁。在這種示例中，第一暈環(huán)57可以進一步選擇性地被暴露到第一溝槽6IT的底部。
[0119]參照圖9和圖13A，可以通過使用各向同性蝕刻工藝蝕刻第一溝槽61T的側壁和底部來形成第二溝槽62T (S130)。第二溝槽62T可以形成在第一有源區(qū)域23中。第二溝槽62T的側壁可以是倒圓的。為了形成第二溝槽62T，可以使用干法蝕刻工藝、濕法蝕刻工藝或者它們的組合。在某些實施例中，干法蝕刻工藝可以使用HBr、CF4, 02、Cl2, NF3或它們的組合。濕法蝕刻工藝可以使用sc-l (standard clean-1)溶液、HF或它們的組合。第一溝槽61T和第二溝槽62T的形成可以包括原位工藝或者異位工藝。
[0120]參照圖13B，第一 LDD55和第一暈環(huán)57可以暴露到第二溝槽62T的側壁。第一暈環(huán)57可以暴露到第二溝槽62T的底部。第一 LDD55可以保留在第一內分隔件43和犧牲分隔件50S下方。由于第二溝槽62T的存在和設置，犧牲分隔件50S的下部可形成下切口(undercut)。犧牲分隔件50S的底部表面的第一寬度dl可以被暴露。如圖13B中所示，第一溝槽61T和第二溝槽62T的組合形式可以被解釋為半各向同性的形狀。
[0121]垂直于基底21并且經過第一柵電極33的側表面或橫過第一柵電極33的側表面的垂直線可以被限定為第一垂直線VI。在第二溝槽62T的側壁處最接近第一垂直線Vl的點可以被限定為第一點P1。第一點Pl可以位于第一 LDD55的側表面處。在某些實施例中，第一點Pl可以位于第一 LDD55的底部和頂部之間。
[0122]根據本發(fā)明構思的實施例，由于使用各向異性蝕刻工藝形成第一溝槽61T，因此可以使圖案負載效應最小化。第一溝槽61T的寬度在整個基底21上可以具有非常均勻的分布。另外，由于使用各向同性蝕刻工藝形成第二溝槽62T，因此可以容易地控制第一點Pl的位置。第一點Pl可以通過調節(jié)第一溝槽61T和第二溝槽62T的蝕刻的量而形成在期望的位置處。在整個基底21上，第一點Pl可以形成在非常均勻的位置處。
[0123]參照圖9和圖14A，可以使用定向蝕刻工藝形成第三溝槽63T (S140)o第一溝槽61T、第二溝槽62T和第三溝槽63T可以構成溝槽65T。第三溝槽63T可以使用NH4OH、NH3OH、四甲基氫氧化銨(TMAH, tetra-methyl-ammonium-hydroxide)、KOH> NaOH、節(jié)基三甲基氫氧化銨(BTMH, benzyl trimethyl ammonium hydroxide)或它們的組合來形成。第三溝槽63T可以穿過第一 LDD55和第一暈環(huán)57，以延伸到第一有源區(qū)域23中。第一 LDD55、第一暈環(huán)57和第一有源區(qū)域23可以暴露在溝槽65T內。
[0124]在定向蝕刻工藝中，蝕刻速率可以根據第一有源區(qū)域23的晶向而不同。在第一有源區(qū)域23的晶向中，定向蝕刻工藝對于〈100〉和〈110〉可以展示出高的蝕刻速率。在第一有源區(qū)域23的晶向中，定向蝕刻對于〈111〉可以展示出非常低的蝕刻速率。如在這里所描述的，溝槽65T和第一有源區(qū)域23可以形成為西格瑪(sigma)的形狀。
[0125]參照圖14B，第一有源區(qū)域23的第一側表面23S1和第二側表面23S2可以暴露在溝槽65T中。第二側表面23S2可以形成在第一側表面23S1的下方。第一 LDD55可以暴露到第一側表面23S1。第一 LDD55、第一暈環(huán)57和第一有源區(qū)域23可以暴露到第二側表面23S2。第一邊緣El可以形成在第一有源區(qū)域23的上表面23SU和第一側表面23S1之間。第二邊緣E2可以形成在第一有源區(qū)域23的第一側表面23S1和第二側表面23S2之間。
[0126]在某些實施例中，第一有源區(qū)域23的上表面23SU可以延伸到第一柵電極33的外部。在某些實施例中，第一邊緣El可以位于犧牲分隔件50S下方。在某些實施例中，第一邊緣El可以位于第一 LDD55的表面上。在某些實施例中，第二邊緣E2可以位于第一柵電極33的外部處。在某些實施例中，第二邊緣E2可以位于第一 LDD55的表面上。
[0127]垂直于基底21并且橫過第一柵電極33的側表面33S或經過第一柵電極33的側表面33S的垂直線可以被限定為第一垂直線VI。垂直于基底21、平行于第一垂直線Vl并且與第二邊緣E2相交或者穿過第二邊緣E2的垂直線可以被限定為第二垂直線V2。垂直于基底21、平行于第二垂直線V2并且與第一邊緣El相交或穿過第一邊緣El的垂直線可以被限定為第三垂直線V3。
[0128]垂直于第一垂直線Vl并且橫過第一有源區(qū)域23的上端或經過第一有源區(qū)域23的上端的水平線可以被限定為第一水平線H1。平行于第一水平線Hl并且與第一邊緣El相交或穿過第一邊緣El的水平線可以被限定為第二水平線H2。平行于第二水平線H2并且與第二邊緣E2相交或穿過第二邊緣E2的水平線可以被限定為第三水平線H3。平行于第三水平線H3并且橫過溝槽65T的底部或經過溝槽65T的底部的水平線可以被限定為第四水平線H4。
[0129]第二側表面23S2可以相對于第四水平線H4形成第二交叉角Θ 2。第一側表面23S1可以相對于第二水平線H2形成第三交叉角Θ3。第二交叉角Θ 2的范圍可以是從50度到60度。例如，第二交叉角Θ 2可以是55度。第三交叉角Θ 3的范圍可以是從30度到40度。例如，第三交叉角Θ 3可以是35度。
[0130]對于第一垂直線VI，第一水平線Hl和第三水平線H3之間的距離可以被限定為第一垂直距離Y1，第三水平線H3和第四水平線H4之間的距離可以被限定為第二垂直距離Y2。第一垂直距離Yl可以被解釋為在第一有源區(qū)域23的頂部和第二邊緣E2之間的垂直距離，第二垂直距離Y2可以被解釋為在第二邊緣E2和溝槽65T的底部的垂直距離。在某些實施例中，第一垂直距離Yl可以小于第二垂直距離TL.[0131]對于第二水平線H2，第一垂直線Vl和第三垂直線V3之間的距離可以被限定為第一水平距離XI。對于第三水平線H3，第一垂直線Vl和第二垂直線V2之間的距離可以被限定為第二水平距離X2。第一水平距離Xl可以被解釋為第一邊緣El和第一柵電極33之間的偏移距離，第二水平距離X2可以被解釋為第二邊緣E2和第一柵電極33之間的偏移距離。第一水平距離Xl可以大于第二水平距離X2。
[0132]第二水平距離X2可以在0.0Olnm到5nm之間。例如，第二水平距離X2可以是大約3nm。第一水平距離Xl可以是第一垂直距離Yl的一倍到1.5倍。
[0133]根據本發(fā)明構思的實施例，由于第一溝槽61T使用各向異性蝕刻工藝形成，因此可以使圖案負載效應最小化。第一溝槽61T的寬度可以在整個基底21上具有非常均勻的分布。由于第二溝槽62T使用各向同性蝕刻工藝形成，因此可以容易地控制第一點Pl的位置。通過控制第一溝槽61T和第二溝槽62T的蝕刻的量而使第一點Pl形成在期望的位置處。第一點Pl可以在整個基底21上分布在非常均勻的位置處。可以通過調節(jié)第一點Pl的位置控制第二邊緣E2的位置。可以通過使用第一溝槽61T、第二溝槽62T和第三溝槽63T控制第一邊緣El和第二邊緣E2的位置。與現(xiàn)有技術相比，可以在整個基底21上顯著地改善第一邊緣El的第二邊緣E2的位置之間的差異。
[0134]參照圖9和圖15,第一半導體層71可以使用選擇性外延生長(SEG)工藝形成在溝槽65T中(S150)。第一半導體層71可以覆蓋溝槽65T的內壁。第一半導體層71可以與第一 LDD55、第一暈環(huán)57和第一有源區(qū)域23直接接觸。
[0135]在某些實施例中，第一半導體層71可以包括SiGe。在某些實施例中，第一半導體層71可以包括P型雜質。例如，第一半導體層71可以包括B。在某些實施例中，第一半導體層71中的P型雜質的濃度可以比第一 LDD55中的p型雜質的濃度高。在某些實施例中，第一半導體層71中的Ge的含量可以為5%到25%。例如，第一半導體層71中的Ge的含量可以為大約25%。
[0136]參照圖9和圖16，第二半導體層72可以使用SEG工藝形成在第一半導體層71上(S160)。第二半導體層72可以完全填充溝槽65T。
[0137]在某些實施例中，第二半導體層72可以包括SiGe。在某些實施例中，第二半導體層72可以包括P型雜質。例如，第二半導體層72可以包括B。在某些實施例中，第二半導體層72中的P型雜質的濃度可以比第一半導體層71中的P型雜質的濃度高。在某些實施例中，第二半導體層72中的Ge的含量可以為25%到50%。例如，第二半導體層72中的Ge的含量可以為大約35%。
[0138]參照圖9和圖17A，第三半導體層73可以使用SEG工藝形成在第二半導體層72上(S170)。全體地，第一半導體層71、第二半導體層72和第三半導體層73可以構成應變誘導圖案75。
[0139]在某些實施例中，第三半導體層73可以包括SiGe或Si。在某些實施例中，第三半導體層73可以包括P型雜質。例如，第三半導體層73可以包括B。在某些實施例中，第三半導體層73中的P型雜質的濃度可以與第二半導體層72中的P型雜質的濃度相似。在某些實施例中，第三半導體層73中的Ge的含量可以為0%到10%。例如，第三半導體層73可以是單晶娃。
[0140]參照圖17B，在某些實施例中，應變誘導圖案75的上表面可以完全填充溝槽65T，并且相對于第一有源區(qū)域23的上端突出在更高的水平位置處。[0141]參照圖9和圖18A，可以去除犧牲分隔件50S和犧牲分隔件層50，以暴露第一有源區(qū)域23和第二有源區(qū)域24。在去除犧牲分隔件50S和犧牲分隔件層50的同時，可以去除第一掩模圖案37和第二掩模圖案38。第一 LDD55可以暴露在第一內分隔件43和應變誘導圖案75之間。
[0142]參照圖18B，應變誘導圖案75可以包括第一表面75S1、第二表面75S2和第三表面75S3。第一表面75S1可以接觸第一邊緣El，并且相對于第一有源區(qū)域23的第一側表面23S1具有不同的斜率。第一表面75S1可以具有與鄰近于第一邊緣El的第一有源區(qū)域23的上表面23SU的斜率相似的斜率。例如，它們可以彼此平行。第一表面75S1和第二水平線H2之間的交叉角可以小于第三交叉角Θ3。
[0143]第三表面75S3可以形成在應變誘導圖案75的上端處。第二表面75S2可以形成在第一表面75S1和第三表面75S3之間，并且與第一表面75S1和第三表面75S3接觸。第二表面75S2可以具有與第一表面75S1和第三表面75S3的斜率不同的斜率。第二表面75S2可以與第一垂直線Vl基本平行。
[0144]參照圖9和圖19，可以形成覆蓋η阱22并且暴露第二有源區(qū)域24的第四掩模圖案77。第四掩模圖案77可以包括光致抗蝕劑層。
[0145]可以使用第四掩模77、第二柵電極34、第二緩沖圖案36和第二內分隔件44作為離子注入掩模來形成第二 LDD78和第二暈環(huán)80。第二 LDD78可以包括與第二有源區(qū)域24的導電類型雜質不同的導電類型雜質。例如，第二 LDD78可以包括η型雜質。第二暈環(huán)80可以包括與第二 LDD78的導電類型雜質不同的導電類型雜質，并且第二暈環(huán)80可以包括與第二有源區(qū)域24的導電類型雜質相同的導電類型雜質。例如，第二暈環(huán)80可以包括P型雜質。
[0146]參照圖9和圖20Α，可以去除第四掩模77，可以形成第一外分隔件81和第二外分隔件82。第一外分隔件81可以覆蓋第一內分隔件43的外部。第二外分隔件82可以覆蓋第二內分隔件44的外部。在某些實施例中，第一外分隔件81和第二外分隔件82可以使用薄膜形成工藝和各向異性蝕刻工藝形成。在某些實施例中，第一外分隔件81和第二外分隔件82可以包括氧化硅、氮化硅、氧氮化硅或它們的組合。例如，第一外分隔件81和第二外分隔件82可以包括氮化硅。
[0147]參照圖20Β,第一外分隔件81和第二外分隔件82可以包括第一材料層81Α和82Α以及設置在第一材料層81Α和82Α上的第二材料層81Β和82Β。例如，第一材料層81Α和82Α可以包括氧化硅，第二材料層81Β和82Β可以包括氮化硅。
[0148]參照圖9和圖21，第五掩模圖案83覆蓋η阱22區(qū)域并暴露第二有源區(qū)域24。第五掩模圖案83可以包括光致抗蝕劑層。
[0149]可以使用第五掩模83、第二柵電極34、第二緩沖圖案36、第二內分隔件44和第二外分隔件82作為離子注入掩模來形成N源極/漏極84。第二 LDD78可以保留在第二內分隔件44和第二外分隔件82下方。N源極/漏極84可以包括η型雜質。
[0150]參照圖9和圖22Α，可以去除第五掩模83，可以形成覆蓋第二有源區(qū)域24的第六掩模圖案87。第六掩模圖案87可以包括光致抗蝕劑層。可以使用第六掩模圖案87、第一柵電極33、第一緩沖圖案35、第一內分隔件43和第一外分隔件81作為離子注入掩模來形成P源極/漏極89。P源極/漏極89可以包括P型雜質。P源極/漏極89可以形成在應變誘導圖案75的上端上。例如，P源極/漏極89可以形成在比第一 LDD55的底部更高的水平位置處。
[0151 ] 參照圖22B，在某些實施例中，P源極/漏極89可以延伸到比第一 LDD55低的水平位置。P源極/漏極89可以延伸到與應變誘導圖案75相鄰的第一 LDD55的一部分。
[0152]參照圖9和圖23，可以去除第六掩模87、第四緩沖圖案35和第二緩沖圖案36，以暴露第一柵電極33、第二柵電極34、P源極/漏極89和N源極/漏極84。金屬硅化物圖案91、92、93和94可以形成在第一柵電極33、第二柵電極34、P源極/漏極89和N源極/漏極 84 上(S180)。
[0153]金屬硅化物圖案91、92、93和94可以包括形成在P源極/漏極89的上端上的第一金屬硅化物圖案91、形成在第一柵電極33的上端上的第二金屬硅化物圖案93、形成在N源極/漏極84的上端上的第三金屬硅化物圖案92和形成在第二柵電極34的上端上的第四金屬硅化物圖案94。第一金屬硅化物圖案91可以形成在第三半導體層73和第二半導體層72中。例如，第三半導體層73可以完全轉化成為第一金屬硅化物圖案91。與第三半導體層73相鄰的第二半導體層72可以轉化成為第一金屬硅化物圖案91。
[0154]參照圖9和圖24，可以形成共形地覆蓋整個基底21的蝕刻停止層95。層間絕緣層97可以形成在蝕刻停止層95上(S190)。在某些實施例中，蝕刻停止層95可以包括具有相對于層間絕緣層97的蝕刻選擇性的材料。例如，蝕刻停止層95可以包括氮化硅，層間絕緣層97可以包括氧化硅。
[0155]表I因圖案負載效應引起的差異
[0156]
【權利要求】
1.一種半導體裝置，包括: 基底，具有第一區(qū)域和第二區(qū)域，第二區(qū)域的圖案密度高于第一區(qū)域的圖案密度，基底在延伸的水平方向上延伸； 第一有源區(qū)域，限定在第一區(qū)域中； 第一柵電極，位于第一有源區(qū)域上； 第一溝槽，在第一有源區(qū)域中并且與第一柵電極偏移對齊； 第一應變誘導圖案，位于第一溝槽中； 第二有源區(qū)域，限定在第二區(qū)域中； 第二柵電極，位于第二有源區(qū)域上； 第二溝槽，在第二有源區(qū)域中并且與第二柵電極偏移對齊； 第二應變誘導圖案，位于第二溝槽中， 其中，第一有源區(qū)域具有與第一溝槽部分地形成邊界的第一 E形狀的構造，第二有源區(qū)域具有與第二溝槽部分地形成邊界的第二E形狀的構造， 其中，與基底的延伸的水平方向垂直并且橫過第一柵電極的側表面的垂直線被限定為第一垂直線，其中，與基底的延伸的水平方向垂直并且橫過第二柵電極的側表面的垂直線被限定為第二垂直線，其中，第一垂直線和第一溝槽之間的最短距離被限定為第一水平距離，其中，第二垂直線和第二溝槽之間的最短距離被限定為第二水平距離，其中，第一水平距離和第二水平距離之間的差等于或小于lnm。
2.如權利要求1所述的半導體裝置，其中: 第一有源區(qū)域包括: 第一上表面，面對第一柵電極； 第一上側表面，面對第一應變誘導圖案，并位于第一上表面下方； 第一下側表面，面對第一應變誘導圖案，并位于第一上側表面下方； 第一上邊緣，設置在第一上表面和第一上側表面之間； 第一中間邊緣，設置在第一上側表面和第一下側表面之間，相對于第一垂直線，第一中間邊緣比第一上邊緣更加靠近，第一水平距離是第一垂直線和第一中間邊緣之間的水平距離； 第二有源區(qū)域包括: 第二上表面，面對第二柵電極； 第二上側表面，面對第二應變誘導圖案，并位于第二上表面下方； 第二下側表面，面對第二應變誘導圖案，并位于第二上側表面下方； 第二上邊緣，設置在第二上表面和第二上側表面之間； 第二中間邊緣，設置在第二上側表面和第二下側表面之間，相對于第二垂直線，第二中間邊緣比第二上邊緣更加靠近，第二水平距離是第二垂直線和第二中間邊緣之間的水平距離。
3.如權利要求2所述的半導體裝置，其中，平行于基底并且橫過第一有源區(qū)域的上端的水平線被限定為第一水平線，當與第一上邊緣相交的水平線被限定為第二水平線時，當與第一中間邊緣相交的水平線被限定為第三水平線時，并且當橫過溝槽的底部的水平線被限定為第四水平線時，其中，當沿第一垂直線量取時，第一水平線和第三水平線之間的第一垂直距離比第三水平線和第四水平線之間的第二垂直距離小。
4.如權利要求3所述的半導體裝置，其中，當沿第二水平線量取時，第一上邊緣和第一垂直線之間的第三水平距離比第一水平距離大。
5.如權利要求4所述的半導體裝置，其中，第三水平距離是第一垂直距離的一倍到1.5倍。
6.如權利要求4所述的半導體裝置，其中，第一有源區(qū)域的第一上側表面與第二水平線之間的交叉角的范圍是從30度到40度。
7.如權利要求4所述的半導體裝置，其中，第一有源區(qū)域的第一下側表面與第四水平線之間的交叉角的范圍是從50度到60度。
8.如權利要求1所述的半導體裝置，其中，第一應變誘導圖案和第二應變誘導圖案中的每個包括第一半導體層、位于第一半導體層上的第二半導體層和位于第二半導體層上的第三半導體層，并具有位于比第一有源區(qū)域和第二有源區(qū)域的水平位置高的水平位置的突起。
9.如權利要求8所述的半導體裝置，其中，第一半導體層與第一有源區(qū)域和第二有源區(qū)域直接接觸。
10.如權利要求8所述的半導體裝置，其中: 第一有源區(qū)域和第二有源區(qū)域包括單晶硅； 第一半導體層和第二半導體層包括SiGe層； 第二半導體層的Ge含量高于第一半導體層的Ge含量。
11.如權利要求10所述的半導體裝置，其中，第三半導體層包括Ge含量比第二半導體層的Ge含量低的SiGe層。
12.如權利要求10所述的半導體裝置，其中，第三半導體層包括Si層。
13.如權利要求8所述的半導體裝置，其中: 第一有源區(qū)域和第二有源區(qū)域包括n型雜質； 第一半導體層包括p型雜質； 第二半導體層包括濃度比第一半導體層的濃度高的P型雜質。
14.一種半導體裝置，包括: 有源區(qū)域，限定在基底上； 柵電極，位于有源區(qū)域上； 輕摻雜漏極，在有源區(qū)域中并與柵電極相鄰； 溝槽，在有源區(qū)域中、與柵電極相鄰、并設置在輕摻雜漏極的外部處； 應變誘導圖案，位于溝槽中， 其中，有源區(qū)域包括: 上表面； 第一側表面，面對應變誘導圖案并位于上表面下方； 第二側表面，面對應變誘導圖案并位于第一側表面下方； 第一邊緣，設置在上表面和第一側表面之間； 第二邊緣，位于第一側表面和第二側表面之間，其中，相對于垂直于基底并橫過柵電極的側表面的垂直線，第二邊緣比第一邊緣更加靠近， 其中，第二邊緣形成在輕摻雜漏極的表面上。
15.如權利要求14所述的半導體裝置，其中: 應變誘導圖案包括第一半導體層、位于第一半導體層上的第二半導體層和位于第二半導體層上的第三半導體層，并且突出在比第一邊緣高的水平位置處； 有源區(qū)域包括n型雜質； 輕摻雜漏極包括P型雜質； 第一半導體層包括濃度比輕摻雜漏極的濃度高的P型雜質； 第二半導體層包括濃度比第一半導體層的濃度高的P型雜質。
16.如權利要求14所述的半導體裝置，所述半導體裝置還包括: 第一分隔件，位于柵電極的側表面上； 第二分隔件，位于第一分隔件上， 其中，第一分隔件與輕摻雜漏極直接接觸。
17.如權利要求16所述的半導體裝置，其中，第二分隔件與輕摻雜漏極和應變誘導圖案直接接觸。
18.如權利要求17所述的半導體裝置，其中: 應變誘導圖案包括: 第一表面，連接到第一邊緣并且具有與有源區(qū)域的第一側表面的斜率不同的斜率； 第二表面，連接到第一表面并且具有與第一表面的斜率不同的斜率； 第三表面，連接到第二表面并且形成在應變誘導圖案的上端處； 第二分隔件，與輕摻雜漏極、第一邊緣、第一表面、第二表面和第三表面直接接觸。
19.如權利要求18所述的半導體裝置，其中，在穿過第一邊緣的水平線和應變誘導圖案的第一表面之間的交叉角小于在該水平線和有源區(qū)域的第一側表面之間的交叉角。
20.如權利要求14所述的半導體裝置，所述半導體裝置還包括暈環(huán)，所述暈環(huán)形成在有源區(qū)域內，并且具有與輕摻雜漏極的導電性雜質不同的導電性雜質，其中， 暈環(huán)覆蓋輕摻雜漏極的側表面和下端， 第一側表面形成在輕摻雜漏極的表面上，并且第二側表面形成在輕摻雜漏極和暈環(huán)的表面上。
21.一種半導體裝置，包括: 基底，具有第一區(qū)域和第二區(qū)域，第二區(qū)域的圖案密度比第一區(qū)域的圖案密度高； 第一有源區(qū)域，限定在第一區(qū)域中； 第一柵電極，覆蓋第一有源區(qū)域的上部和側表面； 第一溝槽，在第一有源區(qū)域中并且與第一柵電極偏移對齊； 第一應變誘導圖案，位于第一溝槽中； 第二有源區(qū)域，限定在第二區(qū)域中； 第二柵電極，覆蓋第二有源區(qū)域的上部和側表面； 第二溝槽，在第二有源區(qū)域中并且與第二柵電極偏移對齊； 第二應變誘導圖案，位于第二溝槽中，其中，第一有源區(qū)域具有與第一溝槽部分地形成邊界的第一 E形狀的構造，第二有源區(qū)域具有與第二溝槽部分地形成邊界的第二E形狀的構造， 其中，垂直于基底并且橫過第一柵電極的側表面的垂直線被限定為第一垂直線，其中，與垂直于基底并且橫過第二柵電極的側表面的垂直線被限定為第二垂直線，其中，第一垂直線和第一溝槽之間的最短距離被限定為第一水平距離，其中，第二垂直線和第二溝槽之間的最短距離被限定為第二水平距離，其中，第一水平距離和第二水平距離之間的差等于或小于Inm0
22.一種電子裝置，包括: 母板； 半導體基底，安裝在母板上； 有源區(qū)域，限定在半導體基底上； 柵電極，設置在有源區(qū)域上； 輕摻雜漏極， 形成在有源區(qū)域內并與柵電極相鄰； 溝槽，形成在有源區(qū)域內、與柵電極相鄰、并設置在輕摻雜漏極的外部處； 應變誘導圖案，位于溝槽中， 其中，有源區(qū)域包括: 上表面； 第一側表面，面對應變誘導圖案并位于上表面下方； 第二側表面，面對應變誘導圖案并位于第一側表面下方； 第一邊緣，位于上表面和第一側表面之間； 第二邊緣，位于第一側表面和第二側表面之間， 其中，相對于垂直于基底并經過柵電極的側表面的垂直線，第二邊緣比第一邊緣更加靠近， 其中，第二邊緣形成在輕摻雜漏極的表面上。
23.ー種形成半導體裝置的方法，所述方法包括: 制備具有有源區(qū)域的基底； 在有源區(qū)域上形成柵電扱； 在有源區(qū)域中與柵電極相鄰地形成輕摻雜漏極； 在有源區(qū)域中與柵電極相鄰地形成穿過輕摻雜漏極的溝槽； 在溝槽內形成應變誘導圖案， 其中，有源區(qū)域包括上表面、面對應變誘導圖案并位于上表面下方的第一側表面、面對應變誘導圖案并位于第一側表面下方的第二側表面、位于上表面和第一側表面之間的第一邊緣、以及位于第一側表面和第二側表面之間的第二邊緣， 其中，相對于垂直于基底并經過柵電極的側表面的垂直線，第二邊緣比第一邊緣更加靠近， 其中，第二邊緣形成在輕摻雜漏極的表面上。
24.如權利要求23所述的方法，其中，形成溝槽的步驟包括: 在柵電極的側表面上形成犧牲分隔件； 各向異性地蝕刻暴露到犧牲分隔件外部的有源區(qū)域，以形成第一溝槽；各向同性地蝕刻暴露到第一溝槽的內部的有源區(qū)域，以形成第二溝槽； 定向蝕刻暴露到第二溝槽的內部的有源區(qū)域，以形成第三溝槽。
25.如權利要求24所述的方法，其中，第一溝槽包括U形的形狀，其中，經過第一溝槽的底部的水平線和第一溝槽的側壁之間的交叉角的范圍為從86度到89度。
26.ー種形成半導體裝置的方法，所述方法包括: 在基底中形成第一溝槽； 使用各向同性蝕刻エ藝使第一溝槽的內側壁之間的距離擴大，以形成具有彎曲的內側壁且具有內寬度的第二溝槽； 使用定向蝕刻エ藝使第二溝槽的內側壁之間的距離擴大，以形成具有相對于彼此成一定的角度相交的線性的上內側壁和下內側壁的第三溝槽，其中，響應于第二溝槽的彎曲的內側壁的內寬度，控制第三溝槽的位于上內側壁和下內側壁的相交的點處的內寬度。
27.如權利要求26所述的方法，其中，使用各向異性蝕刻來形成第一溝槽。
28.如權利要求26所述的方法，其中，響應于各向同性蝕刻エ藝的參數(shù)來控制第二溝槽的內寬度。
29.如權利要求26所述的方法，其中，響應于定向蝕刻エ藝的參數(shù)來控制第三溝槽的位于上內側壁和下內側壁的相交的點處的內寬度。
30.如權利要求26所述的 方法，所述方法還包括利用應變誘導材料填充溝槽。
【文檔編號】H01L29/10GK103456770SQ201310219256
【公開日】2013年12月18日 申請日期:2013年6月4日 優(yōu)先權日:2012年6月4日
【發(fā)明者】申東石, 金明宣, 南性真, 樸判貴, 鄭會晟, 李來寅 申請人:三星電子株式會社