半導體器件制造方法
【專利摘要】本發(fā)明提供了一種半導體器件制造方法，在CMOS后柵工藝的雙應變應力層的集成工藝中，在打開虛設柵極之后、形成柵極凹槽之前，采用氮等離子體，對暴露的部分張應力層進行處理，使得張應力層在隨后的腐蝕工藝中不被去除，避免了器件性能降低甚至失效。氮等離子處理工藝與常規(guī)工藝兼容，在未明顯增加工藝復雜性的情況下，提高了器件良率。
【專利說明】半導體器件制造方法

【技術領域】
[0001]本發(fā)明涉及半導體器件制造方法領域，特別地，涉及一種應用于CMOS后柵工藝的雙應變應力層的集成方法。

【背景技術】
[0002]半導體集成電路技術在進入到90nm特征尺寸的技術節(jié)點后，維持或提高晶體管性能越來越具有挑戰(zhàn)性。在90nm節(jié)點后，應力技術逐漸被采用以提高器件的性能。與之同時，在制造工藝方面，后柵工藝(gate last)中的高K金屬柵技術(HKMG)也逐漸被采用以應對隨著器件不斷減小而帶來的挑戰(zhàn)。在應力技術中，雙應變應力層(DSL，dual stressliner)技術與常規(guī)工藝兼容性高、成本較低，因此，被各大半導體廠商所采用。
[0003]DSL技術，指的是在不同類型的MOSFET區(qū)域，形成分別具有張應力和壓應力的應力層，通常，在NMOS區(qū)域形成張應力層，在PMOS區(qū)域形成壓應力層。參見附圖3，為采用了DSL技術的CMOS制造工藝中的一個步驟。其中，在襯底I上，形成有NM0S2和PM0S3，不同MOS晶體管被STI結構4隔離開。NM0S2包括NMOS虛設柵極6及其虛設柵極絕緣層5，PM0S3包括PMOS虛設柵極8及其虛設柵極絕緣層7，虛設柵極(du_y gate)及其虛設柵極絕緣層被用于后柵工藝，虛設柵極通常為多晶硅或非晶硅柵極，虛設柵極絕緣層通常為氧化硅層，在完成晶體管其他部件之后，去除虛設柵極及其虛設柵極絕緣層，形成柵極凹槽，然后在柵極凹槽中形成高K柵絕緣層和金屬柵極。NM0S2之上覆蓋有張應力層9，PM0S3之上覆蓋有壓應力層10，應力層材料通常為氮化硅。這兩種應力層分別向NMOS和PMOS的溝道區(qū)域提供應力，以增加溝道區(qū)域載流子的遷移率，保證晶體管在深亞微米領域的性能。介質層11，通常為TE0S，可用以保護大部分的應力層。接著，在此后的步驟中，參見附圖4，需要進行CMP工藝，平坦化器件結構，打開虛設柵極。在打開虛設柵極的同時，靠近柵極間隙壁的部分張應力層9也被暴露出，參見附圖4中虛線圈位置。由于常規(guī)張應力氮化硅在腐蝕液(通常是DHF)中的腐蝕速率遠大于熱氧化層、TEOS以及壓應力氮化硅的腐蝕速率，所以，在去除虛設柵極、形成柵極凹槽時，張應力層9會受到明顯的腐蝕，從而在柵極的兩側出現(xiàn)凹槽20，參見附圖5。這樣，在后續(xù)的HKMG填充時，凹槽20也將被填充，這將導致器件的集成電容增加以及存在短路的風險，降低了器件的性能以及可靠性。
[0004]因此，需要提供一種新的應用于CMOS后柵工藝的雙應變應力層的集成方法，能夠克服上述缺陷，確保應力層提供足夠的應力。


【發(fā)明內容】

[0005]針對目前DSL與HKMG集成會存在的問題，本發(fā)明提出了一種半導體制造方法，采用氮等離子體處理工藝來克服現(xiàn)有技術中的問題。
[0006]本發(fā)明提供一種半導體器件制造方法，其中，包括如下步驟:
[0007]提供半導體襯底，在該半導體襯底上形成STI結構，并進行阱區(qū)注入，形成NMOS區(qū)域和PMOS區(qū)域；
[0008]形成NMOS晶體管和PMOS晶體管，所述NMOS晶體管和所述PMOS晶體管包括虛設柵極和虛設柵極絕緣層；
[0009]在所述NMOS晶體管之上形成張應力層，在所述PMOS晶體管之上形成壓應力層；
[0010]全面性沉積介質層；
[0011]進行第一次CMP工藝，暴露所述虛設柵極的上表面以及部分所述張應力層，并且在所述張應力層和所述壓應力層上剩余部分厚度的所述介質層；
[0012]對所述襯底進行氮等離子體處理；
[0013]依次去除所述虛設柵極和所述虛設柵極絕緣層，形成柵極凹槽；
[0014]在所述柵極凹槽中，分別形成所述NMOS晶體管和所述PMOS晶體管的高K柵絕緣層和金屬柵極。
[0015]根據(jù)本發(fā)明的一個方面，形成NMOS晶體管和PMOS晶體管具體包括:形成所述虛設柵極和所述虛設柵極絕緣層；形成柵極間隙壁；形成晶體管的源漏區(qū)域。
[0016]根據(jù)本發(fā)明的一個方面，在所述NMOS晶體管之上形成張應力層具體包括:全面沉積張應力氮化硅膜，用圖案化的光刻膠層保護位于所述NMOS晶體管的所述張應力氮化硅膜，去除位于所述PMOS晶體管的所述張應力氮化硅膜，然后去除光刻膠層，形成所述張應力層。
[0017]根據(jù)本發(fā)明的一個方面，在所述PMOS晶體管之上形成壓應力層具體包括:全面沉積壓應力氮化硅膜，用圖案化的光刻膠層保護位于所述PMOS晶體管的所述壓應力氮化硅膜，去除位于所述NMOS晶體管的所述壓應力氮化硅膜，然后去除光刻膠層，形成所述壓應力層。
[0018]根據(jù)本發(fā)明的一個方面，剩余部分厚度的所述介質層的厚度為1-10000埃，優(yōu)選為 100-500 埃。
[0019]根據(jù)本發(fā)明的一個方面，所述介質層為氮化硅、氧化硅或者兩者的結合。
[0020]根據(jù)本發(fā)明的一個方面，氮等離子體處理的具體參數(shù)為:腔室氣壓為2-lOTorr，優(yōu)選為6Torr，N2流量為lOOO-lOOOOsccm，優(yōu)選為4000sccm，功率為20-100W，優(yōu)選為40W。
[0021]本發(fā)明的優(yōu)點在于:在CMOS后柵工藝的雙應變應力層的集成工藝中，在打開虛設柵極之后、形成柵極凹槽之前，采用氮等離子體，對暴露的部分張應力層進行處理，使得張應力層在隨后的腐蝕工藝中不被去除，避免了器件性能降低甚至失效。氮等離子處理工藝與常規(guī)工藝兼容，在未明顯增加工藝復雜性的情況下，提高了器件良率。

【專利附圖】

【附圖說明】
[0022]圖1-4，6_8本發(fā)明的半導體器件制造方法流程及其結構示意圖；
[0023]圖5圖示了現(xiàn)有技術DSL與HKMG集成中存在的問題。

【具體實施方式】
[0024]以下，通過附圖中示出的具體實施例來描述本發(fā)明。但是應該理解，這些描述只是示例性的，而并非要限制本發(fā)明的范圍。此外，在以下說明中，省略了對公知結構和技術的描述，以避免不必要地混淆本發(fā)明的概念。
[0025]本發(fā)明提供一種半導體器件制造方法，特別地涉及一種應用于CMOS后柵工藝的雙應變應力層的集成方法。下面，參見附圖1-4，6-8，將詳細描述本發(fā)明提供的半導體器件制造方法。
[0026]首先，參見附圖1，在半導體襯底I上，形成有NM0S2和PM0S3，不同MOS晶體管被STI結構4隔離開。其中，本實施例中采用了單晶硅襯底，可選地，也可采用鍺襯底或者其他合適的半導體襯底。在半導體襯底I上形成STI結構4的方法具體包括，首先在半導體襯底I上涂布光刻膠，接著光刻出STI結構4圖形，并對半導體襯底I進行各向異性的刻蝕獲得淺溝槽，在該淺溝槽中填充介電材料，如S12，從而形成STI結構。在形成STI結構4之后，進行阱區(qū)注入(未在圖中示出)，形成NMOS區(qū)域和PMOS區(qū)域。PMOS的阱區(qū)注入雜質為N型雜質，而NMOS的阱區(qū)注入雜質為P型雜質。
[0027]接著，形成NMOS虛設柵極6及其虛設柵極絕緣層5，PMOS虛設柵極8及其虛設柵極絕緣層7。具體包括:先在襯底I表面沉積一層虛設柵極絕緣層材料，例如是S12，其厚度優(yōu)選為0.5-10nm，沉積工藝例如為CVD。之后，沉積虛設柵極材料，在本發(fā)明后柵工藝中，虛設柵極材料例如是多晶硅或非晶硅。另外，虛設柵極材料層之上還形成有硬掩模層(未圖示)。然后，進行光刻膠涂布，光刻，定義出虛設柵極圖形，對虛設柵極材料以及虛設柵極絕緣層材料順序刻蝕，從而同時形成NMOS和PMOS的虛設柵極及其虛設柵極絕緣層。虛設柵極(du_y gate)及其虛設柵極絕緣層被用于后柵工藝，在完成晶體管其他部件之后，去除虛設柵極及其虛設柵極絕緣層，形成柵極凹槽，然后在柵極凹槽中形成高K柵絕緣層和金屬柵極。在本實施例中，虛設柵極的上表面距離襯底I表面的高度為tv
[0028]形成虛設柵極線條后，形成柵極間隙壁，采用沉積和回刻蝕的方式。之后，分別形成NMOS和PMOS的源漏區(qū)域，可以采用離子注入的方式，也可以首先以虛設柵極為掩模進行自對準的源漏區(qū)域刻蝕，形成源漏區(qū)域溝槽，然后進行源漏區(qū)域外延生長，從而形成晶體管的源漏區(qū)域。
[0029]參見附圖2，在NM0S2之上沉積張應力層9。具體包括:首先全面沉積張應力氮化硅膜，然后用圖案化的光刻膠層保護NM0S2區(qū)域的張應力氮化硅膜，去除PM0S3區(qū)域的張應力氮化硅膜，然后去除光刻膠層。接著，在PM0S3之上沉積壓應力層10。具體包括:首先全面沉積壓應力氮化硅膜，然后用圖案化的光刻膠層保護PM0S3區(qū)域的壓應力氮化硅膜，去除NM0S2區(qū)域的壓應力氮化硅膜，然后去除光刻膠層。壓應力層10的厚度與張應力層9的厚度優(yōu)選地相等，也可以不相等，但差別不超過50nm。
[0030]以上兩種應力層分別向NMOS和PMOS的溝道區(qū)域提供應力，以增加溝道區(qū)域載流子的遷移率，保證晶體管在深亞微米領域的性能。同時，張應力層9和壓應力層10的形成先后順序可以互換。
[0031]接著，參見附圖3，全面沉積一介質層11。介質層11的材料通常為TE0S，可用以保護大部分的張應力層和壓應力層。
[0032]之后，參見附圖4，進行第一次CMP工藝，暴露虛設柵極的上表面以及部分張應力層9，并且在張應力層9和壓應力層10上剩余部分厚度的介質層11。剩余的介質層11需要具備一定的厚度，優(yōu)選為1-10000埃，優(yōu)選為100-500埃。從附圖4中可以看出，剩余的介質層11覆蓋了大部分的張應力層9和壓應力層10，但是，張應力層9和壓應力層10靠近柵極間隙壁的部分被暴露出(圖4中虛線圈位置)。
[0033]接著，參見附圖6，對襯底進行氮等離子體處理。經(jīng)過此步驟但等離子體的處理，暴露出的部分張應力層9在隨后的腐蝕工藝中的腐蝕速率將得到顯著下降。氮等離子體處理的具體工藝參數(shù)為:腔室氣壓為2-10Torr，優(yōu)選為6Torr，N2流量為lOOO-lOOOOsccm，優(yōu)選為4000sccm，功率為20-100W，優(yōu)選為40W ;同時，頻率為高頻。
[0034]接下來，參見附圖7，依次去除虛設柵極和虛設柵極絕緣層，形成柵極凹槽12。具體包括:先去除虛設柵極6和8 ;接著，去除虛設柵極絕緣層5和7，去除方式是DHF或Β0Ε。由于介質層11覆蓋了大部分的張應力層9和壓應力層10，同時，經(jīng)過氮等離子體處理，靠近柵極間隙壁的小部分暴露出的張應力層9在DHF中的腐蝕速率也變得非常小，因而張應力層9腐蝕會很小，能夠被控制在期望的范圍內，而大部分的張應力層9得以保存，可以向溝道提供足夠的應力。
[0035]然后，參見附圖8，在柵極凹槽12中分別形成NM0S2的高K柵絕緣層13和金屬柵極14，PM0S3的高K柵絕緣層15和金屬柵極16。高K柵絕緣層13和高K柵絕緣層15選自以下材料之一或其組合構成的一層或多層=Al2O3, HfO2，包括HfSi0x、HfS1N, HfAlOx,HfTaOx, HfLaOx, HfAlS1x以及HfLaS1x至少之一在內的鉿基高K介質材料，包括Zr02、La203、LaA103、T12、或Y2O3至少之一在內的稀土基高K介質材料。高K柵絕緣層13和高K柵絕緣層15的厚度為0.5-100nm，優(yōu)選為Ι-lOnm，沉積工藝例如為CVD。金屬柵極14和金屬柵極16的材料為金屬或金屬化合物，例如TiN，TaN, W。NMOS和PMOS的柵極以及高K柵極絕緣層形成順序可以根據(jù)需求調換。
[0036]這樣，高K金屬柵極制造完成，實現(xiàn)了本發(fā)明的后柵工藝和雙應變應力層集成工藝，之后可以進行層間介質層以及互連線的制備。
[0037]至此，本發(fā)明提出并詳細描述了后柵工藝和雙應變應力層集成的半導體器件制造方法。在本發(fā)明的方法中，在打開虛設柵極之后、形成柵極凹槽之前，采用氮等離子體，對暴露的部分張應力層進行處理，使得張應力層在隨后的腐蝕工藝中不被去除，避免了器件性能降低甚至失效。氮等離子處理工藝與常規(guī)工藝兼容，在未明顯增加工藝復雜性的情況下，提聞了器件良率。
[0038]以上參照本發(fā)明的實施例對本發(fā)明予以了說明。但是，這些實施例僅僅是為了說明的目的，而并非為了限制本發(fā)明的范圍。本發(fā)明的范圍由所附權利要求及其等價物限定。不脫離本發(fā)明的范圍，本領域技術人員可以做出多種替換和修改，這些替換和修改都應落在本發(fā)明的范圍之內。
【權利要求】
1.一種半導體器件制造方法，其特征在于，包括如下步驟: 提供半導體襯底，在該半導體襯底上形成STI結構，并進行阱區(qū)注入，形成NMOS區(qū)域和PMOS區(qū)域； 形成NMOS晶體管和PMOS晶體管，所述NMOS晶體管和所述PMOS晶體管包括虛設柵極和虛設柵極絕緣層； 在所述NMOS晶體管之上形成張應力層，在所述PMOS晶體管之上形成壓應力層； 全面性沉積介質層； 進行第一次CMP工藝，暴露所述虛設柵極的上表面以及部分所述張應力層，并且在所述張應力層和所述壓應力層上剩余部分厚度的所述介質層； 對所述襯底進行氮等離子體處理； 依次去除所述虛設柵極和所述虛設柵極絕緣層，形成柵極凹槽； 在所述柵極凹槽中，分別形成所述NMOS晶體管和所述PMOS晶體管的高K柵絕緣層和金屬柵極。
2.根據(jù)權利要求1所述的方法，其特征在于，形成NMOS晶體管和PMOS晶體管具體包括:形成所述虛設柵極和所述虛設柵極絕緣層；形成柵極間隙壁；形成晶體管的源漏區(qū)域。
3.根據(jù)權利要求1所述的方法，其特征在于，在所述NMOS晶體管之上形成張應力層具體包括:全面沉積張應力氮化硅膜，用圖案化的光刻膠層保護位于所述NMOS晶體管的所述張應力氮化硅膜，去除位于所述PMOS晶體管的所述張應力氮化硅膜，然后去除光刻膠層，形成所述張應力層。
4.根據(jù)權利要求1所述的方法，其特征在于，在所述PMOS晶體管之上形成壓應力層具體包括:全面沉積壓應力氮化硅膜，用圖案化的光刻膠層保護位于所述PMOS晶體管的所述壓應力氮化硅膜，去除位于所述NMOS晶體管的所述壓應力氮化硅膜，然后去除光刻膠層，形成所述壓應力層。
5.根據(jù)權利要求1所述的方法，其特征在于，剩余部分厚度的所述介質層的厚度為1-10000 埃，優(yōu)選為 100-500 埃。
6.根據(jù)權利要求1所述的方法，其特征在于，所述介質層為氮化硅、氧化硅或者兩者的彡口 口 ?
7.根據(jù)權利要求1所述的方法，其特征在于，氮等離子體處理的具體參數(shù)為:腔室氣壓為 2-10Torr，優(yōu)選為 6Torr，N2 流量為 lOOO-lOOOOsccm，優(yōu)選為 4000sccm，功率為 20-100W，優(yōu)選為40W。
【文檔編號】H01L21/336GK104253049SQ201310269697
【公開日】2014年12月31日 申請日期:2013年6月28日 優(yōu)先權日:2013年6月28日
【發(fā)明者】秦長亮, 徐強, 洪培真, 殷華湘, 尹海洲, 李俊峰, 趙超 申請人:中國科學院微電子研究所