具有器件收益和生產(chǎn)率改進(jìn)的金屬柵極結(jié)構(gòu)的制作方法
【專利摘要】本發(fā)明提供了半導(dǎo)體結(jié)構(gòu)。半導(dǎo)體結(jié)構(gòu)包括半導(dǎo)體襯底和設(shè)置在半導(dǎo)體襯底上的柵疊層。柵疊層包括高k介電材料層、位于高k介電材料層上方的富鈦TiN層以及設(shè)置在富鈦TiN層上方的金屬層。金屬層包括鋁。本發(fā)明還提供了具有器件收益和生產(chǎn)率改進(jìn)的金屬柵極結(jié)構(gòu)。
【專利說明】具有器件收益和生產(chǎn)率改進(jìn)的金屬柵極結(jié)構(gòu)
[0001]相關(guān)申請(qǐng)的交叉引用
[0002]本申請(qǐng)要求于2012年11月7日提交的美國臨時(shí)專利申請(qǐng)第61/723，470號(hào)的優(yōu)先權(quán)，其全部內(nèi)容結(jié)合于此作為參考。
【技術(shù)領(lǐng)域】
[0003]本發(fā)明一般地涉及半導(dǎo)體【技術(shù)領(lǐng)域】，更具體地來說，涉及半導(dǎo)體結(jié)構(gòu)及其形成方法。
【背景技術(shù)】
[0004]在集成電路工業(yè)的先進(jìn)技術(shù)節(jié)點(diǎn)中，采用高k介電材料和金屬以形成諸如金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET)的場效應(yīng)晶體管(FET)的柵疊層。例如，通常通過化學(xué)機(jī)械拋光(CMP)來平坦化金屬柵疊層，通常在CMP之后所得到的柵極高度相對(duì)較低。這可能導(dǎo)致不期望的結(jié)果，諸如增加的缺陷(例如，凸塊缺陷)和不良的導(dǎo)通/截止(1n/1ff)器件性能。因此，需要一種金屬柵疊層的結(jié)構(gòu)及其制造方法來解決以上所提出的問題。

【發(fā)明內(nèi)容】

[0005]為了解決現(xiàn)有技術(shù)中的缺陷，根據(jù)本發(fā)明的一方面，提供了一種半導(dǎo)體結(jié)構(gòu)，包括:半導(dǎo)體襯底；以及柵疊層，設(shè)置在所述半導(dǎo)體襯底上；其中，所述柵疊層包括:高k介電材料層，富鈦TiN層，位于所述高k介電層上方，和金屬層，設(shè)置在所述富鈦TiN層上方。
[0006]在該半導(dǎo)體結(jié)構(gòu)中，所述金屬層包括鋁。
[0007]該半導(dǎo)體結(jié)構(gòu)進(jìn)一步包括:位于所述柵疊層上方的覆蓋層。
[0008]在該半導(dǎo)體結(jié)構(gòu)中，所述覆蓋層包括無硅烷基氧化物。
[0009]在該半導(dǎo)體結(jié)構(gòu)中，所述柵疊層進(jìn)一步包括:功函金屬膜。
[0010]在該半導(dǎo)體結(jié)構(gòu)中，所述功函金屬膜是η金屬。
[0011]在該半導(dǎo)體結(jié)構(gòu)中，所述功函金屬膜的功函基本等于或小于約4.4eV。
[0012]在該半導(dǎo)體結(jié)構(gòu)中，所述結(jié)構(gòu)是nFET的一部分，并且進(jìn)一步包括:源極區(qū)域和漏極區(qū)域，在所述柵疊層的兩側(cè)上位于所述襯底中。
[0013]根據(jù)本發(fā)明的另一方面，提供了一種半導(dǎo)體結(jié)構(gòu)，包括:半導(dǎo)體襯底；柵疊層，設(shè)置在所述半導(dǎo)體襯底上；其中，所述柵疊層包括:高k介電材料層，和金屬層，設(shè)置在所述高k介電材料層上方；以及無硅烷基氧化物，覆蓋所述金屬層。
[0014]在該半導(dǎo)體結(jié)構(gòu)中，所述金屬層包括鋁。
[0015]在該半導(dǎo)體結(jié)構(gòu)中，所述無硅烷基氧化物包括TEOS。
[0016]在該半導(dǎo)體結(jié)構(gòu)中，所述無硅烷基氧化物包括SAM24。
[0017]在該半導(dǎo)體結(jié)構(gòu)中，所述柵疊層進(jìn)一步包括:功函金屬膜。
[0018]在該半導(dǎo)體結(jié)構(gòu)中，所述功函金屬膜是η金屬。
[0019]在該半導(dǎo)體結(jié)構(gòu)中，所述功函金屬膜的功函基本等于或小于約4.4eV。[0020]在該半導(dǎo)體結(jié)構(gòu)中，所述結(jié)構(gòu)是nFET的一部分，且進(jìn)一步包括:源極區(qū)域和漏極區(qū)域，在所述柵疊層的兩側(cè)上位于所述襯底中。
[0021]根據(jù)本發(fā)明的又一方面，提供了一種用于形成半導(dǎo)體結(jié)構(gòu)的方法，包括:在所述半導(dǎo)體襯底上方形成功函層；在所述功函層上方形成富鈦TiN層；以及在所述富鈦TiN層上方形成金屬柵極結(jié)構(gòu)。
[0022]該方法進(jìn)一步包括:在所述金屬柵極結(jié)構(gòu)上方形成覆蓋層，使用無硅烷氧化物工藝形成所述覆蓋層。
[0023]在該方法中，所述金屬柵極結(jié)構(gòu)包括鋁。
[0024]該方法進(jìn)一步包括:在所述半導(dǎo)體襯底上方形成偽柵極；以及去除所述偽柵極以形成溝槽，在所述溝槽中形成所述功函層、所述富鈦TiN層和所述金屬柵極結(jié)構(gòu)。
【專利附圖】

【附圖說明】
[0025]當(dāng)結(jié)合附圖進(jìn)行閱讀時(shí)，可以通過接下來的詳細(xì)描述更好地理解本發(fā)明的各個(gè)方面。應(yīng)該強(qiáng)調(diào)的是，根據(jù)工業(yè)中的標(biāo)準(zhǔn)實(shí)踐，各個(gè)部件沒有按尺寸繪制。事實(shí)上，為了清楚的討論，各個(gè)部件的尺寸可以任意地增加或減小。
[0026]圖1和圖3是用于制造具有根據(jù)本發(fā)明的各個(gè)方面所構(gòu)造的金屬柵疊層的半導(dǎo)體器件的方法的流程圖。
[0027]圖2和圖4是在一個(gè)或多個(gè)實(shí)施例中具有根據(jù)本發(fā)明的各個(gè)方面所構(gòu)造的處于各個(gè)制造階段期間的金屬柵疊層的半導(dǎo)體器件的截面圖。
【具體實(shí)施方式】
[0028]應(yīng)該理解，以下公開內(nèi)容提供了許多用于實(shí)施各個(gè)實(shí)施例的不同特征的不同實(shí)施例或?qū)嵗?。以下描述組件和配置的具體實(shí)例以簡化本發(fā)明。當(dāng)然，這僅僅是實(shí)例，并不是用于限制本發(fā)明。另外，本發(fā)明可以在多個(gè)實(shí)施例中重復(fù)參考符號(hào)和/或字符。這種重復(fù)用于簡化和清楚，并且其本身不表示所述多個(gè)實(shí)施例和/或配置之間的關(guān)系。而且，在以下描述中，第一部件形成在第二部件上方或者之上可以包括以直接接觸的方式形成第一部件和第二部件的實(shí)施例，還可以包括形成介于第一部件和第二部件之間的附加部件，從而使得第一部件和第二部件不直接接觸的實(shí)施例。
[0029]圖1是用于制造具有根據(jù)本發(fā)明的各個(gè)方面所構(gòu)造的柵疊層的半導(dǎo)體器件的偽柵極方法100的一個(gè)實(shí)施例的流程圖。圖2提供了處于各個(gè)制造階段期間的具有柵疊層的半導(dǎo)體結(jié)構(gòu)200的一個(gè)實(shí)施例的截面圖。參考圖1和圖2共同描述了半導(dǎo)體結(jié)構(gòu)200和制造半導(dǎo)體器件200的方法100。應(yīng)該理解，作為示例性的實(shí)施例描述了偽柵極(或后柵極)工藝，除非在權(quán)利要求中明確的描述，否則不用于進(jìn)行限定。
[0030]方法100開始于步驟102，提供了半導(dǎo)體襯底202。半導(dǎo)體襯底202包括硅。可選地，襯底202包括鍺或硅鍺。在其他實(shí)施例中，襯底202可以使用其他半導(dǎo)體材料，諸如金剛石、碳化硅、砷化鎵、GaAsP、Al InAs、AlGaAs、GaInP、或它們的其他合適組合。
[0031]半導(dǎo)體襯底也包括通過合適技術(shù)(諸如，離子注入)所形成的各種摻雜區(qū)域，諸如，η阱和P阱。半導(dǎo)體襯底202也包括各種形成于襯底中的諸如淺溝槽隔離件(STI) 204的各種隔離部件，以將各種器件分隔開。STI的形成可以包括在襯底中蝕刻溝槽以及通過諸如氧化硅、氮化硅或氮氧化硅的絕緣材料填充溝槽。填充的溝槽可以具有多層結(jié)構(gòu)，諸如，填充溝槽的熱氧化物襯里和氮化硅。在一個(gè)實(shí)施例中，可以使用以下工藝序列制造STI結(jié)構(gòu)，諸如:生長焊盤氧化物、形成低壓化學(xué)汽相沉積(LPCVD)氮化物層、使用光刻膠和掩模圖案化STI開口、在襯底中蝕刻溝槽、任選地生長熱氧化物溝槽襯里以改善溝槽界面、使用CVD氧化物填充溝槽以及使用化學(xué)機(jī)械平坦化(CMP)進(jìn)行拋光和平坦化。
[0032]繼續(xù)本實(shí)施例，在半導(dǎo)體襯底202上形成高k介電材料層212。高k介電層212包括的介電材料的介電常數(shù)高于熱氧化硅的介電常數(shù)(約為3.9)。通過諸如ALD的合適的工藝形成高k介電材料層212。其他形成高k介電材料層的方法包括金屬有機(jī)化學(xué)汽相沉積(M0CVD)、物理汽相沉積(PVD)、紫外臭氧氧化或分子束外延(MBE)。在一個(gè)實(shí)施例中，高k介電材料包括Hf02?？蛇x地,高k介電材料層包括金屬氮化物、金屬娃化物或其他金屬氧化物。此外，可以在高k介電材料層212和襯底202之間形成界面層。
[0033]在高k介電材料層212上方形成多晶硅層220。通過諸如CVD的合適的技術(shù)來形成多晶硅層220。在一個(gè)實(shí)例中，多晶硅層220是非摻雜的。在另一個(gè)實(shí)例中，多晶硅層220的厚度介于約500埃和約1000埃之間。
[0034]如圖2所示，圖案化多晶硅層220?？梢酝ㄟ^多種方式(諸如，使用圖案化掩模，隨后進(jìn)行蝕刻工藝)實(shí)施多晶硅層220的圖案化。在本實(shí)施例中，對(duì)柵極電介質(zhì)212也進(jìn)行圖案化。因此，如圖2所示形成偽柵極。
[0035]執(zhí)行工藝前進(jìn)至步驟104，在襯底202中形成源極部件206和漏極部件206。在本實(shí)施例中，在偽柵極220的側(cè)壁上形成柵極間隔件214。柵極間隔件214包括一種或多種介電材料，諸如氧化硅、氮化硅、氮氧化硅或它們的組合。源極和漏極206包括通過合適技術(shù)(諸如離子注入)引入半導(dǎo)體襯底202中的摻雜物質(zhì)。在一個(gè)實(shí)施例中，柵疊層被配置在用于η型場效應(yīng)晶體管(nFET)的有源區(qū)域中，并且源極和漏極的摻雜物是η型摻雜物，諸如磷或砷。在另一個(gè)實(shí)施例中，柵疊層被配置在用于P型場效應(yīng)晶體管(PFET)的有源區(qū)域中，并且源極和漏極的摻雜物是P型摻雜物，諸如，硼或鎵。在又一個(gè)實(shí)施例中，如圖2所示，源極和漏極206包括輕型摻雜漏極和重型摻雜部件。
[0036]方法100繼續(xù)到步驟106，在襯底上形成層間電介質(zhì)(ILD) 230。通過合適的技術(shù)(諸如，CVD)沉積ILD230。ILD230包括諸如氧化硅、低k介電材料或它們的組合的介電材料。此后可以應(yīng)用化學(xué)機(jī)械拋光(CMP)工藝以平坦化ILD230的表面。
[0037]方法100繼續(xù)到步驟108，去除多晶硅層220，產(chǎn)生柵極溝槽。通過合適的蝕刻工藝(諸如，濕蝕刻)去除多晶硅。在步驟110中，在柵極溝槽中形成金屬柵疊層，以下參考圖3和圖4進(jìn)行更細(xì)節(jié)的描述。
[0038]參見圖3，形成金屬柵疊層開始于步驟112，形成具有合適功函的第一金屬層402。第一金屬也稱為功函金屬。對(duì)于nFET,第一金屬402具有基本上等于或小于約4.4eV的功函，被稱為η金屬。對(duì)于pFET,第一金屬402具有基本上等于或大于約4.8eV的功函,被稱為P金屬。在本實(shí)例中，形成η金屬功函(NWF)層，且NWF層包括鉭或鈦鋁。在另一個(gè)實(shí)例中，P金屬包括氮化鈦或氮化鉭。通過合適的技術(shù)來沉積功函金屬402。在本實(shí)施例中，通過PVD沉積NWF。
[0039]在步驟114中，在功函金屬上方形成阻擋層404。繼續(xù)以上實(shí)例，阻擋層是TiN層。TiN層是富鈦的，含義為Ti/N> I。在本實(shí)施例中，通過PVD來沉積TiN。[0040]在步驟116中，填充金屬材料420在溝槽中沉積在阻擋層404之上。在本實(shí)施例中，填充金屬材料420包括鋁，但是應(yīng)該理解，其他實(shí)施例可以提供諸如銅鋁合金。通過諸如PVD或噴鍍的合適的技術(shù)沉積填充金屬材料420。在步驟118中，平坦化金屬柵極。在一個(gè)實(shí)施例中，應(yīng)用CMP工藝以去除多余的金屬，包括沉積在ILD230上的任何金屬。層402、層404、和層420的組合形成用于去除多晶硅偽柵極220 (圖2)所剩余溝槽的替換金屬柵極。應(yīng)該理解，附加層也可以包括在替換金屬柵極中。
[0041]在步驟120中，在替換金屬柵極上方形成覆蓋層。在本實(shí)施例中，通過諸如化學(xué)汽相沉積(CVD)或原子層沉積(ALD)，在替換金屬柵極上沉積無硅烷氧化物層425。在更多具體實(shí)施例中，根據(jù)下列方程中的一個(gè)，無硅烷氧化物層包括TEOS (Si (C2H5O)4)或SAM24(C8H22N2Si):
[0042](I) TE0S+02w/i HF 等離子體=>Si02
[0043](2) SAM24+02w/i HF 等離子體=>Si02
[0044]等式(I)是等離子體增強(qiáng)的TEOS的實(shí)例，且等式(2)是ALD氧化物的實(shí)例。
[0045]在步驟122中，在襯底上形成第二 ILD430。通過合適的技術(shù)(諸如，CVD或旋涂玻璃)沉積ILD430。ILD430包括諸如氧化硅、低k介電材料或它們的組合的介電材料。此后，可以應(yīng)用化學(xué)機(jī)械拋光(CMP)工藝以平坦化ILD430的表面。
[0046]可以接下來使用其他工藝步驟形成功能電路。例如，在襯底上形成互連結(jié)構(gòu)并且該互連結(jié)構(gòu)被設(shè)計(jì)為連接各種晶體管和其他器件以形成功能電路?；ミB結(jié)構(gòu)包括各種導(dǎo)電部件，諸如用于水平連接的金屬線和用于垂直連接的接觸件/通孔?？梢杂砂ㄣ~、鎢和硅的各種導(dǎo)電材料來實(shí)現(xiàn)各種互連部件。在一個(gè)實(shí)例中，使用鑲嵌工藝以形成基于銅的多層互連結(jié)構(gòu)。在另一個(gè)實(shí)施例中，鎢用于在接觸孔中形成鎢塞。
[0047]本發(fā)明不限于半導(dǎo)體結(jié)構(gòu)包括場效應(yīng)晶體管(諸如，金屬氧化物硅(MOS)晶體管)的應(yīng)用，并且可以延伸到其他具有金屬柵疊層的集成電路。例如，半導(dǎo)體結(jié)構(gòu)200可以包括動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)單元、單電子晶體管(SET)和/或其他微電子器件(本文中共同稱為微電子器件)。在另一個(gè)實(shí)施例中，半導(dǎo)體結(jié)構(gòu)200包括FinFET晶體管。當(dāng)然，本發(fā)明的方面也可應(yīng)用于和/或容易適用于其他類型的晶體管，包括單柵極晶體管、雙柵極晶體管和其他多柵極晶體管，并且可以應(yīng)用于多種不同應(yīng)用(包括傳感器單元、存儲(chǔ)單元、邏輯單元等)中。
[0048]盡管已經(jīng)詳細(xì)描述了本發(fā)明的實(shí)施例，但本領(lǐng)域普通技術(shù)人員應(yīng)該理解，在不背離本發(fā)明精神與范圍的條件下，本文中可以進(jìn)行不同的改變、替換和修改。在一個(gè)實(shí)施例中，柵電極可以可選地或另外地包括其他合適的金屬?；A(chǔ)程序可以實(shí)現(xiàn)其他有效的清洗程序。公開的方法用于但不限于形成一個(gè)晶體管，諸如，η型金屬氧化物半導(dǎo)體場效應(yīng)晶體管(nMOSFET)。例如，多個(gè)nMOSFET和多個(gè)p型金屬氧化物半導(dǎo)體場效應(yīng)晶體管(pMOSFET)形成在相同的襯底上，在共同的程序(分別形成一些部件)中形成nMOSFET和pMOSFET。在具體實(shí)例中，在nMOSFET區(qū)域中形成η金屬，而通過η金屬的沉積覆蓋pMOSFET區(qū)域。
[0049]在另一個(gè)實(shí)施例中，半導(dǎo)體襯底可以包括外延層。例如，襯底可以具有覆蓋塊狀半導(dǎo)體的外延層。此外，襯底可以包括諸如掩埋介電層的絕緣體上半導(dǎo)體(SOI)結(jié)構(gòu)?？蛇x地，襯底可以包括諸如掩埋氧化物(BOX)層的掩埋介電層，諸如可以通過注氧隔離(SIMOX)技術(shù)、晶圓結(jié)合、選擇性外延生長(SEG)或其他合適的方法來形成掩埋介電層。[0050]根據(jù)一個(gè)實(shí)施例，本發(fā)明描述了半導(dǎo)體結(jié)構(gòu)。半導(dǎo)體結(jié)構(gòu)包括半導(dǎo)體襯底和設(shè)置在半導(dǎo)體襯底上的柵疊層。柵疊層包括高k介電材料層、位于高k介電層上方的富鈦TiN層以及設(shè)置在富鈦TiN層上方的金屬層。在一些實(shí)施例中，金屬層包括鋁。
[0051]本發(fā)明還描述了另一種半導(dǎo)體結(jié)構(gòu)，包括半導(dǎo)體襯底和設(shè)置在半導(dǎo)體襯底上的柵疊層。在該實(shí)施例中，柵疊層包括高k介電材料層、設(shè)置在高k介電材料層上方的金屬層以及覆蓋金屬層的無硅烷基氧化物。在一些實(shí)施例中，金屬層包括鋁。
[0052]本發(fā)明還描述了形成半導(dǎo)體結(jié)構(gòu)的方法。方法包括在半導(dǎo)體襯底上方形成功函層、在功函層上方形成富鈦TiN層以及在富鈦TiN層上方形成金屬柵極結(jié)構(gòu)。在一些實(shí)施例中，金屬柵極包括鋁。此外，在一些實(shí)施例中，方法包括在金屬柵極結(jié)構(gòu)上方形成覆蓋層；使用無硅烷氧化物工藝形成覆蓋層。
[0053]上面論述了多個(gè)實(shí)施例的部件。本領(lǐng)域普通技術(shù)人員應(yīng)該理解，可以很容易地使用本發(fā)明作為基礎(chǔ)來設(shè)計(jì)或修改其他用于執(zhí)行與本文所介紹實(shí)施例相同的目的和/或?qū)崿F(xiàn)相同優(yōu)點(diǎn)的工藝和結(jié)構(gòu)。本領(lǐng)域普通技術(shù)人員還應(yīng)該意識(shí)到，這種等效構(gòu)造并不背離本發(fā)明的精神和范圍，并且在不背離本發(fā)明的精神和范圍的情況下，可以進(jìn)行多種變化、替換以及改變。
【權(quán)利要求】
1.一種半導(dǎo)體結(jié)構(gòu),包括: 半導(dǎo)體襯底；以及 柵疊層，設(shè)置在所述半導(dǎo)體襯底上；其中，所述柵疊層包括: 高k介電材料層， 富鈦TiN層，位于所述高k介電層上方，和 金屬層，設(shè)置在所述富鈦TiN層上方。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，其中，所述金屬層包括鋁。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，進(jìn)一步包括:位于所述柵疊層上方的覆蓋層。
4.根據(jù)權(quán)利要求3所述的半導(dǎo)體結(jié)構(gòu)，其中，所述覆蓋層包括無硅烷基氧化物。
5.根據(jù)權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，其中，所述柵疊層進(jìn)一步包括:功函金屬膜。
6.根據(jù)權(quán)利要求5所述的半導(dǎo)體結(jié)構(gòu)，其中，所述功函金屬膜是η金屬。
7.根據(jù)權(quán)利要求6所述的半導(dǎo)體結(jié)構(gòu)，其中，所述功函金屬膜的功函基本等于或小于約 4.4eVo
8.根據(jù)權(quán)利要求6所述的半導(dǎo)體結(jié)構(gòu)，其中，所述結(jié)構(gòu)是nFET的一部分，并且進(jìn)一步包括: 源極區(qū)域和漏極區(qū)域，在所述柵疊層的兩側(cè)上位于所述襯底中。
9.一種半導(dǎo)體結(jié)構(gòu),包括: 半導(dǎo)體襯底； 柵疊層，設(shè)置在所述半導(dǎo)體襯底上；其中，所述柵疊層包括: 高k介電材料層，和 金屬層，設(shè)置在所述高k介電材料層上方；以及 無硅烷基氧化物，覆蓋所述金屬層。
10.一種用于形成半導(dǎo)體結(jié)構(gòu)的方法，包括: 在所述半導(dǎo)體襯底上方形成功函層； 在所述功函層上方形成富鈦TiN層；以及 在所述富鈦TiN層上方形成金屬柵極結(jié)構(gòu)。
【文檔編號(hào)】H01L21/28GK103811538SQ201310279559
【公開日】2014年5月21日 申請(qǐng)日期:2013年7月4日 優(yōu)先權(quán)日:2012年11月7日
【發(fā)明者】鐘鴻欽, 蔡向榮, 李顯銘, 洪正隆, 魏孝寬 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司