半導體互連結(jié)構(gòu)、包括其的半導體器件及它們的制備方法
【專利摘要】本申請?zhí)峁┝艘环N半導體互連結(jié)構(gòu)、包括其的半導體器件及它們的制備方法。其中半導體互連結(jié)構(gòu)包括設置在半導體器件上的內(nèi)金屬層；設置在內(nèi)金屬層上的電介質(zhì)層，且該電介質(zhì)層具有使內(nèi)金屬層裸露的通孔；設置在通孔中的緩沖部；以及填充在內(nèi)置有緩沖部的通孔中的導電部。本申請通過設置電介質(zhì)層和緩沖部同時為材質(zhì)較軟的導電部提供支撐，能夠減緩鍵合連接過程中外接銅材料對導電部的沖擊力，進而降低該沖擊力對內(nèi)金屬層的破壞，避免內(nèi)金屬層出現(xiàn)裂紋，破損，提高該半導體互連結(jié)構(gòu)的電連穩(wěn)定性，提高采用這種半導體互連結(jié)構(gòu)的半導體器件的使用壽命。
【專利說明】半導體互連結(jié)構(gòu)、包括其的半導體器件及它們的制備方法

【技術(shù)領(lǐng)域】
[0001]本申請涉及IC芯片集成電路【技術(shù)領(lǐng)域】，更具體地，涉及一種半導體互連結(jié)構(gòu)、包括其的半導體器件及它們的制備方法。

【背景技術(shù)】
[0002]半導體互連結(jié)構(gòu)是半導體器件所包含的一種常見結(jié)構(gòu)。傳統(tǒng)的半導體工藝主要采用鋁作為半導體互連材料，在信號延時上已經(jīng)受到限制。尤其是在90nm或以下的技術(shù)節(jié)點上，主要的信號延時來自半導體互連結(jié)構(gòu)的部分。為了解決這一問題，研究人員提出將銅工藝融入半導體器件的制造工藝中，將銅材料制成與半導體器件內(nèi)的金屬互連的內(nèi)金屬板的方案。
[0003]如圖1中半導體互連結(jié)構(gòu)所示，現(xiàn)有的半導體互連結(jié)構(gòu)中同時融合了鋁材和銅材制作半導體互連結(jié)構(gòu)，這種互連結(jié)構(gòu)包括設置在半導體器件表面的內(nèi)金屬層(為銅材料)10'，包括位于內(nèi)金屬層10'上的刻蝕阻擋層11'，以及位于刻蝕阻擋層11'上的電介質(zhì)層20'，電介質(zhì)層20'和刻蝕阻擋層11'中具有使內(nèi)金屬層10'部分表面外露的通孔，鋁導電部50'設置在通孔中。其中電介質(zhì)層20'沿刻蝕阻擋層11'上表面向外的方向依次包括:氧化物層22' — SiN層21' —氧化物層22'的結(jié)構(gòu)。
[0004]具有上述半導體互連結(jié)構(gòu)的器件在與其他器件進行鍵合連接的過程中，由于銅材質(zhì)較硬，外接的銅線與上述半導體互連結(jié)構(gòu)中鋁導電部50'焊接時，熔融銅液滴落在鋁導電部50'上產(chǎn)生的沖擊力會沿鋁導電部50'向下作用在內(nèi)金屬層10'上。而過硬的內(nèi)金屬層10'在外加的沖擊力下容易出現(xiàn)裂紋，影響半導體器件的電連接穩(wěn)定性。


【發(fā)明內(nèi)容】

[0005]為了解決現(xiàn)有技術(shù)中的不足，本申請?zhí)峁┝艘环N半導體互連結(jié)構(gòu)、包括其的半導體器件及它們的制備方法，以克服鍵合連接過程中外施沖擊力易對內(nèi)金屬層造成損害的不足。
[0006]在本申請的一個方面，提供了一種半導體互連結(jié)構(gòu)，包括設置在半導體器件上的內(nèi)金屬層，設置在內(nèi)金屬層上的電介質(zhì)層，電介質(zhì)層具有使內(nèi)金屬層裸露的通孔，半導體互連結(jié)構(gòu)進一步包括:緩沖部，設置在通孔中；導電部，填充在內(nèi)置有緩沖部的通孔中。
[0007]進一步地，上述的半導體互連結(jié)構(gòu)中緩沖部的高度低于電介質(zhì)層的高度，導電部包括位于電介質(zhì)層與緩沖部之間的第一導電部，以及覆蓋緩沖部頂部與第一導電部一體成型的第二導電部。
[0008]進一步地，上述的半導體互連結(jié)構(gòu)中電介質(zhì)層和緩沖部均由多層氧化物層和多層含硅介質(zhì)層交叉疊加而成。
[0009]進一步地，上述的半導體互連結(jié)構(gòu)中緩沖部的最外層為含硅介質(zhì)層，電介質(zhì)層的最外層為氧化物層。
[0010]進一步地，上述的半導體互連結(jié)構(gòu)中含硅介質(zhì)層為SiN層。
[0011]進一步地，上述的半導體互連結(jié)構(gòu)中緩沖部沿通孔的軸線設置。
[0012]在本申請的第二個方面，提供了一種半導體器件，其包括半導體互連結(jié)構(gòu)，半導體互連結(jié)構(gòu)為上述的半導體互連結(jié)構(gòu)。
[0013]在本申請的第三個方面，提供了一種半導體互連結(jié)構(gòu)的制備方法，包括如下步驟:提供表面具有內(nèi)金屬層的半導體器件；在內(nèi)金屬層上形成電介質(zhì)材料層；刻蝕電介質(zhì)材料層，形成具有使內(nèi)金屬層部分裸露的通孔；在通孔中形成緩沖部；在形成有緩沖部的通孔中填充導電材料形成導電部。
[0014]進一步地，形成通孔和緩沖部的步驟包括:在電介質(zhì)材料層的表面上形成第一掩膜；刻蝕電介質(zhì)材料層，形成具有通孔的電介質(zhì)層和位于通孔中的緩沖部；去除第一掩膜。
[0015]進一步地，上述制備方法中去除第一掩膜后還包括:在電介質(zhì)層上形成第二掩膜；刻蝕緩沖部，使緩沖部的高度低于電介質(zhì)層的高度；去除第二掩膜。
[0016]進一步地，上述制備方法中形成電介質(zhì)材料層的步驟包括:在內(nèi)金屬層上方交替設置氧化物層和含硅介質(zhì)層。
[0017]進一步地，上述制備方法中交替設置氧化物層和含硅介質(zhì)層包括設置2至7層氧化物層以及I至7層含硅介質(zhì)層。
[0018]進一步地，上述制備方法中電介質(zhì)層和緩沖部的最外層為氧化物層，在刻蝕緩沖部的步驟中，刻蝕去除位于緩沖部部外層的氧化物層，使位于氧化物層下方的含硅介質(zhì)層裸露。
[0019]在本申請的第四個方面，提供了一種半導體器件的制備方法，包括在位于半導體器件上的內(nèi)金屬層的表面上制備半導體互連結(jié)構(gòu)的步驟，制備半導體互連結(jié)構(gòu)的步驟采用上述的制備方法。
[0020]本申請通過設置電介質(zhì)層和緩沖部同時為材質(zhì)較軟的導電部提供支撐，以減緩鍵合連接過程中，外接銅材料對導電部的沖擊力，進而降低該沖擊力對內(nèi)金屬層的損害，避免內(nèi)金屬層出現(xiàn)裂紋，破損，提高該半導體互連結(jié)構(gòu)的電連穩(wěn)定性，提高采用這種半導體互連結(jié)構(gòu)的半導體器件的使用壽命。
[0021]除了上面所描述的目的、特征和優(yōu)點之外，本申請還有其它的目的、特征和優(yōu)點。下面將參照圖，對本申請作進一步詳細的說明。

【專利附圖】

【附圖說明】
[0022]附圖構(gòu)成本說明書的一部分、用于進一步理解本申請，附圖示出了本申請的優(yōu)選實施例，并與說明書一起用來說明本申請的原理。圖中:
[0023]圖1示出了現(xiàn)有半導體互連結(jié)構(gòu)的剖視結(jié)構(gòu)示意圖；
[0024]圖2示出了本申請實施例提供的半導體互連結(jié)構(gòu)的剖視結(jié)構(gòu)示意圖；
[0025]圖3示出了本申請實施例提供的半導體互連結(jié)構(gòu)制備方法的流程示意圖；
[0026]圖4示出了根據(jù)本申請實施例的半導體互連結(jié)構(gòu)制備方法中在內(nèi)金屬層表面上形成電介質(zhì)材料層，并形成掩膜后基體的剖視結(jié)構(gòu)示意圖；
[0027]圖5示出了在圖4基體結(jié)構(gòu)的基礎上刻蝕電介質(zhì)材料層形成電介質(zhì)層和緩沖部，去除掩膜后基體的剖視結(jié)構(gòu)示意圖；
[0028]圖6示出了在圖5基體結(jié)構(gòu)的基礎上形成抗反射涂層和位于電介質(zhì)層上掩膜后基體的剖視結(jié)構(gòu)示意圖；
[0029]圖7示出了在圖6基體結(jié)構(gòu)的基礎上刻蝕去除緩沖部的部分頂端，并去除掩膜后基體的剖視結(jié)構(gòu)示意圖；以及
[0030]圖8示出了在圖7基體結(jié)構(gòu)的基礎上在由電介質(zhì)層、內(nèi)金屬層的表面以及緩沖部所形成的空間內(nèi)形成導電部后基體的剖視結(jié)構(gòu)示意圖。

【具體實施方式】
[0031]應該指出，以下詳細說明都是例示性的，旨在對本申請?zhí)峁┻M一步的說明。除非另有指明，本文使用的所有技術(shù)和科學術(shù)語具有與本申請所屬【技術(shù)領(lǐng)域】的普通技術(shù)人員通常理解的相同含義。
[0032]需要注意的是，這里所使用的術(shù)語僅是為了描述具體實施例，而非意圖限制根據(jù)本申請的示例性實施例。如在這里所使用的，除非上下文另外明確指出，否則單數(shù)形式也意圖包括復數(shù)形式，此外，還應當理解的是，當在本說明書中使用屬于“包含”和/或“包括”時，其指明存在特征、步驟、操作、器件、組件和/或它們的組合。
[0033]為了便于描述，在這里可以使用空間相對術(shù)語，如“在……之上”、“在……上方”、“上面的”等，用來描述如在圖中所示的一個器件或特征與其他器件或特征的空間位置關(guān)系。應當理解的是，空間相對術(shù)語旨在包含除了器件在圖中所描述的方位之外的在使用或操作中的不同方位。例如，如果附圖中的器件被倒置，則描述為“在其他器件或構(gòu)造上方”或“在其他器件或構(gòu)造之上”的器件之后將被定位為“在其他器件或構(gòu)造下方”或“在其他器件或構(gòu)造之下”。因而，示例性術(shù)語“在……上方”可以包括“在……上方”和“在……下方”兩種方位。該器件也可以其他不同方式定位(旋轉(zhuǎn)90度或處于其他方位)，并且對這里所使用的空間相對描述符作出相應解釋。
[0034]為了解決【背景技術(shù)】部分所指出的現(xiàn)有半導體互連結(jié)構(gòu)在進行鍵合連接過程中，容易在外施沖擊力的作用下?lián)p壞內(nèi)金屬層，影響半導體器件的電連接穩(wěn)定性問題，本申請?zhí)峁┝艘环N新型的半導體互連結(jié)構(gòu)。該互連結(jié)構(gòu)包括設置在半導體器件上的內(nèi)金屬層，設置在內(nèi)金屬層上的電介質(zhì)層，該電介質(zhì)層具有使內(nèi)金屬層裸露的通孔，同時該互連結(jié)構(gòu)進一步包括設置在通孔中的緩沖部，以及填充在內(nèi)置有緩沖部的通孔中的導電部。通過這樣的結(jié)構(gòu)使得本申請半導體互連結(jié)構(gòu)在器件間鍵合連接的過程中，電介質(zhì)層和緩沖部同時為材質(zhì)較軟的導電部提供支撐，進而減緩熔融金屬與導電部焊接過程中所產(chǎn)生的沖擊力對內(nèi)金屬層的造成損害，從而避免內(nèi)金屬層出現(xiàn)裂紋，破損，提高該半導體互連結(jié)構(gòu)的電連穩(wěn)定性，提高采用這種半導體互連結(jié)構(gòu)的半導體器件的使用壽命。
[0035]以下將結(jié)合附圖進一步闡述本申請所提供的半導體互連結(jié)構(gòu)的具體情況。
[0036]圖2示出了本申請所提供的半導體互連結(jié)構(gòu)的剖面結(jié)構(gòu)示意圖，該半導體互連結(jié)構(gòu)包括內(nèi)金屬層10、電介質(zhì)層20a、緩沖部20b、以及導電部50。內(nèi)金屬層10設置在半導體器件上，主要作用是形成半導體器件內(nèi)的金屬互連連接線，該內(nèi)金屬層10可以采用電阻率較小、電子遷移失敗低的銅層或含銅的金屬層。電介質(zhì)層20a設置在內(nèi)金屬層10上，其上具有使內(nèi)金屬層裸露的通孔。緩沖部20b設置在通孔中，優(yōu)選地，緩沖部20b與電介質(zhì)層20a間隔設置，更優(yōu)選地，緩沖部20b沿通孔的軸線設置。該緩沖部20b位于導電部50中間，部分代替導電部50承接外施的沖擊力，為內(nèi)金屬層10提供了保護。導電部50填充在內(nèi)置有緩沖部20b的通孔中，用以實現(xiàn)半導體器件中內(nèi)金屬層10與外接器件或電源的電連接。在上述半導體互連結(jié)構(gòu)中緩沖部20b可以只有一個，也可以包括多個，例如:2個、3個、4個、5個。當該緩沖部為多個時，可以將各緩沖部20b間隔設置，也可以將各緩沖部20b相互嵌套設置。當然，緩沖部也可在通孔中形成各種結(jié)構(gòu)，只要能夠保證通孔內(nèi)具有能夠填充導電材料的空間，以形成與內(nèi)金屬層10電連接的導電部50即可，優(yōu)選采用具有對稱結(jié)構(gòu)的緩沖部，例如采用平行于內(nèi)金屬層10的橫截面為十字形、菱形、環(huán)形等結(jié)構(gòu)的緩沖部，具有對稱結(jié)構(gòu)的緩沖部20b能夠更有規(guī)則的排布在內(nèi)金屬層10上，進而使得透過緩沖部20b后施加在內(nèi)金屬層10上沖擊力分布更為均勻，進而更好地避免內(nèi)金屬層10因受力不均所產(chǎn)生的損害。
[0037]在實際制備中，上述半導體互連結(jié)構(gòu)還包括刻蝕阻擋層11，該刻蝕阻擋層11包括位于電介質(zhì)層20a與內(nèi)金屬層10之間的第一刻蝕阻擋層11a，以及位于緩沖部20b與內(nèi)金屬層10之間的第二刻蝕阻擋層lib?？涛g阻擋層11能夠防止刻蝕形成電介質(zhì)層20a和緩沖部20b過程中對半導體器件及其上部的內(nèi)金屬層10造成損害，該刻蝕阻擋層的材料包括但不限于SiCN等。
[0038]本申請中通過設置電介質(zhì)層20a和緩沖部20b同時為導電部50提供支撐，進而減緩鍵合連接過程中熔融金屬與導電部50焊接時所產(chǎn)生的沖擊力對內(nèi)金屬層10造成的損害，從而減少內(nèi)金屬層10的裂紋，破損，提高了半導體互連結(jié)構(gòu)的電連穩(wěn)定性，進而提高了采用這種半導體互連結(jié)構(gòu)的半導體器件的使用壽命。
[0039]上述半導體互連結(jié)構(gòu)中優(yōu)選緩沖部20b的高度低于電介質(zhì)層20a的高度。更為優(yōu)選地，導電部50包括位于電介質(zhì)層20a與緩沖部20b之間的第一導電部51，以及覆蓋緩沖部20b頂部與第一導電部51 —體成型的第二導電部52。本申請半導體互連結(jié)構(gòu)中導電部50同時包括第一導電部51和第二導電部52,能夠同時包裹緩沖部20b的側(cè)面和頂部,進而增加了導電部50與緩沖部20b之間的接觸面積，進而更好地為導電部50提供支撐力。同時，第二導電部52覆蓋在緩沖部20b的頂部，直接與外接銅材相結(jié)合，增加導電部50與外接銅材的電接觸面積，進而提高鍵合連接穩(wěn)定性。
[0040]上述半導體互連結(jié)構(gòu)中緩沖部的材料并沒有特殊要求，只要具有一定的硬度，能夠起到緩沖作用皆可，例如采用SiN。優(yōu)選地，上述半導體互連結(jié)構(gòu)中電介質(zhì)層20a和緩沖部20b材料相同，均由多層氧化物層21和多層含硅介質(zhì)層22交叉疊加而成。優(yōu)選地，氧化物層21包括但不限于S12，含硅介質(zhì)層22為SiN層。這種通過不同硬度的多層氧化物層21和多層含硅介質(zhì)層22的交疊設置，提高了緩沖部20b和電介質(zhì)層20a的緩沖能力，進一步降低了內(nèi)金屬層10所受到的沖擊力。
[0041]在上述半導體互連結(jié)構(gòu)中緩沖部的最外層優(yōu)選為含硅介質(zhì)層，電介質(zhì)層的最外層優(yōu)選為氧化物層。如圖2所示，其中電介質(zhì)層20a和緩沖部20b中各層結(jié)構(gòu)--對應，緩沖部20b的最外層為含硅介質(zhì)層22，電介質(zhì)層20a的最外層比緩沖部20b多一層氧化物層
21。在這種結(jié)構(gòu)中緩沖部20b與導電部50相接觸的表面為硬度較大的含硅介質(zhì)層，其能夠有效增加抗沖擊力。緩沖部20b與電介質(zhì)層20a僅是上表面的材料不同，其他各層材料均相同，在制備本申請這種半導體互連結(jié)構(gòu)時，可以先將電介質(zhì)層20a和緩沖部20b制作成同樣的結(jié)構(gòu)，再通過刻蝕的方式去除緩沖部20b上表面的氧化物層21，保留含硅介質(zhì)層22即可。含硅介質(zhì)層22可以作為刻蝕阻擋層使用，對位于其下方的材料層進行保護。其中含硅介質(zhì)層22的材料包括的不限于SiCN、SiN、Si02等，氧化物層21的材料包括但不限于Si02。
[0042]優(yōu)選地，在上述半導體互連結(jié)構(gòu)中電介質(zhì)層20a含有3層氧化物層，2層含硅介質(zhì)層；緩沖部20b含有2層氧化物層，2層含娃介質(zhì)層。如圖2所不，此時電介質(zhì)層20a沿內(nèi)金屬層10上表面向外方向依次為氧化物層21—含硅介質(zhì)層22—氧化物層21—含硅介質(zhì)層22—氧化物層21的結(jié)構(gòu)。緩沖部20b含有2層氧化物層，2層含硅介質(zhì)層，緩沖部20b沿內(nèi)金屬層10上表面向外方向依次為氧化物層21—含硅介質(zhì)層22—氧化物層21—含硅介質(zhì)層22的結(jié)構(gòu)。此時，該氧化物層21優(yōu)選為S12，該含硅介質(zhì)層22優(yōu)選為SiN。
[0043]在本申請的一種可選的實施方式中，上述半導體互連結(jié)構(gòu)的導電部50中第二導電部52的上表面高于電介質(zhì)層20a的上表面,且第二導電部52部分延伸至電介質(zhì)層20a的上方形成限位部53。此時，半導體互連結(jié)構(gòu)還包括電介質(zhì)保護層60，該電介質(zhì)保護層60具有環(huán)形結(jié)構(gòu)，位于電介質(zhì)層20a的上方，包裹在限位部53的外周。在這種結(jié)構(gòu)中，通過限位部53和電介質(zhì)保護層60的設置，增加導電部50相對內(nèi)金屬層10的限位結(jié)構(gòu)，進一步為導電部50提供支撐力以更好地承接沖擊力，降低沖擊力對內(nèi)金屬層10的破壞。
[0044]同時，在本申請的一種實施方式中，還提供了一種采用上述半導體互連結(jié)構(gòu)的半導體器件。這種半導體器件在進行鍵合連接時，所形成的鍵合結(jié)構(gòu)穩(wěn)定，使用時電壓穩(wěn)定。
[0045]本申請還提供了一種半導體互連結(jié)構(gòu)的制備方法，如圖3中制備流程示意圖，該半導體互連結(jié)構(gòu)的制備方法包括如下步驟:提供表面具有內(nèi)金屬層的半導體器件，在內(nèi)金屬層上形成電介質(zhì)材料層，刻蝕電介質(zhì)材料層，形成具有使內(nèi)金屬層部分裸露的通孔的電介質(zhì)層，在通孔中形成的緩沖部，在形成有緩沖部的通孔中填充導電材料形成導電部。
[0046]以下將結(jié)合圖4-8制備過程中基體的結(jié)構(gòu)變化示意圖所示，進一步說明本申請所提供的這種半導體互連結(jié)構(gòu)的制備方法，其包括如下步驟:
[0047]提供表面具有內(nèi)金屬層10的半導體器件。該內(nèi)金屬層10是用來形成半導體器件內(nèi)的金屬互連連接線。內(nèi)金屬層10的厚度可以為375nm到415nm,制造內(nèi)金屬層10的材料可以包括銅或含銅的金屬。內(nèi)金屬層10與半導體器件之間可以有絕緣層，用于與半導體器件形成電隔離。絕緣層的材料可以是氮摻雜碳化物，厚度為40nm-50nm。在內(nèi)金屬層10上形成絕緣層的方法可以是半導體制備領(lǐng)域內(nèi)常見的化學氣相沉積或物理氣相沉積法。
[0048]在內(nèi)金屬層10上形成刻蝕阻擋層11，在刻蝕阻擋層上形成電介質(zhì)材料層；其中刻蝕阻擋層11的作用是避免電介質(zhì)材料層刻蝕過程中破壞內(nèi)金屬層10，該刻蝕阻擋層11的厚度優(yōu)選為40-50nm。電介質(zhì)材料層的作用是形成絕緣、緩沖結(jié)構(gòu)，優(yōu)選由多層氧化物層21和多層含硅介質(zhì)層22交叉疊加而成。其中氧化物層21包括但不限于S12,該S12層的厚度為100-140nm。含硅介質(zhì)層22的材料包括但不限于SiN，該SiN層的厚度為300_400nm。形成該電介質(zhì)材料層的步驟包括在內(nèi)金屬層10上方交替設置氧化物層21和含硅介質(zhì)層
22。例如，在內(nèi)金屬層10上方形成氧化物層21 ;在氧化物層21上方形成含硅介質(zhì)層22 ;在含硅介質(zhì)層22上方形成另一個氧化物層21。更有選地，交替設置氧化物層21和含硅介質(zhì)層22包括設置2至7層氧化物層以及I至7層含硅介質(zhì)層。在上述過程中形成氧化物層21和含硅介質(zhì)層22的過程中采用化學氣相沉積法或物理氣相沉積法。
[0049]優(yōu)選該電介質(zhì)材料層包括三層氧化物層21,和兩層含娃介質(zhì)層22。沿內(nèi)金屬層10上表面向外的方向依次為氧化物層21—含硅介質(zhì)層22—氧化物層21—含硅介質(zhì)層22—氧化物層21的結(jié)構(gòu)，形成如圖4中所呈現(xiàn)的電介質(zhì)材料層結(jié)構(gòu)。
[0050]刻蝕電介質(zhì)材料層，形成具有使內(nèi)金屬層10部分裸露的通孔的電介質(zhì)層20a，在通孔中形成與電介質(zhì)層20a間隔設置的緩沖部20b?？涛g該內(nèi)金屬層10的方法包括干法刻蝕、濕法刻蝕、以及干濕法混合刻蝕等方法。緩沖部20b可以是SiN材料層，其可以通過半導體制備領(lǐng)域內(nèi)常見的化學氣相沉積或物理氣相沉積法沉積形成。
[0051]優(yōu)選地，電介質(zhì)層20a與緩沖部20b結(jié)構(gòu)相同，此時，形成具有使內(nèi)金屬層10部分裸露的通孔的電介質(zhì)層20a和緩沖部20b的步驟為:
[0052]首先，在電介質(zhì)材料層的表面上形成第一掩膜41。在形成第一掩膜41之前，可以在電介質(zhì)材料層的外露表面上形成用于避免光刻反射的第一抗反射涂層31,然后在第一抗反射涂層31上形成第一掩膜41，形成如圖4所示的基體結(jié)構(gòu)。其中第一抗反射涂層31和第一掩膜41的材料并無特殊要求，選擇本領(lǐng)域常用原料即可?？涛g電介質(zhì)材料層和刻蝕可選的刻蝕阻擋層11，形成具有通孔的電介質(zhì)層20a和位于通孔中的緩沖部20b ;以及形成位于電介質(zhì)層20a與內(nèi)金屬層10之間的第一刻蝕阻擋層Ila和位于緩沖部20b與內(nèi)金屬層10之間的第二刻蝕阻擋層lib?？涛g的過程可以采用干法刻蝕、濕法刻蝕或干濕法混合刻蝕。該電介質(zhì)層20a和緩沖部20b是由電介質(zhì)材料層刻蝕而成，兩者具有與電介質(zhì)材料層相同的結(jié)構(gòu)，即由內(nèi)金屬層10表面上向外的方向依次為氧化物層21—含硅介質(zhì)層22—氧化物層21—含硅介質(zhì)層22—氧化物層21的結(jié)構(gòu)。此時，去除第一掩膜41和剩余的第一抗反射涂層31，形成圖5中基體的結(jié)構(gòu)。
[0053]在刻蝕電介質(zhì)材料層和刻蝕阻擋層11的過程中，刻蝕不同的材料層可以采用不同的刻蝕氣體。在刻蝕該刻蝕阻擋層11時，如果采用了含氧等離子體刻蝕氣體，可選地，在完成刻蝕步驟后包括采用還原性離子體處理內(nèi)金屬層10表面的步驟。其中還原性等離子體可以是通過氫氣等具有還原性的氣體或具有還原性的混合氣體經(jīng)過等離子化而得到的。
[0054]在完成去除第一掩膜41和剩余的第一抗反射涂層31的步驟后，可以在形成有緩沖部20b的通孔中填充導電材料形成導電部50，完成制備工藝，獲得一種本申請?zhí)峁┑陌雽w互連結(jié)構(gòu)。
[0055]相對于這種結(jié)構(gòu)的半導體互連結(jié)構(gòu)，本申請半導體互連結(jié)構(gòu)制備方法更為優(yōu)選地，在完成去除第一掩膜41和剩余的第一抗反射涂層31的步驟后進一步進行在電介質(zhì)層20a上形成第二掩膜42。在形成第二掩膜42前可以在電介質(zhì)層20b、內(nèi)金屬層10、以及緩沖部20a的外露表面上，形成第二抗反射涂層32，然后在第二抗反射涂層32上形成第二掩膜42，形成如圖6中所示的基體結(jié)構(gòu)。在該步驟中所使用的第二抗反射涂層32可以與上述第一抗反射涂層31相同，所使用的第二掩膜42可以采用與上述第一掩膜41相同的材料，以降低原料成本。
[0056]形成第二掩膜42后，刻蝕緩沖部20b，使緩沖部20b的高度低于電介質(zhì)層20a的高度?？涛g的過程可以采用干法刻蝕、濕法刻蝕或干濕法混合刻蝕。優(yōu)選地，刻蝕該緩沖部20b的步驟中刻蝕去除位于最外層的氧化物層。去除位于最外層的氧化物層的步驟容易操作，不但能夠降低緩沖部20b相對于電介質(zhì)層20a的高度，而且，位于氧化物層下方的含硅介質(zhì)層22的刻蝕阻擋效果較好，在刻蝕該氧化物層的過程中，含硅介質(zhì)層22能夠?qū)ξ挥诤杞橘|(zhì)層22下方的其他材料進行保護，進而降低了工藝難度。同時，含硅介質(zhì)層22具有較高的硬度，刻蝕去除氧化物層后，所裸露的含硅介質(zhì)層22能夠在外接銅材料的過程中，提供更好的抗沖擊性能，進而緩解外界銅材時所產(chǎn)生的沖擊力。完成對緩沖部20b的刻蝕后去除第二掩膜和剩余的第二抗反射涂層，形成如圖7中基體所示的結(jié)構(gòu)。
[0057]在完成去除第二掩膜42和剩余的第二抗反射涂層32的步驟后，在形成有緩沖部20b的通孔中填充導電材料形成導電部50。該導電部50可以包括位于電介質(zhì)層20a與緩沖部20b之間的第一導電部51和覆蓋在緩沖部20b頂端與第一導電部51 —體成型的第二導電部52。
[0058]相對于這種結(jié)構(gòu)的半導體互連結(jié)構(gòu)，本申請半導體互連結(jié)構(gòu)制備方法更為優(yōu)選地，在制備鋁材結(jié)構(gòu)部50的過程中，使得第二導電部52的上表面高于電介質(zhì)層20a，刻蝕該第二導電部52,使得該第二導電部52的上表面高于電介質(zhì)層20a,且該第二導電部52的部分延伸至電介質(zhì)層20a的上方，形成限位部53。進一步在限位部53的外表面形成電介質(zhì)保護層60，形成如圖8中基體所示的結(jié)構(gòu)。該電介質(zhì)保護層60的制備方法可以通過直接在限位部53的外周直接形成該電介質(zhì)保護層，也可以在第二導電部52和電介質(zhì)層20b的上表面沉積絕緣材料，形成絕緣材料層，并進一步在絕緣材料相應于電介質(zhì)層20a的上方設置第三掩膜，進一步刻蝕絕緣材料層形成電介質(zhì)保護層60。
[0059]本申請所提供的這種半導體互連結(jié)構(gòu)制備方法具有如下優(yōu)勢:
[0060]1、通過巧妙的設置第一掩膜41，刻蝕同一電介質(zhì)材料層形成電介質(zhì)層20a和緩沖部20b。該方法工藝簡單，容易操作，且所形成的半導體互連結(jié)構(gòu)的結(jié)構(gòu)中通過設置電介質(zhì)層20a和緩沖部20b同時為材質(zhì)較軟的導電部50提供支撐，減緩鍵合連接過程中，熔融金屬與導電部50焊接時對導電部產(chǎn)生的沖擊力，進而降低該沖擊力對內(nèi)金屬層10的損傷所產(chǎn)生的裂紋，破損，提高該半導體互連結(jié)構(gòu)的電連穩(wěn)定性，提高采用這種半導體互連結(jié)構(gòu)的半導體器件的使用壽命。
[0061]2、通過巧妙地設置第二掩膜42，刻蝕去除緩沖部20b的部分頂端，使其厚度低于電介質(zhì)層20a，此時，所形成的導電部50同時包括位于電介質(zhì)層20a與緩沖部20b之間的第一導電部51,以及覆蓋緩沖部20b頂部與第一導電部51 —體成型的第二導電部52。導電部50具有同時包裹緩沖部20b的側(cè)面和頂部的倒U型結(jié)構(gòu)，增加了導電部50與緩沖部20b之間的接觸面積，進而能夠更好地為導電部50提供支撐、緩沖力。同時，第二導電部52覆蓋在緩沖部20b的頂部，直接與外接銅材的相結(jié)合，增加導電部50與外接銅材的電接觸面積，進而提聞鍵合連接穩(wěn)定性。
[0062]以上僅為本申請的優(yōu)選實施例而已，并不用于限制本申請，對于本領(lǐng)域的技術(shù)人員來說，本申請可以有各種更改和變化。凡在本申請的精神和原則之內(nèi)，所作的任何修改、等同替換、改進等，均應包含在本申請的保護范圍之內(nèi)。
【權(quán)利要求】
1.一種半導體互連結(jié)構(gòu)，包括設置在半導體器件上的內(nèi)金屬層，設置在所述內(nèi)金屬層上的電介質(zhì)層，所述電介質(zhì)層具有使所述內(nèi)金屬層裸露的通孔，其特征在于，所述半導體互連結(jié)構(gòu)進一步包括: 緩沖部，設置在所述通孔中； 導電部，填充在內(nèi)置有所述緩沖部的所述通孔中。
2.根據(jù)權(quán)利要求1所述的半導體互連結(jié)構(gòu)，其特征在于，所述緩沖部的高度低于所述電介質(zhì)層的高度，所述導電部包括位于所述電介質(zhì)層與所述緩沖部之間的第一導電部，以及覆蓋所述緩沖部的頂部并與所述第一導電部一體成型的第二導電部。
3.根據(jù)權(quán)利要求2所述的半導體互連結(jié)構(gòu)，其特征在于，所述電介質(zhì)層和緩沖部均由多層氧化物層和多層含硅介質(zhì)層交叉疊加而成。
4.根據(jù)權(quán)利要求3所述的半導體互連結(jié)構(gòu)，其特征在于，所述緩沖部的最外層為含硅介質(zhì)層，所述電介質(zhì)層的最外層為氧化物層。
5.根據(jù)權(quán)利要求4所述的半導體互連結(jié)構(gòu)，其特征在于，所述含硅介質(zhì)層為SiN層。
6.根據(jù)權(quán)利要求1所述的半導體互連結(jié)構(gòu)，其特征在于，所述緩沖部沿所述通孔的軸線設置。
7.一種半導體器件，其包括半導體互連結(jié)構(gòu)，其特征在于，所述半導體互連結(jié)構(gòu)為權(quán)利要求1至6中任一項所述的半導體互連結(jié)構(gòu)。
8.一種半導體互連結(jié)構(gòu)的制備方法，其特征在于，包括如下步驟: 提供表面具有內(nèi)金屬層的半導體器件； 在所述內(nèi)金屬層上形成電介質(zhì)材料層； 刻蝕所述電介質(zhì)材料層，形成具有使所述內(nèi)金屬層部分裸露的通孔； 在所述通孔中形成緩沖部； 在形成有所述緩沖部的通孔中填充導電材料形成導電部。
9.根據(jù)權(quán)利要求8所述的制備方法，其特征在于，形成所述通孔和所述緩沖部的步驟包括: 在所述電介質(zhì)材料層的表面上形成第一掩膜； 刻蝕所述電介質(zhì)材料層，形成具有所述通孔的電介質(zhì)層和位于所述通孔中的緩沖部； 去除第一掩膜。
10.根據(jù)權(quán)利要求9所述的制備方法，其特征在于，所述去除第一掩膜后還包括: 在所述電介質(zhì)層上形成第二掩膜； 刻蝕所述緩沖部，使所述緩沖部的高度低于所述電介質(zhì)層的高度； 去除第二掩膜。
11.根據(jù)權(quán)利要求10所述的制備方法，其特征在于，形成所述電介質(zhì)材料層的步驟包括:在所述內(nèi)金屬層上方交替設置氧化物層和含硅介質(zhì)層。
12.根據(jù)權(quán)利要求11所述的制備方法，其特征在于，所述交替設置氧化物層和含硅介質(zhì)層包括設置2至7層氧化物層以及1至7層含硅介質(zhì)層。
13.根據(jù)權(quán)利要求11所述的制備方法，其特征在于，所述電介質(zhì)層和所述緩沖部的最外層為氧化物層，在刻蝕所述緩沖部的步驟中，刻蝕去除位于所述緩沖部最外層的氧化物層，使位于所述氧化物層下方的所述含硅介質(zhì)層裸露。
14.一種半導體器件的制備方法,包括在位于半導體器件上的內(nèi)金屬層的表面上制備半導體互連結(jié)構(gòu)的步驟，其特征在于，所述制備半導體互連結(jié)構(gòu)的步驟采用權(quán)利要求8至13中任一項所述的制備方法。
【文檔編號】H01L23/522GK104347581SQ201310312617
【公開日】2015年2月11日 申請日期:2013年7月23日 優(yōu)先權(quán)日:2013年7月23日
【發(fā)明者】周鳴 申請人:中芯國際集成電路制造(上海)有限公司