用于三維裝置的鑲嵌式導體的半導體裝置及其形成方法
【專利摘要】本發(fā)明公開了一種用于三維裝置的鑲嵌式導體的半導體裝置及其形成方法，該方法沉積一內襯在多個間隔開的有源層疊層之上；一絕緣材料形成于內襯之上、多個間隔開的疊層之上和之間；絕緣材料內的多個溝道交錯排列在多個間隔開的有源條疊層之上，在有源條疊層之間的溝道底部和間隔開的有源條疊層的一側壁之上留下內襯的至少一殘余物；選擇性地移除溝道底部和間隔開的有源條疊層的側壁上的內襯殘余物；然后以導體或半導體材料填充多個溝道以形成鑲嵌結構。
【專利說明】用于三維裝置的鑲嵌式導體的半導體裝置及其形成方法

【技術領域】
[0001 ] 本發(fā)明是關于一種高密度集成電路裝置。根據本發(fā)明實施例，特別是關于提供用于三維高密度裝置中連接至多層平面的導體的一種半導體裝置及其形成方法。

【背景技術】
[0002]三維(3D)存儲裝置的特征為有多層結構，其中的每一層可包括存儲單元的平面陣列。用于三維存儲裝置中連接至多層平面的導體，例如是一高密度字線或位線結構，可能會造成制作三維存儲裝置的難度。


【發(fā)明內容】

[0003]對于一些三維疊層的集成電路裝置，用于多個存儲單元內的多個有源層，例如是多條位線或是字線，系疊層成間隔開的多個脊狀結構且沿一第一方向延伸排列。在此種結構中，互補的多條字線或位線可配置為包括多個鑲嵌特征(damascene features),鑲嵌特征位于脊狀物之間具有高長寬比的一個或多個溝道內，溝道沿一第二方向排列，第二方向例如是垂直于第一方向。鑲嵌導體可通過以一內襯材料內襯間隔開的脊狀物，接著在間隔開的脊狀物形成絕緣填充材料來形成。多個開口例如是交錯在間隔開的脊狀物之上的溝道是使用第一刻蝕工藝形成在絕緣填充材料內。間隔開的脊狀物位于溝道內的側壁被暴露出來，且至少一部分的內襯材料仍留在間隔開的脊狀物的側壁上。在選擇性的第二刻蝕工藝中，包括在溝道底部角落的內襯具有比絕緣填充材料高的刻蝕速率。剩下的內襯材料可通過暴露于放射線，例如是能量化的粒子，進一步的弱化(weakened)。因為被弱化，位在間隔開的脊狀物之間和角落內的剩下的內襯材料在第二刻蝕工藝，例如是濕刻蝕工藝中，可優(yōu)先的被移除。因此，形成的溝道具有更平坦的角落和更垂直的壁(相對于襯底表面)，這是因為第二刻蝕工藝對于絕緣填充物的刻蝕效果較差，而使用第二刻蝕工藝可達到從溝道內移除內襯，且絕緣填充物暴露于第一刻蝕工藝的時間較短。對于導體結構而言溝道可用作鑲嵌鑄模，導體結構是沉積在溝道內以形成一鑲嵌導體。導電材料可以例如是金屬材料、半導體材料或是材料的組合。
[0004]因此，形成的鑲嵌導體可在三維存儲器中作為位線或字線。在這種三維存儲器中，存儲器單元是設置在多個疊層的位線或字線及與其相交的多個字線或位線的多個交叉點。
[0005]相對于已知技術，本發(fā)明提供的方法可達成許多好處。舉例來說，本發(fā)明的方法可應用來形成高長寬比的導體，高長寬比的導體具有期望的平坦角落和實質上垂直的壁，因此保持每個間隔開的疊層的側面。不同的其他觀點和好處被描述于說明書與后述權利要求范圍。

【專利附圖】

【附圖說明】
[0006]圖1繪示包括鑲嵌導體結構的三維存儲器的透視圖。
[0007]圖2至圖11、圖2A至圖7A、圖9A至圖11A、圖6B、圖6C、圖7B、圖7C、圖7D、圖9B至圖1lB和圖9C至圖1lC繪示一種形成用于三維存儲裝置中鑲嵌導體結構的方法的多個階段。
[0008]圖12繪示一種用于三維存儲裝置中的鑲嵌導體結構的工藝流程圖。
[0009]【符號說明】
[0010]106、206、207:疊層
[0011]200、1500:存儲裝置
[0012]202:襯底
[0013]203、1502:絕緣層
[0014]204:有源材料
[0015]208:上蓋層
[0016]21:間隙
[0017]211、704:角落
[0018]3O2:內襯
[0019]402、1516、1518、1520、1522:絕緣材料
[0020]602:掩模
[0021]702、1534:溝道
[0022]703:殘留
[0023]706:壁
[0024]708:角度
[0025]710:襯底表面
[0026]712:第一線
[0027]714:第二線
[0028]802-1、802_2:離子或粒子
[0029]1102:導體材料
[0030]1200:流程圖
[0031]1204、1206、1208、1210、1212、1214、1216、1218、1220:步驟
[0032]1504、1506:平面
[0033]1508、1510、1512、1514:有源條
[0034]1524:層
[0035]I526、I528:鑲嵌導體
[0036] 1530、1532:硅化物
[0037]A-A、B-B、C-C:首I]面線
[0038]WL:字線
[0039]BL:位線

【具體實施方式】
[0040]各種實施例是搭配圖式進行詳細說明，以下說明將典型地參照特定的結構實施例與方法?？梢岳斫獾氖?，此處特別揭露的實施例和工藝，并非對本發(fā)明欲保護的范圍做限縮，本發(fā)明可使用其他特征、元件、方法與實施例來進行。較佳實施例是用以描述本發(fā)明，并非對本發(fā)明欲保護的范圍做限縮，本發(fā)明的保護范圍當視隨附的權利要求范圍所界定的為準。本發(fā)明所屬【技術領域】中具有通常知識者可以理解后述說明中各種均等物的變化，不同實施例中的相似元件是以相似的元件符號標示。
[0041]圖1繪示一實施例的包括鑲嵌導體的一種三維(3D)存儲裝置1500的透視圖。為了較佳地描述存儲疊層、鑲嵌導體結構以及其他結構，各種絕緣材料未被繪示在圖中。如圖中所示，三維存儲裝置1500是形成覆蓋在一襯底之上，襯底具有形成于其上的絕緣層1502。襯底可包括一或多個集成電路和其他結構。圖式中僅繪示出兩個平面1504和1506，但平面的數量可以被延伸至任何數量為N個的層，N是一個具有數值大于I的一個整數。在一些例子中，平面的數量可以等于2、4、8、16、32或通常是2進位密碼(binary decoding)的平面，也就是2n層。如圖中所示，三維存儲裝置包括以絕緣材料1516、1518、1520和1522隔開的有源條(active strips)疊層1508、1510、1512和1514(有源條例如是位線BLn)。在所述的實施例中，有源條各自包括適合作為一通道區(qū)域的半導體材料。如圖中所示，多個疊層是脊狀(ridge-shaped)且在Y軸上延伸，使得有源條1508、1510、1512和1514可被用作快閃存儲單元串(flash memory cell strings)組成中包括通道區(qū)域的主體,快閃存儲單元串例如是水平與非門串(horizontal NAND string)。在其他實施例中，有源條可配置為垂直與非門(NAND)串構造中的字線。舉例來說，記載于美國專利公開案第2012/0182808號案，申請于2011年I月19日，發(fā)明名稱為「存儲裝置、其制造方法與操作方法(MemoryDevice, Manufacturing Method And Operating Method Of The Same)」，發(fā)明人為呂函庭、陳士弘的美國專利是本申請案的受讓人所共同擁有且在此作為參照(incorporated byreference)。
[0042]用于存儲單元串時，第一存儲平面(memory plane) 1504中的有源條1508和1512可作為通道區(qū)域。用于存儲器單元串時，第二存儲平面1506中的有源條1510和1514可作為通道區(qū)域。如圖中所示，在這個例子中存儲材料的一層1524覆蓋于多個有源條疊層，且在另一個例子中至少覆蓋于有源條的側壁上。
[0043]在圖1所示的實施例中，多個鑲嵌導體1526、1528是正交地(orthogonally)排列在多個有源條疊層之上。鑲嵌導體1526、1528在由多個疊層定義出的溝道(例如是1534)內具有與多個有源條疊層共形的表面，且在這些疊層上的有源條1508、1510、1512及1514的側面與鑲嵌導體1526及1528(例如是字線WLn、WLn+l)之間的交叉點定義出接口區(qū)的多層陣列。鑲嵌導體1526和1528可以經由如圖2至圖12所示的方法形成。如圖中所示，硅化物層1530、1532(例如是硅化鎢、硅化鈷、硅化鈦或是硅化鎳)可以形成在鑲嵌導體1526及1528 (例如是字線)的上表面之上。
[0044]根據實施的方式，存儲材料層1524可包括多層介電電荷儲存結構。舉例來說,一多層介電電荷儲存結構包括一包括氧化娃的隧穿層、一包括氮化娃的電荷捕捉層和一包括氧化娃的阻隔層(blocking layer)。在一些例子中，介電電荷儲存層中的隧穿層可包括一厚度約小于2納米的第一層氧化硅，一厚度約小于3納米的氮化硅和一厚度約小于3納米的第二層氧化娃。在其他實施方式中，存儲材料的層1524可僅包括一電荷捕捉層,沒有隧穿層或阻隔層。在替代的一反熔絲(ant1-fuse)材料中像是二氧化硅、氮氧化硅或其他硅氧化物，舉例來說可使用具有I到5納米之間的厚度。亦可使用其他反熔絲材料像是氮化硅。在反熔絲的實施例中，有源條1510和1514可以是具有第一導電型(例如是P型)的半導體材料。鑲嵌導體(例如是字線)1526、1528可以是具有第二導電型(例如是η型)的半導體材料。舉例來說，有源條1510和1514可以用P型多晶娃來制成,而鑲嵌導體1526和1528可以用相對重摻雜的η+型多晶硅來制成。在反熔絲的實施例中，有源條的寬度須足夠以提供空乏區(qū)的空間來維持二極管的操作。因此，存儲單元包括一整流器，整流器由ρ-η結與在陽極和陰極之間的可編程(programmable)反熔絲層形成,存儲單元是形成在多晶硅條和導體線之間的交叉點的三維陣列中。
[0045]在其他實施例中，不同的可編程電阻存儲材料可被用為存儲材料，包括金屬氧化物，例如是氧化鎢形成在鎢上、摻雜金屬氧化物或其他材料。不同種類的可編程金屬化材料(metallizat1n material)亦可被用作存儲材料來形成可編程金屬化單元(ProgrammableMetallizat1n Cells,PMC) ?部分此種材料形成的裝置可在多個電壓或電流被編程或被消除，且可被用以進行每單元多位儲存的操作。
[0046]圖2至圖11、圖2A至圖7A、圖9A至圖11A、圖6B、圖6C、圖7B、圖7C、圖7D、圖9B
至圖1lB和圖9C至圖1lC繪示一種形成一鑲嵌導體結構的方法的多個階段，舉例來說，根據不同實施例，鑲嵌導體結構可以用于三維存儲裝置中的字線或柵極的結構。用于高密度裝置時，當半導體平面(例如是圖1中的1504和1506)的數量增加時，必須制造一高長寬比(aspect rat1)的字線或柵極(例如是圖1中的1526和1528)。在圖案化位于多個疊層單元之上的導體材料的過程中，也就是使得三維存儲裝置成為柵極結構的過程中，可能會產生各種的缺陷，例如是殘留(stringers)、殘余物(residues)和臨界尺寸(CriticalDimens1n, CD)的變小。使用兩種材料填充以形成絕緣填充物的一種鑲嵌工藝可以被用來達成高長寬比的結構，在絕緣填充物中的開口或溝道是作為導體材料的鑄模，而導體材料是作為柵極。
[0047]圖2和圖2A繪示一種用來形成一鑲嵌結構的制造方法的一階段，鑲嵌結構例如是用于三維裝置中的柵極。提供部分形成的存儲裝置的方法可參照申請中的美國專利公開案第2012/0182806號案，申請日為2011/4/1，發(fā)明名稱為「具有替代存儲串位向和串行選擇結構的三維陣列存儲器 Memory (Architecture Of 3D Array With Alternating MemoryString Orientat1nAnd String Select Structures)」，發(fā)明人為陳士弘、呂函庭，以上美國專利是本申請案的受讓人所共同擁有且在此作為參照。部分形成的存儲裝置200的俯視圖是繪示于圖2中，沿著剖面線A-A穿越多個間隔開的脊狀有源條疊層(圖1中的疊層106)的剖面圖系繪示在圖2A中。如圖中所示，部分形成的存儲裝置200包括一半導體襯底202，半導體襯底202可以是單晶娃晶片、絕緣層上覆娃(Silicon-On-1nsulator, S0I)襯底、娃鍺材料和其他類型的襯底。
[0048]一絕緣層203是形成覆蓋在襯底202上，絕緣層203用來使間隔開的有源條疊層(圖1中的疊層106)與襯底202絕緣。絕緣層203可以是氧化硅、氮化硅、具有交錯的氧化硅和氮化硅層的介電材料疊層(通常被稱為0N0)、高介電常數介電材料、低介電常數的介電材料和其他類型的材料。
[0049]間隔開的多個有源條疊層包括由適當的多層絕緣體隔開的N層有源條，其中N為一個大于I的整數，包括例如是2、4、8、16、32等。多個條包括有源材料204，在此例子中有源材料204是用于三維存儲裝置中作為位線的半導體。依據實行方式，有源材料204可以由合適的未摻雜或摻雜的硅材料和其他半導體材料來制成。
[0050]如圖中所示，部分形成的存儲裝置包括一上蓋層208，在不同實施例中，上蓋層208是用來圖案化疊層106的硬質掩模(hard mask)。在不同實施例中，上蓋層208可以是氮化硅。在如圖2A所示的制造階段中，該結構已通過沉積交錯的有源材料和絕緣材料層與位在疊層上的硬質掩模材料被形成。接著使用光刻工藝(lithographic)或是其它圖案化工藝來刻蝕穿透交錯層以形成由多個溝道隔開的脊狀疊層，在此例子中脊狀疊層在y方向上延伸。因此，如圖式所示，疊層206與疊層207是由間隙210隔開，且許多像這樣平行疊層的圖案重復而組成陣列。一電荷捕捉存儲材料或其他種類的存儲材料(圖1中的層1524，為了簡化在此圖中未繪示)可被提供在疊層206、207之上。此刻蝕工藝在疊層206、207的底部形成多個角落(例如是211)。較佳地，多個角落是平坦的，也就是說，這些角落的水平面和垂直面是平坦的，且水平面和垂直面交會成一銳角。在實際上的實行方式中，角落亦可以是有點圓的。
[0051]圖3和第3A圖繪示下一階段工藝的平面圖(其中疊層206和207以輪廓線表示)和剖面圖，沉積內襯302于疊層206、207上方之后，內襯于側壁和溝道底部下方暴露的絕緣體203。如圖中所示，內襯302以一薄膜填充角落211且覆蓋疊層206、207的側壁。內襯302可以是一第一絕緣材料，舉例來說是第一氧化硅。第一氧化硅可以是在氫氟酸(HF)溶液中具有相對高(或快)的濕刻蝕速率的一種低質量氧化物(low quality oxide)。低質量氧化物可使用等離子體輔助化學氣相沉積法(PE-CVD)來沉積，且使用四乙基正硅酸鹽(TEOS)作為氧化硅的前驅物。這類型的PECVD氧化物可具有高的濕刻蝕速率，在緩沖氧化刻蝕(Buffered Oxide Etch，B0E)工藝中的濕刻蝕速率約為每分鐘40納米，緩沖氧化刻蝕使用100:1的氫氟酸緩沖液(buffered HF)，其中氟化銨(NH4F)與氫氟酸的體積比約為100:1。濕刻蝕速率是測量自濕刻蝕工藝之前和之后的無圖形晶片(blanket wafer)上的氧化層厚度。其他類似的低質量氧化物可包括使用硅烷或二氯硅烷和一氧化物質(oxygenor nitrous oxide)沉積的低溫氧化物。
[0052]圖4和圖4A繪示工藝中沉積第二絕緣材料402之后接下來的階段，第二絕緣材料402是一種絕緣填充材料用以填充疊層206、207之間的間隙。第二絕緣材料402填充間隙210且覆蓋在內襯302上。第二絕緣材料402可以是第二氧化硅，選擇的第二氧化硅具有比第一氧化硅更高的密度。在不同實施例中，第二絕緣材料402用于相同的刻蝕化學(舉例來說，是一個濕刻蝕工藝，例如是緩沖氧化刻蝕)時，第二絕緣材料402的濕刻蝕速率比內襯302材料的濕刻蝕速率更慢(例如是三分之一或更少)。并且，作為絕緣材料，第二絕緣材料402對于導體(舉例來說是柵極結構)需要具有好的間隙填充性質以被制造。第二絕緣材料可包括氧化娃，氧化娃以化學氣相沉積工藝與TEOS的熱裂解(thermal decomposit1n)來沉積。此種類型的TEOS氧化物可具有低的濕刻蝕速率，在緩沖氧化刻蝕(Buffered OxideEtch, B0E)工藝中的濕刻蝕速率約為每分鐘3納米，緩沖氧化刻蝕使用100:1的氫氟酸緩沖液，其中氟化銨與氫氟酸體積比約為100:1。濕刻蝕速率是測量自濕刻蝕工藝之前和之后的無圖形晶片(blanket wafer)上的氧化層厚度。此刻蝕速率不到PE-CVD的TEOS氧化物的濕刻蝕速率的三分之一,而如上所述PECVD TEOS氧化物可被用作內襯302。內襯302相對于絕緣材料402的較小的刻蝕速率比可使得溝道側壁更垂直，且因此使得形成的導電線的側壁更垂直。在用來移除內襯302的刻蝕工藝中，期望的是第二絕緣材料402的亥Ij蝕速率系低于內襯的刻蝕速率的三分之一，或甚至低于十分之一，或更低。
[0053]圖5和圖5A繪示圖4和圖4A中所示的結構進行第二絕緣材料402平坦化之后的一階段的結構。第二絕緣材料是進行平坦化工藝以暴露上蓋層208的表面。平坦化工藝可以是等離子體背刻蝕(plasma etch back)工藝,等離子體背刻蝕工藝使用含有氯的反應性離子且用上蓋層208作為刻蝕停止處。含有氯的反應性離子可以從三氟甲烷(CHF3)或其他化合物得到。替代性地，平坦化工藝可以為使用上蓋層208作為研磨停止處的化學機械性研磨工藝。
[0054]圖6、圖6A、圖6B和圖6C繪示圖5和圖5A中所示的結構形成圖案化掩模602于平坦化的第二絕緣材料402之上且暴露上蓋層208的表面之后的一階段的結構。沿著剖面線B-B的第二剖面圖是繪示在圖6B中，剖面線B-B位在多個掩模條(602)之間且是沿著用來形成鑲嵌柵極的溝道的方向設置。圖6C繪示在Y軸方向位于間隔開的疊層206、207之間沿著剖面線C-C的第三剖面圖。圖案化掩模602可由一感旋光性(photosensitive)材料形成，舉例來說是光刻膠，并且進行一圖案化工藝。圖案化掩模602可以是硬質掩模，硬質掩模由絕緣材料、金屬材料或其他類型的材料來形成。如圖中所示，圖案化掩模相對于間隔開的有源條疊層106(舉例來說是疊層206、207)是正交的設置。
[0055]圖7、圖7A、圖7B和圖7C繪示圖6、圖6A和圖6B中所示結構的下一階段的結構，在第二絕緣材料402已經用圖案化掩模層602作為掩模進行第一刻蝕工藝以形成多個溝道或開口 702。開口 702是設置并沿著相對于間隔開的有源條疊層206、207的正交方向而延伸。第一刻蝕工藝可以是等離子體刻蝕，例如是采用三氟甲烷產生的氯成分而進行。由于間隙210有高的長寬比，部分的內襯302可能留在暴露于開口 702中的疊層206、207的側壁上，例如是殘留703。在這個刻蝕步驟中，暴露在刻蝕區(qū)域中的上蓋層208亦可被部分地移除，這造成厚度的減少，如圖7B所示。如圖7C和圖7D中所示，在此實施例中，第二絕緣材料402中的開口 702是了絕緣層203而打開。開口 702在底部具有角落704，角落704由襯底表面710 (舉例來說是絕緣層203的表面)的一角度708來定義，且暴露第二絕緣材料402的垂直壁706。角度708可由第一線712和第二線714來量測，第一線712較佳地與暴露在垂直壁表面的一長度的直線相符，且第一線712借著有源條的深度在垂直方向(z軸方向)上向上延伸，第二線714較佳地與溝道底部的第二絕緣層203的暴露表面710相符。角度708相近于直角且小于95度。在垂直壁706與絕緣層表面之間的角度可以近于90度。在一些實施例中，角度708的范圍可介于90度和95度之間、介于90度和91度之間或是介于90度和92度之間。
[0056]在不同實施例中，在第一刻蝕工藝中，由于高長寬比的深溝道702和為了維持垂直壁706，疊層206、207和其中的材料在第一刻蝕工藝中可能需要被暴露一段相對長的時間。疊層206、207上的內襯302使得第一刻蝕工藝使用的時間較短，因為不需要使用第一刻蝕工藝來移除角落的材料。這避免了過刻蝕,而過刻蝕可能造成垂直壁的斜率增加。因此，內襯的使用使得形成的導電線有更垂直的側壁以及較小的間距(pitch)。因此，垂直壁706和絕緣層表面之間的角度可以接近90度。在一些實施例中，依據刻蝕工藝、選用的材料、內襯的厚度和溝道的深度，角度706可小于95度、小于92度或小于91度。
[0057]圖8是類似于圖7B為圖7中沿著剖面線B-B的剖面圖，圖8繪示可用于一些實施例中的下一階段。在這個階段中，內襯302的剩余部分可通過進行放射線處理而被弱化，放射線的類型例如是以能量化的離子或粒子802-1和802-2或是其他類型的放射線。放射線可以是由惰性氣體(例如是氬氣、氮氣、氦氣或其他惰性氣體)得到的加速的離子或電中性的粒子。在一些實行方式中，可通過離子注入機(1n implanter)來提供放射線。此外,放射線亦可提供多于一個入射角度，如圖式中的箭頭(802-1和802-2)所示，以覆蓋暴露在開口(例如是702)底部以及疊層206、207側壁的內襯302殘余的部分。放射線(離子或粒子802-1和802-2)可減少內襯302的殘余物，且對于保留的結構特性沒有實質上有害的的改變，保留的結構例如是在疊層206中的有源材料204。
[0058]圖9、圖9A、圖9B和圖9C繪示圖8所示的結構進行移除開口 702內部內襯302的殘余物，如前所述的選擇性地弱化殘余物之后的階段的結構。如圖中所示，內襯302的殘余物在被弱化以后系實質上使用第二刻蝕工藝來完全移除。對于第一氧化硅如內襯302，濕刻蝕工藝可以是使用緩沖氫氟酸液的緩沖氧化刻蝕，以較佳地控制濕刻蝕速率。為了達到一個期望的濕刻蝕速率，而能在弱化內襯302時不會刻蝕到絕緣填充材料402，緩沖氫氟酸液可包括具有合適比例的氟化銨(NH4+)和氫氟酸(HF)溶液。不同物質，例如是銨離子(NH4+)、氟離子(F-)、氫離子(H+)、氫氧離子(OHO和其他成分，可存在于緩沖氫氟酸溶液裝。如前述，用于濕刻蝕工藝中選擇作為內襯302的第一氧化硅具有比作為第二絕緣材料402的第二氧化硅快約10倍或至少3倍的刻蝕速率。弱化的內襯302殘余則具有甚至更高的刻蝕速率，因此第二刻蝕工藝可以更完全地移除內襯302的殘余物而不移除第二絕緣材料402。由于實質上徹底地移除開口 702內甚至是角落211內的內襯，這個工藝對于保持疊層106的側面輪廓具有明顯程度的改善。溝道開口 702包括角落704的側面輪廓也被保持。側壁706與襯底表面203之間的角度708可以保持接近90度。如圖中所示，在這個階段的工藝(第9B圖)中暴露于刻蝕的硬質掩模208也可能被一定程度地侵蝕。
[0059]圖10、圖10A、圖1OB和圖1OC繪示圖9、圖9A和圖9B所示的結構進行移除圖案化掩模602之后的階段的結構。圖1OB是在X軸方向沿著剖面線B-B的剖面圖，圖1OB繪示疊層206、207具有暴露在溝道702中的側壁。圖1OA是在x軸方向沿著剖面線A-A穿過多個第二絕緣條402的剖面圖。并且，相較于圖1OA中所示的鄰接于第二絕緣材料條402的上蓋層208的表面，在疊層206、207上并鄰接于溝道702的被侵蝕的上蓋層208具有一個較低的表面。如圖1OC中所繪示，第二絕緣材料402中的溝道702是了絕緣層203而形成。如前所述，每個溝道都具有實質上垂直于絕緣層表面710的側壁706。多個溝道(例如是702)提供用于三維存儲裝置的多個鑲嵌導體結構(舉例來說是柵極結構)的鑄模。如進一步如具有不同角度的圖10、圖10A、圖1OB和圖1OC所示，每個間隔開的有源條106 (例如是206、207)的側面輪廓是實質上維持住(maintained),且僅有極少或甚至沒有絕緣材料殘留在有源條的邊上。
[0060]接著，沉積一導體材料1102以填充每個溝道，沉積方式可使用化學氣相沉積工藝、物理氣相沉積工藝或兩者的結合或是其他類型的沉積工藝。導體材料1102可以是摻雜多晶硅(P+型或η+型摻雜)或是金屬材料。在一些實施例中，可以對導體材料進行從第二絕緣材料402表面移除導體材料1102的平坦化工藝，以形成多個鑲嵌導體(例如是柵極結構)，在三維存儲裝置中，鑲嵌導體通過第二絕緣材料達到電性絕緣和物理性絕緣。
[0061]圖11、圖11Α、圖1lB和圖1lC繪示如圖10、圖10Α、圖1OB和圖1OC所示的結構于進行導體材料1102的沉積以及從第二絕緣材料402表面移除導體材料1102之后的階段所形成的結構，其中包括有源層204(例如是記憶層)。圖11繪示交叉設置于疊層206、207之上以作為字線的導體材料條1102的平面圖。導體材料1102可以為半導體材料例如是多晶硅材料，多晶硅材料根據實施的態(tài)樣而具有合適的不純物特性(P+型或η+型)。根據實行方式，硅化物(圖未繪示)(例如是硅化鈷、硅化鎳、硅化鎢、硅化鈦或是其他種類)可以形成在多晶硅材料上以改善多晶硅材料的導電性。在反熔絲應用中，多晶硅導體材料1102應該具有相反于間隔開的有源條疊層106(例如是206、207)中的多晶硅有源材料204的極性。在一些實施例中，導體材料1102可以是一導電性材料，例如是金屬材料或是多種材料的組合。圖1lA繪示在字線之間沿著X軸方向的剖面圖，其中具有上蓋層208的疊層和位在疊層206、207之間的第二絕緣材料402將字線隔開且，如圖示般地延伸于絕緣層203的表面。進一步繪示于圖11和圖1lA中，第二絕緣材料402是沿著內襯302排列。圖1lB繪示在X軸方向沿著字線的剖面圖，圖中導體材料1102形成一連續(xù)的鑲嵌導體并交叉設置在疊層和上蓋材料208之上。
[0062]圖1lC是在y軸方向位于疊層106 (例如是206、207)之間沿著剖面線C-C的剖面圖，圖中繪示位于疊層106之間的導體材料，導體材料延伸至在襯底202之上的絕緣層203且通過第二絕緣材料402隔開成為字線。如同前述，鑲嵌導體材料1102可具有接近垂直且鄰接于第二絕緣材料402的壁706。
[0063]圖12是一簡化的流程圖1200，例如是形成一導體結構的方法，例如用于三維存儲裝置中的柵極結構的形成方法。方法包括下述步驟。
[0064]步驟1204:提供多個間隔開的有源條疊層于一襯底上，且有源條上覆蓋的存儲元件例如是一介電電荷捕捉結構。
[0065]步驟1206:沉積包括內襯材料的一內襯302在間隔開的有源條疊層206、207之上。在一實施例中，內襯是用PE-CVD沉積的氧化硅材料。
[0066]步驟1208:為了一鑲嵌工藝而沉積一絕緣填充材料402在多個間隔開的有源條疊層206、207之上與之間，絕緣填充材料具有低于內襯302的一刻蝕速率。在一實施例中，絕緣填充材料是熱沉積的TEOS氧化物，TEOS氧化物在BOE化學中具有比PE-CVD沉積的氧化硅內襯低約三分之一的刻蝕速率。
[0067]步驟1210:在絕緣材料402中形成多個開口或溝道702，且在暴露于開口和開口底部及角落的間隔開的有源條疊層的至少一側壁留下殘余物。
[0068]步驟1212:使用放射線弱化內襯的殘余物，放射線例如是能量化的粒子802，可使得弱化的內襯殘余物能更容易的移除。
[0069]步驟1214:以例如是濕刻蝕工藝(舉例來說是BOE工藝)選擇性地移除弱化的內襯，同時并保留絕緣填充材料402和有源條疊層206、207，藉此留下絕緣填充內和交叉設置于疊層206、207之上的溝道。
[0070]步驟1216:沉積導體材料(例如是柵極材料)1102以填充于溝道702和絕緣填充材料表面之上。
[0071]步驟1218:從絕緣填充材料402表面移除導體材料402，以在鑲嵌導體和有源條的交叉點上形成存儲元件。
[0072]步驟1220:進行其他后段工藝以完成集成電路的構建。
[0073]上述一連串的步驟提供形成多個高長寬比的導體結構(舉例來說是柵極結構)的方法，導體結構用在具有多個間隔開的有源條疊層的三維存儲裝置中。高長寬比的導體結構可以作為鑲嵌導體結構。每個高長寬比的導體結構是設置在高長寬比的溝道中，高長寬比的導體結構具有相對垂直的壁延伸至位在襯底202上的絕緣層203且有相對平坦的角落。高長寬比的導體結構是由使用兩步驟材料填充和與間隔開的有源條疊層互補相符的工藝(例如是鑲嵌工藝)來形成。此外，間隔開的有源條疊層的側面是維持住。
[0074]本
【發(fā)明內容】
所述的方法是參照三維存儲裝置來描述。實際應用上，本
【發(fā)明內容】
所述的方法亦可應用在具有實質上垂直側壁的一導體結構，且此導體結構位于多個具有高長寬比且互補于多個具有高長寬比的脊狀結構的溝道中。脊狀結構可包括多個間隔開的由單一材料或多種材料制成的疊層。脊狀結構的側面輪廓在形成溝道的兩步驟刻蝕工藝中是維持住的。
[0075]在不同的多個實施例中，本
【發(fā)明內容】
提供一半導體裝置。半導體裝置包括一襯底，襯底具有形成于其上的多個間隔開的材料疊層，例如是有源層材料。具有內襯的絕緣填充材料覆蓋在多個間隔開的有源層疊層之上，且包括一導體材料的多個導體是設置在溝道中并穿透絕緣填充材料。在不同的多個實施例中，每個溝道包括絕緣填充材料的一側壁，側壁相對于襯底的一表面是實質上垂直。舉例來說，側壁相對于襯底表面具有的角度范圍可以是從約為垂直至約為95度角、從約為垂直至約為92度角或從約為垂直至約為95度角。根據實行方式，多個導體可用作為鑲嵌結構。在不同的多個實施例中，在溝道內的內襯系實質上完全地移除。在一個選擇的刻蝕工藝(舉例來說，例如是濕刻蝕工藝，例如可以是緩沖氧化刻蝕)中，內襯的材料具有比絕緣填充材料快約三倍的刻蝕速率。在一些實行方式中，內襯可以是第一氧化物，而絕緣填充材料可以是第二氧化物。第一氧化物可由等離子體輔助化學氣相沉積工藝來形成，而第二氧化物可由使用TEOS作為前驅物的化學氣相沉積來形成。半導體裝置可包括一存儲材料和多個存儲元件，存儲材料位于各個間隔開的有源層疊層上方，存儲元件位在有源層和導體層之間的多個交叉點。在不同實施例中，導體結構可以是鑲嵌結構。根據應用方式，用于介電電荷儲存結構的存儲器材料可包括至少一電荷儲存介電材料或其他類型的存儲材料(舉例來說是電阻存儲材料)。在不同的多個實施例中，導體結構(舉例來說作為鑲嵌結構)可使用例如是如圖2到圖12所示的工藝步驟來制造。
[0076]綜上所述，雖然本發(fā)明已以較佳實施例和詳細的范例揭露如上，然其并非用以限定本發(fā)明。本發(fā)明所屬【技術領域】中具有通常知識者，在不脫離本發(fā)明的精神和范圍內，當可作各種的更動與潤飾。因此，本發(fā)明的保護范圍當視隨附的權利要求范圍所界定的為準。
【權利要求】
1.一種在三維電路中形成導體的方法，包括: 提供一襯底，該襯底具有多個間隔開的有源條(active strips)疊層； 沉積一內襯(lining)于這些間隔開的有源條疊層之上； 沉積一絕緣填充材料于該內襯之上、這些間隔開的有源條疊層之上與之間； 以一第一刻蝕工藝形成多個溝道于該絕緣填充材料內，這些溝道交錯排列在這些間隔開的有源條疊層之上； 以一第二刻蝕工藝移除暴露在這些溝道內的該內襯；以及 以一導體或一半導體材料填充這些溝道以形成多個鑲嵌導體結構。
2.根據權利要求1所述的方法，其中在該第二刻蝕工藝中，該內襯具有比該絕緣填充材料快三倍的一刻蝕速率。
3.根據權利要求1所述的方法，其中該內襯包括一第一娃氧化物，該絕緣填充材料包括一第二硅氧化物。
4.根據權利要求1所述的方法，其中所述的沉積該內襯的步驟包括以一等離子體輔助化學氣相沉積法(PECVD)形成一硅氧化物。
5.根據權利要求1所述的方法，其中所述的沉積該絕緣填充材料的步驟包括采用四乙基正硅酸鹽(TEOS)以施 行一化學氣相沉積步驟。
6.根據權利要求1所述的方法，其中該第二刻蝕工藝包括一緩沖氧化刻蝕。
7.根據權利要求1所述的方法，其中該第二刻蝕工藝包括以放射線先弱化該內襯任何的殘余物，然后再刻蝕該內襯。
8.根據權利要求7所述的方法，包括以一離子注入器傳遞該放射線。
9.根據權利要求8所述的方法，其中該放射線包括一惰性氣體的多個能量化的粒子(energized particles)。
10.根據權利要求1所述的方法，其中該第二刻蝕工藝包括一緩沖氧化刻蝕工藝，該緩沖氧化刻蝕工藝使用一氫氟酸緩沖劑(buffered hydrofluoric acid),該氫氟酸緩沖劑包括含銨(NH4+)成分，含氟(F )成分，含氫尚子(H+)成分，和含氫氧尚子(OH)成分。
11.根據權利要求1所述的方法，其中在該第二刻蝕工藝中，該內襯相對于該絕緣填充材料的一刻蝕選擇率是大于3。
12.一種根據權利要求1所述的方法制造的半導體裝置。
13.一種半導體裝置，包括: 一襯底，具有多個間隔開的有源條疊層； 一絕緣填充材料，具有一內襯位于這些間隔開的有源條疊層之上；以及 多個鑲嵌結構，包括一導體材料設置在穿透該絕緣填充材料的多個溝道中，其中在這些溝道中的該內襯是完全地被移除，該內襯包括一材料，該材料在一選擇性的刻蝕工藝中具有比該絕緣填充材料快三倍的一刻蝕速率。
14.根據權利要求13所述的半導體裝置，其中該內襯包括一第一氧化硅，該絕緣填充材料包括一第二氧化硅。
15.根據權利要求13所述的半導體裝置，其中該內襯包括一氧化硅，該氧化硅是經由一等離子體輔助化學氣相沉積法形成。
16.根據權利要求13所述的裝置，其中該絕緣填充材料包括一氧化硅，該氧化硅是經由一化學氣相沉積法形成，該化學氣相沉積法使用四乙基正硅酸鹽(TEOS)。
17.根據權利要求13所述的裝置，其中該選擇性的刻蝕工藝包括一緩沖氧化刻蝕。
18.一種形成半導體裝置的方法，包括: 提供一襯底及多個間隔開的疊層，這些疊層的材料具有一上覆的內襯(overlyinglining)在該襯底之上； 形成一絕緣填充材料于具有該上覆的內襯的這些間隔開的疊層之間；以及 形成一導體于該絕緣填充材料之間的多個溝道內，這些溝道沒有該內襯； 其中該內襯包括一材料，該材料在一選擇性的刻蝕工藝中具有比該絕緣填充材料快三倍的一刻蝕速率。
19.根據權利要求18所述的方法，其中這些溝道各自包括該絕緣填充材料的一垂直暴露表面，以及在該垂直暴露表面與該襯底的一表面之間包括一角度，該角度是垂直至95度。
20.根據權利要求18所述的方法，其中這些溝道各自包括該絕緣填充材料的一垂直暴露表面，以及在該垂直暴露表面與該襯底的一表面之間包括一角度，該角度是垂直至92度。
21.根據權利要求18所述的方法，其中這些溝道各自包括該絕緣填充材料的一垂直暴露表面，以及在該垂直暴露表面與該襯底的一表面之間包括一角度，該角度是垂直至91度。
22.—種半導體裝置，包括: 一襯底及多個間隔開的疊層在該襯底之上； 一絕緣填充材料位于這些間隔開的疊層之間；以及 一導體材料于該絕緣填充材料之間的多個溝道內； 其中這些溝道各自具有該絕緣填充材料的一側壁，該側壁是由一傾斜的側面來定義，該傾斜的側面包括在該側壁與該襯底的一表面之間的一角度，該角度是垂直至95度。
23.根據權利要求22所述的裝置，其中在該側壁與該襯底的該表面之間的該角度是垂直至91度。
24.根據權利要求22所述的裝置，其中在該側壁與該襯底的該表面之間的該角度是垂直至92度。
25.根據權利要求22所述的裝置，其中在一選擇性的刻蝕工藝中，該內襯具有比該絕緣填充材料快三倍的一刻蝕速率。
【文檔編號】H01L27/115GK104051347SQ201310322997
【公開日】2014年9月17日 申請日期:2013年7月29日 優(yōu)先權日:2013年3月14日
【發(fā)明者】邱家榮, 李冠儒 申請人:旺宏電子股份有限公司