半導體結(jié)構(gòu)及其形成方法
【專利摘要】本發(fā)明公開了一種半導體結(jié)構(gòu)以及形成該結(jié)構(gòu)的方法。根據(jù)一個實施例，一種結(jié)構(gòu)包括分別位于襯底的三個區(qū)內(nèi)的三種器件。第一器件包括第一柵疊層，并且第一柵疊層包括第一介電層。第二器件包括第二柵疊層，并且第二柵疊層包括第二介電層。第三器件包括第三柵疊層，并且第三器件包括第三介電層。第三介電層的厚度小于第二介電層的厚度，并且第二介電層的厚度小于第一介電層的厚度。第三柵疊層的柵極長度在量上與第一柵疊層的柵極長度和第二柵疊層的柵極長度不同。
【專利說明】半導體結(jié)構(gòu)及其形成方法
[0001]相關(guān)申請
[0002]本申請要求于2012年12月28日提交的標題為“Novel Power Gating Approachon TGO Devices in HKMG CMOS Technology” 的美國臨時專利申請 61/747，106 號的優(yōu)先權(quán)，該申請的全部內(nèi)容通過引用結(jié)合于此。
【技術(shù)領域】
[0003]本發(fā)明總的來說涉及集成電路，更具體地，涉及半導體結(jié)構(gòu)及其形成方法。
【背景技術(shù)】
[0004]半導體集成電路(IC)產(chǎn)業(yè)已經(jīng)歷了快速的增長。在IC材料和設計中的技術(shù)進步已經(jīng)產(chǎn)生了數(shù)代1C，其中，每一代IC都比上代IC具有更小和更復雜的電路。然而，這些進步增大了加工和制造IC的復雜性，并且為了實現(xiàn)這些進步，在IC加工和制造中需要的類似的發(fā)展。
[0005]在IC的發(fā)展過程中，在幾何尺寸(例如，使用制造工藝可以生產(chǎn)的最小部件(或線))縮小的同時，功能密度(例如，每一芯片面積上互連器件的數(shù)目)通常增大。這種按比例縮小工藝通過提高生產(chǎn)效率和降低相關(guān)成本而提供益處。然而，由于不斷地按比例縮小器件，加劇了互連器件的各種性能特征之間的差異。

【發(fā)明內(nèi)容】

[0006]根據(jù)本發(fā)明的一個方面，提供了一種結(jié)構(gòu)，包括:第一器件，包括第一柵疊層，第一器件位于襯底的第一區(qū)中，第一柵疊層包括第一介電層；第二器件，包括第二柵疊層，第二器件位于襯底的第二區(qū)中，第二柵疊層包括第二介電層，第二介電層的厚度小于第一介電層的厚度；以及第三器件，包括第三柵疊層，第三器件位于襯底的第三區(qū)中，第三柵疊層包括第三介電層，第三介電層的厚度小于第二介電層的厚度，第三柵疊層的柵極長度不同于第一柵疊層的柵極長度和第二柵疊層的柵極長度。
[0007]優(yōu)選地，第一柵疊層的柵極長度等于第二柵疊層的柵極長度。
[0008]優(yōu)選地，第一柵疊層包括位于第一介電層上方的第一高k介電層，第二柵疊層包括位于第二介電層上方的第二高k介電層，以及第三柵疊層包括位于第三介電層上方的第三高k介電層。
[0009]優(yōu)選地，第一柵疊層、第二柵疊層和第三柵疊層中的每一個都包括柵電極，柵電極包括金屬。
[0010]優(yōu)選地，第三柵疊層的柵極長度與第一柵疊層的柵極長度和第二柵疊層的柵極長度的偏差在5nm以內(nèi)。
[0011]優(yōu)選地，第一介電層的厚度在25 A至4()A之間，第二介電層的厚度在10A至20A之間，第三介電層的厚度在IO A至15 A之間。[0012]優(yōu)選地，第三介電層的厚度比第二介電層的厚度小IA和5A之間的范圍。
[0013]優(yōu)選地，第一區(qū)是襯底的輸入/輸出區(qū)，第二區(qū)是第一核心區(qū)、存儲區(qū)或它們的組
合，并且第三區(qū)是第二核心區(qū)。
[0014]根據(jù)本發(fā)明的另一方面，提供了一種結(jié)構(gòu)，包括:襯底的第一區(qū)，第一區(qū)包括第一器件和第二器件，第一器件包括第一柵疊層，第二器件包括第二柵疊層，第一柵疊層和第二柵疊層均包括具有第一厚度的第一介電層，第一柵疊層具有第一柵疊層的相對側(cè)壁之間的第一長度，第二柵疊層具有第二柵疊層的相對側(cè)壁之間的第二長度，第一節(jié)距在第一柵疊層和第二柵疊層之間；襯底的第二區(qū)，第二區(qū)包括第三器件和第四器件，第三器件包括第三柵疊層，第四器件包括第四柵疊層，第三柵疊層和第四柵疊層均包括具有第二厚度的第二介電層，第二厚度大于第一厚度，第三柵疊層具有第三柵疊層的相對側(cè)壁之間的第三長度，第四柵疊層具有第四柵疊層的相對側(cè)壁之間的第四長度，第二節(jié)距在第三柵疊層和第四柵疊層之間；以及襯底的第三區(qū)，第三區(qū)包括第五器件和第六器件，第五器件包括第五柵疊層，第六器件包括第六柵疊層，第五柵疊層和第六柵疊層均包括具有第三厚度的第三介電層，第三厚度大于第二厚度，第五柵疊層具有第五柵疊層的相對側(cè)壁之間的第五長度，第六柵疊層具有第六柵疊層的相對側(cè)壁之間的第六長度，第三節(jié)距在第五柵疊層和第六柵疊層之間，第一長度和第二長度中的每一個在尺寸上與第三長度、第四長度、第五長度和第六長度的每一個都不同。
[0015]優(yōu)選地，該結(jié)構(gòu)還包括襯底的第四區(qū)，第四區(qū)包括第七器件和第八器件，第七器件包括第七柵疊層，第八器件包括第八柵疊層，第七柵疊層和第八柵疊層均包括具有第二厚度的第二介電層。
[0016]優(yōu)選地，第一區(qū)是第一核心區(qū)，第二區(qū)是第二核心區(qū)，第三區(qū)是輸入/輸出區(qū)，以及第四區(qū)是存儲區(qū)。
[0017]優(yōu)選地，第一節(jié)距、第二節(jié)距和第三節(jié)距在距離上是相等的。
[0018]優(yōu)選地，第一柵疊層和第二柵疊層中的每一個進一步包括位于第一介電層上方的第一高k介電層和位于第一高k介電層上方的第一柵電極,第一柵電極包括第一金屬；第三柵疊層和第四柵疊層中的每一個進一步包括位于第二介電層上方的第二高k介電層和位于第二高k介電層上方的第二柵電極,第二柵電極包括第二金屬；第五柵疊層和第六柵疊層中的每一個進一步包括位于第三介電層上方的第三高k介電層和位于第三高k介電層上方的第三柵電極，第三柵電極包括第三金屬。
[0019]優(yōu)選地，第三長度、第四長度、第五長度和第六長度是相等的。
[0020]根據(jù)本發(fā)明的另一方面，提供了一種方法，包括:在襯底的第一區(qū)中形成第一介電層，第一介電層具有第一厚度；在襯底的第二區(qū)中形成第二介電層，第二介電層具有第二厚度，第一厚度大于第二厚度；在襯底的第三區(qū)中形成第三介電層，第三介電層具有第三厚度，第二厚度大于第三厚度；形成包括第一介電層的第一柵疊層，第一柵疊層具有第一柵極長度；形成包括第二介電層的第二柵疊層，第二柵疊層具有第二柵極長度；以及形成包括第三介電層的第三柵疊層，第三柵疊層具有第三柵極長度，第三柵極長度大于或小于第一柵極長度和第二柵極長度。
[0021]優(yōu)選地,該方法還包括:在第一介電層、第二介電層和第三介電層的上方形成高k介電層；以及在高k介電層上方形成包括金屬的柵電極層,其中，第一柵疊層、第二柵疊層和第三柵疊層中的每一個進一步包括高k介電層和柵電極層。
[0022]優(yōu)選地，第一柵極長度等于第二柵極長度。
[0023]優(yōu)選地，第三柵極長度與第一柵極長度和第二柵極長度的偏差在5nm以內(nèi)。
[0024]優(yōu)選地，該方法還包括:在襯底的第四區(qū)中形成第二介電層；以及形成包括第二介電層的第四柵疊層。
[0025]優(yōu)選地，第一區(qū)是襯底的輸入/輸出區(qū)，第二區(qū)是第一核心區(qū)、存儲區(qū)或它們的組合，以及第三區(qū)是第二核心區(qū)。
【專利附圖】

【附圖說明】
[0026]為了更充分地理解實施例及其優(yōu)點，現(xiàn)結(jié)合附圖參考以下描述，其中:
[0027]圖1至圖8示出了根據(jù)本實施例的工藝流程和結(jié)構(gòu)。
【具體實施方式】
[0028]以下詳細論述了本實施例的制造和使用。然而，應該理解，本發(fā)明提供了許多可以在各種具體環(huán)境中實現(xiàn)的可應用的發(fā)明構(gòu)思。所論述的具體實施例僅僅是對制造和使用本發(fā)明主題的具體方式的說明，而不用于限制不同實施例的范圍。
[0029]參考具體環(huán)境來描述實施例，S卩，形成半導體器件的工藝，其中，至少3個器件包括位于柵疊層中的介電層，該介電層在不同器件之間具有不同的厚度。此外，可以以各種方式來偏置(改變)器件的柵極長度。其他實施例包括器件數(shù)目的變化和/或介電層的厚度的變化以及不同的偏置。盡管下文中按照特定的順序來描述，但是可以按照任何邏輯順序來實施方法實施例。另外，附圖中使用的類似的參考數(shù)字代表類似的部件。
[0030]圖1至圖8示出了根據(jù)本實施例的工藝流程和結(jié)構(gòu)。圖1示出了襯底20。襯底20可以是半導體襯底，其還可以是硅襯底、碳化硅襯底、鍺化硅襯底或由其他半導體材料形成的襯底。襯底20可以是塊狀襯底、絕緣體上半導體(SOI)襯底或其他可接受的襯底。襯底20可以輕摻雜有P型或η型雜質(zhì)。圖1中區(qū)分了襯底20的第一區(qū)22、第二區(qū)24、第三區(qū)26、第四區(qū)28。在一個實施例中，第一區(qū)22是薄核心區(qū)，諸如包含核心電路的器件，其中晶體管具有薄柵極電介質(zhì)；第二區(qū)24是厚核心區(qū)，諸如包含核心電路的器件，其中晶體管具有相對較厚的柵極電介質(zhì)；第三區(qū)26是輸入/輸出區(qū)，諸如包含用于輸入/輸出信號的器件；以及第四區(qū)28是存儲區(qū)，諸如SRAM區(qū)。
[0031]襯底20還包括隔離區(qū)30，諸如淺槽隔離區(qū)。隔離區(qū)30可用來電隔離襯底20中的各個器件的有源區(qū)。一些隔離區(qū)30也可以將第一區(qū)22、第二區(qū)24、第三區(qū)26和第四區(qū)28中的相鄰區(qū)域之間的邊界區(qū)別開。隔離區(qū)30的形成可以包括蝕刻襯底20以形成溝槽(未示出)，并用介電材料填充溝槽以形成隔離區(qū)30。例如，可通過高密度等離子體沉積的氧化硅物而形成隔離區(qū)30，盡管也可以使用根據(jù)各種技術(shù)形成的其他介電材料。
[0032]在襯底20上方形成第一介電層32。在一個實施例中，第一介電層32是通過熱氧化、高密度等離子體沉積等形成的氧化物層。在其他的實施例中，第一介電層32可以是通過任何可接受的技術(shù)而形成的氮氧化硅等。第一介電層32可以具有約25 A至約40Α之間的厚度。盡管本發(fā)明中提供了具體的厚度以作為實例，不同的實施例可以具有其他的厚度，諸如用于不同技術(shù)尺寸的厚度。[0033]圖2示出了在第二區(qū)24和第四區(qū)28中的厚界面層36的形成。第一介電層32從第二區(qū)24和第四區(qū)28中去除，例如通過在第一介電層32上方圖案化光刻膠34來覆蓋第一區(qū)22和第三區(qū)26而暴露第二區(qū)24和第四區(qū)28，并且隨后蝕刻第一介電層32的暴露部分，例如通過將其浸在稀釋的氫氟酸(dHF)中。在第二區(qū)24和第四區(qū)28中的襯底20上沉積厚界面層36。厚界面層36可以包括氧化硅、氮化硅、氮氧化硅等或它們的組合，并且可以通過熱氧化或化學氧化(例如，將其浸潰在臭氧去離子(DI)水中)、合適的沉積技術(shù)等來形成。在一個實施例中，厚界面層36具有的厚度在約10 A至約20 A之間。在一個實施例中，厚界面層36的厚度小于第一介電層32的厚度。例如，隨后可以使用合適的灰化工藝來去除光刻膠34。
[0034]圖3不出了在第一區(qū)22中形成薄界面層40。第一介電層32可從第一區(qū)22中去除，例如通過在第三區(qū)26中的第一介電層32的上方以及在第二區(qū)24和第四區(qū)28中的厚界面層36的上方圖案化光刻膠38而暴露第一區(qū)22,并且隨后蝕刻第一介電層32的暴露部分(例如，通過將其浸在dHF中)。在第一區(qū)22的襯底20上沉積薄界面層40。薄界面層40可以包括氧化硅、氮化硅、氮氧化硅等或它們的組合，并且可以通過熱氧化或化學氧化(例如，將其浸潰在臭氧DI水中)、合適的沉積技術(shù)等來形成。在一個實施例中，薄界面層40具有約10 A至約15A之間的厚度。在一個實施例中，薄界面層40的厚度小于厚界面層36的厚度。在另一個實施例中，薄界面層40等于或大于約IOA (諸如在約IA至約5A之間)，并且小于厚界面層36的厚度。例如，隨后可以使用合適的灰化工藝來去除光刻膠38。
[0035]圖4示出了在第一區(qū)22的薄界面層40、第二區(qū)24的厚界面層36、第三區(qū)26的第一介電層32和第四區(qū)28的厚界面層36上分別形成的高k介電層42。高k介電層42可以包括氧化鉿(HfO2)或其他的材料，諸如金屬氧化物、氮化的金屬氧化物或Hf、Al、La、Zr、T1、Ta、Ba、Sr、Pb、Zn、Y、Gd、Dy的硅酸鹽以及它們的組合和多層。具體的實例包括Η--2、HfZrOx, HfAlOx, HfLaOx, HfTiOx, HfTaOx, HfTiTaOx, LaO3> Zr02、A1203、Ta2O5, TiO2 以及它們的組合?？梢允褂迷訉映练e(ALD)、等離子體增強化學汽相沉積(PECVD)、低壓化學汽相沉積(LPCVD)、有機金屬化學汽相沉積(M0CVD)、等離子體增強原子層沉積(PEALD)、物理汽相沉積(PVD)等來形成高k介電層42。在一個實施例中，高k介電層42的k值大于約7.0。
在一些實施例中，高k介電層42具有至少為IOA的厚度，諸如在約IOA至約15A之間，然而，其他的實施例允許任意厚度。
[0036]在圖5中，分別在第一區(qū)22、第二區(qū)24、第三區(qū)26和第四區(qū)28中的高k介電層42上形成覆蓋層44。用于覆蓋層44的示例性材料包括鉭、鈦、鑰、鎢、釕、鉬、鈷、鎳、鈀、鈮和它們的合金和/或它們的氮化物。具體而言，覆蓋層44可以包括金屬氮化物，諸如TiN和TaN?？梢酝ㄟ^PVD、ALD或其他可應用的化學汽相沉積(CVD)方法來形成覆蓋層44。覆蓋層44可以具有在約1.5nm至約4nm之間的厚度。
[0037]圖6示出了在第一區(qū)22、第二區(qū)24、第三區(qū)26和第四區(qū)28中的覆蓋層44上分別形成柵電極層46。柵電極層46包括導電材料,諸如多晶娃(摻雜或未摻雜的)、金屬(例如，鉭、鈦、鑰、鎢、鉬、鋁、鉿、釕)、金屬硅化物(例如，硅化鈦、硅化鈷、硅化鎳、硅化鉭)、金屬氮化物(例如，氮化鈦、氮化鉭)等或它們的組合?？梢允褂肅VD、LPCVD, PVD或其他可接受的沉積技術(shù)來沉積柵電極層46。如果柵電極層46的沉積是共形的，則可以使用諸如化學機械拋光(CMP)的平坦化技術(shù)來平坦化柵電極層46。
[0038]圖7示出了在第一區(qū)22中形成柵疊層50和柵疊層52、在第二區(qū)24中形成柵疊層54和柵疊層56、在第三區(qū)26中形成柵疊層58和柵疊層60以及在第四區(qū)28中形成柵疊層62和柵疊層64。柵疊層50和52包括薄界面層40、高k介電層42、覆蓋層44和柵電極層46。柵疊層54、56、62和64包括厚界面層36、高k介電層42、覆蓋層44和柵電極層46。柵疊層58和柵疊層60包括第一介電層32、高k介電層42、覆蓋層44和柵電極層46。可以通過在柵電極層46上方沉積掩模層以及在掩模層上方沉積光刻膠來形成柵疊層50、52、54、56、58、60、62和64?？墒褂霉饪虂韴D案化光刻膠，并且隨后的蝕刻可以將光刻膠的圖案轉(zhuǎn)印至掩模層。利用掩模層，可蝕刻柵疊層50、52、54、56、58、60、62和64中的各個層以形成柵疊層 50、52、54、56、58、60、62 和 64。對所有的柵疊層 50、52、54、56、58、60、62 和 64 可同時執(zhí)行各種掩蔽和/或蝕刻步驟，或者可以僅對一個或多個區(qū)內(nèi)的柵疊層執(zhí)行一些掩蔽和/或蝕刻步驟而對另一區(qū)內(nèi)的柵疊層分別執(zhí)行類似的掩蔽和/或蝕刻步驟。
[0039]圖7還示出了示例性的柵極長度66、68、70和72以及節(jié)距74和節(jié)距76。在圖7中，柵極長度是柵疊層的相對側(cè)壁之間的距離。分別示出了柵疊層50、52、54和56的柵極長度66、68、70和72。在圖7中，節(jié)距是相鄰柵疊層的對應側(cè)壁之間的距離。柵疊層50和52之間的距離示為節(jié)距74，并且柵疊層54和56之間的距離示為節(jié)距76。其他的柵疊層和其他的區(qū)也同樣具有未被明確示出的節(jié)距和柵極長度。
[0040]可以修改或偏置各種柵極長度以用于具體的應用。例如，柵疊層54和56的柵極長度70和72分別可以為臨界尺寸，并且柵疊層50和52的柵極長度66和68可以不同于臨界尺寸，諸如相差約+/-5nm。在該實例中，柵疊層58、60、62和64的柵極長度也可以是臨界尺寸，因此，相對于第二區(qū)24、第三區(qū)26和第四區(qū)28的柵疊層分別使用的臨界尺寸，第一區(qū)中的柵疊層50和柵疊層52可以具有柵極長度偏差。此外，柵疊層50和柵疊層52可以具有不同的柵極長度66和68 (例如,可被不同地偏置)。在一個實施例中，柵疊層54、56、58、60,62和64的柵極長度是臨界尺寸(諸如，約30nm)，并且柵疊層50的柵極長度66以及柵疊層52的柵極長度68比臨界尺寸大約2nm至約3nm (諸如約32nm至約33nm)。在其他的實施例中，柵疊層54、56、58、60和64具有彼此不同的柵極長度，例如，也可以對柵疊層54、56、58、60、62和64中的一些進行偏置。
[0041 ] 在一些實施例中，一個區(qū)內(nèi)的相鄰柵疊層之間的節(jié)距等于其他區(qū)內(nèi)的相鄰柵疊層之間的節(jié)距。例如，柵疊層50和52之間的節(jié)距74、柵疊層54和56之間的節(jié)距76、柵疊層58和60之間的節(jié)距以及柵疊層62和64之間的節(jié)距是相等的。盡管可以使用各種其他節(jié)距(諸如具有不同技術(shù)節(jié)點)，但是在一個實施例中，這些節(jié)距在約90nm至約150nm之間(諸如約130nm)。在其他實施例中，節(jié)距可在區(qū)之間和/或給定區(qū)內(nèi)的各種器件之間變化。
[0042]圖8示出了包括柵疊層50、52、54、56、58、60、62和64中的對應柵疊層的各個晶體管的間隔件80和源極/漏極區(qū)82的形成。對于每一個柵疊層都示出了間隔件80和源極/漏極區(qū)82，但是并非所有的都以參考數(shù)字具體地標示以避免描示不清。在柵疊層50、52、54、56、58、60、62和64的側(cè)壁上形成間隔件80，諸如通過毯式沉積間隔件層并隨后對間隔件層進行各向異性蝕刻以保留間隔件80。間隔件層可以包括氮化硅、氮氧化物、碳化硅、氮氧化硅以及氧化物等，并且可以通過諸如CVD、PECVD、濺射以及其他合適的技術(shù)的方法來沉積。[0043]在柵疊層50、52、54、56、58、60、62和64的相對側(cè)的襯底20中形成源極/漏極區(qū)
82。在形成的晶體管為P型晶體管(諸如pFEF)的實施例中，可通過注入諸如硼、鎵、銦等的合適P型摻雜物來形成源極/漏極區(qū)82。類似地，在形成的晶體管是η型晶體管(諸如nFEF)的實施例中，可通過注入諸如磷、砷等的合適η型摻雜物來形成源極/漏極區(qū)82。許多其他的工藝、步驟等可用來形成源極/漏極區(qū)82。
[0044]盡管沒有明確地示出，但本領域的技術(shù)人員將會容易地認識到可對圖8中的結(jié)構(gòu)執(zhí)行進一步的處理步驟。例如，蝕刻停止層可形成在包括柵疊層50、52、54、56、58、60、62和64的晶體管的上方且與晶體管相鄰，并且可在蝕刻停止層上方形成層間介電層(ILD)。在ILD中可形成相應源極/漏極區(qū)82的接觸件?？梢栽贗LD的上方形成另一個蝕刻停止層，并且可在蝕刻停止層的上方形成金屬間介電層(MD)以及它們相應的金屬化層。
[0045]實施例可以具有優(yōu)點。例如，對于給定的應用，可對一些實施例中的各種器件進行設計從而具有更好的性能特征。通過允許不同的電介質(zhì)厚度并且通過允許各種柵極長度偏置，可更加具體地對器件進行設計使得應用的性能更好。一個實例是可使產(chǎn)品級Iddq對Fmax的性能最優(yōu)化。
[0046]—個實施例是一種結(jié)構(gòu)。該結(jié)構(gòu)包括分別在襯底的三個區(qū)中的三種器件。第一器件包括第一柵疊層，并且第一柵疊層包括第一介電層。第二器件包括第二柵疊層，并且第二柵疊層包括第二介電層。第三器件包括第三柵疊層，并且第三柵疊層包括第三介電層。第三介電層的厚度小于第二介電層的厚度，并且第二介電層的厚度小于第一介電層的厚度。第三柵疊層的柵極長度在量上與第一柵疊層的柵極長度和第二柵疊層的柵極長度不同。
[0047]另一個實施例是一種結(jié)構(gòu)。該結(jié)構(gòu)包括襯底的第一區(qū)、第二區(qū)和第三區(qū)。第一區(qū)包括第一器件和第二器件。第二區(qū)包括第三器件和第四器件。第三區(qū)包括第五器件和第六器件。第一、第二、第三、第四、第五以及第六器件分別包括第一、第二、第三、第四、第五以及第六柵疊層。第一和第二柵疊層均包括具有第一厚度的第一介電層。第三和第四柵疊層均包括具有第二厚度的第二介電層。第五和第六柵疊層均包括具有第三厚度的第三介電層。第三厚度大于第二厚度，并且第二厚度大于第一厚度。第一、第二、第三、第四、第五以及第六柵疊層具有分別位于第一、第二、第三、第四、第五和以及第六柵疊層的相對側(cè)壁之間的相應長度。第一和第二長度中的每一個在尺寸上與第三、第四、第五以及第六長度中的每一個都不同。第一柵疊層和第二柵疊層之間的距離為第一節(jié)距。第三柵疊層和第四柵疊層之間的距離為第二節(jié)距。第五柵疊層和第六柵疊層之間的距離為第三節(jié)距。
[0048]又一個實施例是一種方法。該方法包括在襯底的第一區(qū)內(nèi)形成第一介電層、在襯底的第二區(qū)內(nèi)形成第二介電層、在襯底的第三區(qū)內(nèi)形成第三介電層、形成包括第一介電層的第一柵疊層、形成包括第二介電層的第二柵疊層以及形成包括第三介電層的第三柵疊層。第一介電層具有第一厚度；第二介電層具有第二厚度；以及第三介電層具有第三厚度。第一厚度大于第二厚度，并且第二厚度大于第三厚度。第一柵疊層具有第一柵極長度；第二柵疊層具有第二柵極長度；以及第三柵疊層具有第三柵極長度。第三柵極長度大于或小于第一柵極長度和第二柵極長度。
[0049]盡管具體描述了本發(fā)明的實施例及其優(yōu)點，但是應當理解，在不背離所附權(quán)利要求限定的本發(fā)明的精神和范圍的情況下，可以作出各種改變、替代和變化。此外，本申請的范圍不旨在限于本發(fā)明所述的工藝，機器裝置、制造、物質(zhì)組成、工具、方法或步驟的特定實施例。本領域的技術(shù)人員將很容易地從本發(fā)明得知，可以使用與本發(fā)明所述的相應實施例執(zhí)行基本相同的功能或取得基本相同的結(jié)果的、目前現(xiàn)有的或今后將被開發(fā)的工藝、機器裝置、制造、物質(zhì)組成、工具、方法或步驟。因此，所附權(quán)利要求旨在將這些工藝、機器裝置、制造、物質(zhì)組成、工具、方法或步驟包括在它們的范圍內(nèi)。
【權(quán)利要求】
1.一種結(jié)構(gòu)，包括: 第一器件，包括第一柵疊層，所述第一器件位于襯底的第一區(qū)中，所述第一柵疊層包括第一介電層； 第二器件，包括第二柵疊層，所述第二器件位于所述襯底的第二區(qū)中，所述第二柵疊層包括第二介電層，所述第二介電層的厚度小于所述第一介電層的厚度；以及 第三器件，包括第三柵疊層，所述第三器件位于所述襯底的第三區(qū)中，所述第三柵疊層包括第三介電層，所述第三介電層的厚度小于所述第二介電層的厚度，所述第三柵疊層的柵極長度不同于所述第一柵疊層的柵極長度和所述第二柵疊層的柵極長度。
2.根據(jù)權(quán)利要求1所述的結(jié)構(gòu)，其中，所述第一柵疊層的柵極長度等于所述第二柵疊層的柵極長度。
3.根據(jù)權(quán)利要求1所述的結(jié)構(gòu)，其中，所述第一柵疊層包括位于所述第一介電層上方的第一高k介電層，所述第二柵疊層包括位于所述第二介電層上方的第二高k介電層，以及所述第三柵疊層包括位于所述第三介電層上方的第三高k介電層。
4.根據(jù)權(quán)利要求1所述的結(jié)構(gòu)，其中，所述第一柵疊層、所述第二柵疊層和所述第三柵疊層中的每一個都包括柵電極，所述柵電極包括金屬。
5.根據(jù)權(quán)利要求1 所述的結(jié)構(gòu)，其中，所述第三柵疊層的柵極長度與所述第一柵疊層的柵極長度和所述第二柵疊層的柵極長度的偏差在5nm以內(nèi)。
6.根據(jù)權(quán)利要求1所述的結(jié)構(gòu)，其中，所述第一介電層的厚度在25A至40A之間，所述第二介電層的厚度在10 A至20A Z間，所述第三介電層的厚度在IOA至15A之間。
7.根據(jù)權(quán)利要求1所述的結(jié)構(gòu)，其中，所述第三介電層的厚度比所述第二介電層的厚度小IA和5A之間的范圍。
8.根據(jù)權(quán)利要求1所述的結(jié)構(gòu)，其中，所述第一區(qū)是所述襯底的輸入/輸出區(qū)，所述第二區(qū)是第一核心區(qū)、存儲區(qū)或它們的組合，并且所述第三區(qū)是第二核心區(qū)。
9.一種結(jié)構(gòu),包括: 襯底的第一區(qū)，所述第一區(qū)包括第一器件和第二器件，所述第一器件包括第一柵疊層，所述第二器件包括第二柵疊層，所述第一柵疊層和所述第二柵疊層均包括具有第一厚度的第一介電層，所述第一柵疊層具有所述第一柵疊層的相對側(cè)壁之間的第一長度，所述第二柵疊層具有所述第二柵疊層的相對側(cè)壁之間的第二長度，第一節(jié)距在所述第一柵疊層和所述第二柵疊層之間； 所述襯底的第二區(qū)，所述第二區(qū)包括第三器件和第四器件，所述第三器件包括第三柵疊層，所述第四器件包括第四柵疊層，所述第三柵疊層和所述第四柵疊層均包括具有第二厚度的第二介電層，所述第二厚度大于所述第一厚度，所述第三柵疊層具有所述第三柵疊層的相對側(cè)壁之間的第三長度，所述第四柵疊層具有所述第四柵疊層的相對側(cè)壁之間的第四長度，第二節(jié)距在所述第三柵疊層和所述第四柵疊層之間；以及 所述襯底的第三區(qū)，所述第三區(qū)包括第五器件和第六器件，所述第五器件包括第五柵疊層，所述第六器件包括第六柵疊層，所述第五柵疊層和所述第六柵疊層均包括具有第三厚度的第三介電層，所述第三厚度大于所述第二厚度，所述第五柵疊層具有所述第五柵疊層的相對側(cè)壁之間的第五長度，所述第六柵疊層具有所述第六柵疊層的相對側(cè)壁之間的第六長度，第三節(jié)距在所述第五柵疊層和所述第六柵疊層之間，所述第一長度和所述第二長度中的每一個在尺寸上與所述第三長度、所述第四長度、所述第五長度和所述第六長度的每一個都不同。
10.一種方法，包括: 在襯底的第一區(qū)中形成第一介電層，所述第一介電層具有第一厚度； 在所述襯底的第二區(qū)中形成第二介電層，所述第二介電層具有第二厚度，所述第一厚度大于所述第二厚度； 在所述襯底的第三區(qū)中形成第三介電層，所述第三介電層具有第三厚度，所述第二厚度大于所述第三厚度； 形成包括所述第一介電層的第一柵疊層，所述第一柵疊層具有第一柵極長度； 形成包括所述第二介電層的第二柵疊層，所述第二柵疊層具有第二柵極長度；以及形成包括第三介電層的第三柵疊層，所述第三柵疊層具有第三柵極長度，所述第三柵極長度大于或小于所述第一柵極長度和所述第二柵極長度。
【文檔編號】H01L21/8234GK103915437SQ201310331501
【公開日】2014年7月9日 申請日期:2013年8月1日 優(yōu)先權(quán)日:2012年12月28日
【發(fā)明者】莊學理, 陳柏年, 楊寶如 申請人:臺灣積體電路制造股份有限公司