半導體器件以及用于制造半導體器件的方法
【專利摘要】本發(fā)明涉及半導體器件以及用于制造半導體器件的方法。一種半導體器件包括具有第一漂移區(qū)域的第一晶體管以及多個第二晶體管，每個第二晶體管都包括源區(qū)、漏區(qū)和柵電極。第二晶體管串聯(lián)電耦合以便形成電耦合到所述第一晶體管的串聯(lián)電路，所述第一晶體管和所述多個第二晶體管至少部分被設置在包括掩埋摻雜層的半導體襯底中，其中所述第二晶體管的源區(qū)或漏區(qū)被設置在所述掩埋摻雜層中。
【專利說明】半導體器件以及用于制造半導體器件的方法
【技術領域】
[0001]本公開涉及半導體器件以及用于制造這樣的半導體器件的方法。
【背景技術】
[0002]功率MOSFET (金屬氧化物半導體場效應晶體管)是被用于切換功率源、逆變器器件等等的高擊穿電壓半導體器件的示例。例如，功率MOSFET被認為在低歐姆負載處切換高電壓，以便具有非常小的切換和傳導損耗。在被關斷時具有小接通電阻(Rm)和高擊穿電壓的功率MOSFET是期望的。例如，當功率MOSFET被關斷時，其應該承受幾十伏特到幾百伏特的漏極到源極電壓Vds。作為另一示例，功率MOSFET在低電壓降Vds的情況下在約IOV到20V的柵極-源極電壓下傳導可高達幾百安培的非常大的電流。
[0003]為了滿足對小Rm和高擊穿電壓的持續(xù)增加的需要，期望開發(fā)半導體器件的新構思。此外，期望開發(fā)可通過單個工藝制造的新半導體器件。

【發(fā)明內容】

[0004]根據一個實施例，一種半導體器件包括:具有第一漂移區(qū)域的第一晶體管；以及多個第二晶體管，每個第二晶體管都包括源區(qū)、漏區(qū)和柵電極，其中第二晶體管串聯(lián)電耦合以便形成電耦合到所述第一晶體管的串聯(lián)電路，所述第一晶體管和所述多個第二晶體管至少部分被設置在包括掩埋摻雜層的半導體襯底中，其中所述第二晶體管的源區(qū)或漏區(qū)被設置在所述掩埋摻雜層中。
[0005]根據一個實施例，一種制造半導體器件的方法包括:形成具有漂移區(qū)域的第一晶體管；以及形成多個第二晶體管，每個第二晶體管都包括源區(qū)、漏區(qū)和柵電極，其中第二晶體管被形成為串聯(lián)電耦合以便形成被形成為電耦合到所述第一晶體管的串聯(lián)電路，所述第一晶體管和所述多個第二晶體管至少部分被形成在包括掩埋摻雜層的半導體襯底中，其中所述第二晶體管的源區(qū)或漏區(qū)被形成為設置在所述掩埋摻雜層中。
【專利附圖】

【附圖說明】
[0006]附圖被包括以便提供對本發(fā)明的進一步理解，并且附圖被結合到本說明書中并構成其一部分。附圖圖示了本發(fā)明的實施例并且連同描述一起用于解釋本發(fā)明的原理。本發(fā)明的其他實施例以及本發(fā)明的許多預期優(yōu)點將會被容易地認識到，因為通過參考下面的詳細描述，它們會變得被更好地理解。附圖的元件不必相對于彼此按照比例繪制。相似的附圖標記指代對應的類似部分。
[0007]圖1示出根據一個實施例的半導體器件的橫截面圖；
圖2A和2B圖示根據一個實施例的半導體器件的等效電路；
圖3A示出半導體器件的元件的平面圖；
圖3B示出根據一個實施例的半導體器件的部分的橫截面圖；
圖4A到4K圖示根據一個實施例的當制造半導體器件時根據不同處理階段的半導體器件的橫截面圖；
圖5示出根據另一實施例的半導體器件的橫截面圖；
圖6A示出根據一個實施例的半導體器件的元件的平面圖；
圖6B示出根據一個實施例的半導體器件的部分的橫截面圖；
圖7示出根據另一實施例的半導體器件的橫截面圖；
圖8示出另一實施例的半導體器件的橫截面圖；
圖9示出圖示根據一個實施例的另一半導體器件的元件的構思圖；以及 圖10示意性地圖示形成半導體器件的方法。
【具體實施方式】
[0008]在下面的詳細描述中，對附圖進行了參考，這些附圖形成該詳細描述的一部分，并且在附圖中通過圖示的方式示出可在其中施行本發(fā)明的具體實施例。在這一點上，參考所描述的圖的定向來使用方向術語(諸如“頂”、“底”、“前”、“后”、“首”、“尾”等等。因為可以以多個不同定向來定位本發(fā)明的實施例的部件，所以定向術語被用于圖示的目的并且決不進行限制。應當理解，在不偏離本發(fā)明的范圍的情況下，可以利用其他實施例并且可以做出結構或邏輯的改變。因此，下面的詳細描述不應在限制的意義上采用，并且本發(fā)明的范圍由所附權利要求來限定。
[0009]實施例的描述不進行限制。特別地，在下文中描述的實施例的元件可以與不同實施例的元件組合。
[0010]在下面的描述中使用的術語“晶片”、“襯底”或“半導體襯底”可以包括具有半導體表面的任何基于半導體的結構。晶片和結構應當被理解成包括硅、絕緣體上硅(SOI)、藍寶石上硅(S0S)、摻雜的和非摻雜的半導體、由基底半導體基礎支撐的硅外延層、以及其他半導體結構。半導體不需要是基于硅的。半導體也可以是硅鍺、鍺、砷化鎵、碳化硅以及其他。
[0011]圖和描述通過靠近摻雜類型“η”或“P”指示或“ + ”來示出相對摻雜濃度。例如，“η_”意指比“η”摻雜區(qū)的摻雜濃度更低的摻雜濃度，而“η+”摻雜區(qū)具有比“η”摻雜區(qū)更高的摻雜濃度。相同相對摻雜濃度的摻雜區(qū)不必具有相同的絕對摻雜濃度。例如，兩個不同“η”摻雜區(qū)可以具有相同或不同絕對摻雜濃度。在圖和描述中，為了更好理解，通常摻雜部分被標示為“P”或“η”摻雜的。如應當清楚地理解的那樣，該標示決不意圖進行限制。摻雜類型可以是任意的，只要所描述的功能被實現即可。此外，在所有實施例中，可以顛倒摻雜類型。
[0012]如在本說明書中采用的那樣，術語“耦合”和/或“電耦合”不意在意指元件必須直接耦合在一起——可以在“耦合”或“電耦合”的元件之間提供居間的元件。術語“電連接”意圖描述電連接在一起的元件之間的低歐姆電連接。
[0013]如在本文中使用的那樣，術語“具有”、“包含”、“包括”、“含有”等等是指示所聲明的元件或特征的存在的開放式術語，但是不排除附加元件或特征。冠詞“一”、“一個”和“該”意圖包括復數以及單數，除非上下文以其他方式清楚地指示。
[0014]如在本說明書中使用的術語“橫向的”和“水平的”意圖描述平行于半導體襯底或半導體基底的第一表面的定向。這可以是例如晶片或管芯的表面。[0015]如在本說明書中使用的術語“垂直”意圖描述垂直于半導體襯底或半導體基底的第一表面而布置的定向。
[0016]圖1示出半導體器件100的橫截面圖。該半導體器件100包括第一晶體管110以及多個第二晶體管120i到120n，每個第二晶體管都具有源區(qū)121、漏區(qū)122和柵電極124。第二晶體管UO1到120n串聯(lián)耦合以便形成串聯(lián)電路。根據解釋，第二晶體管UO1到120n的串聯(lián)充當第一晶體管的漂移區(qū)域119。根據該解釋，漂移區(qū)域119沿著半導體襯底150的水平表面151延伸。該第一晶體管和該多個第二晶體管至少部分被設置在包括掩埋摻雜層152的半導體襯底150中。第二晶體管120中的每一個的源區(qū)121或漏區(qū)122被設置在掩埋層152中。因為第二晶體管UO1到120n的串聯(lián)充當第一晶體管的漂移區(qū)域119，并且第二晶體管可以由柵電極124中的每一個來控制，所以該半導體器件也被稱為“有源漂移區(qū)域場效應晶體管(ADZFET ) ”。
[0017]在本申請的上下文中，術語“掩埋摻雜層”意圖指代不與襯底的表面相鄰的摻雜層。例如，具有不同摻雜類型和/或濃度的部分可以被設置在掩埋層152和襯底表面151之間。換言之，在襯底表面151和摻雜層152的第一表面之間存在距離，該第一表面更接近于襯底表面151。此外，掩埋摻雜層152不意圖成為連續(xù)層，但是它可以被分段，例如通過隔離溝槽或者通過摻雜有不同導電類型的部分。
[0018]與襯底表面151相鄰地設置該第一晶體管和該多個第二晶體管。第一晶體管的溝道113以及第二晶體管的溝道123在與半導體襯底150的水平表面151相交的第一方向上延伸。例如，溝道113和123可以垂直于半導體襯底150的水平表面151。柵電極124被設置在可關于半導體襯底150垂直延伸的柵極槽中。第一晶體管110以及多個第二晶體管120!到120n通過第一隔離溝槽117以及多個第二隔離溝槽127而與彼此絕緣。第一隔離溝槽117和多個第二隔離溝槽127被填充有絕緣材料。第一和第二隔離溝槽延伸到掩埋層152下方的深度。例如，第一 和第二隔離溝槽可以在朝向襯底150的深度方向上延伸。
[0019]根據一個實施例，掩埋層152可以由摻雜有反向摻雜劑的摻雜部分分段。例如，在掩埋層是η摻雜的情況下，這些摻雜部分可以是P摻雜的。
[0020]此外，借助于第一接觸溝槽116和晶體管互連128，將第一漏極部分112與設置在第二晶體管布置的左手側上的第二晶體管UO1的源極部分121連接。此外，借助于第二接觸溝槽126和晶體管互連128，將設置在第二晶體管的左手側上的晶體管UO1的漏區(qū)122與下一晶體管的源極部分121連接。換言之，第二晶體管串聯(lián)連接，相鄰晶體管之間的接觸是通過第二接觸溝槽126和晶體管互連128來完成的。晶體管互連128可以由設置在半導體襯底150的水平表面151上的導電層的段來實現。
[0021]第二接觸溝槽126接觸在其中設置第一和第二漏區(qū)112、122的掩埋層152。例如，第一接觸溝槽116可以與第一晶體管的第一漂移區(qū)141相鄰地設置。第二接觸溝槽126可以與第二晶體管的第二漂移區(qū)140相鄰地設置。此外，第一接觸溝槽116可以與第一隔離溝槽117相鄰地設置。第二接觸溝槽126可以與第二隔離溝槽127相鄰地設置。根據該布置，接觸溝槽116、126與相鄰的漂移區(qū)絕緣，并且接觸溝槽和隔離溝槽的處理可以被進一步簡化。
[0022]借助于晶體管互連128和襯底接觸部118，將第一晶體管110的源區(qū)111與襯底連接。[0023]例如，第一晶體管110可以被實現為所謂的增強型FET，其具有第一溝道113，該第一溝道113所具有的摻雜類型與第一和第二漏極部分111、112的摻雜類型不同。在η溝道FET的情況下，增強型場效應晶體管具有正閾值電壓，或者在P溝道FET的情況下，增強型場效應晶體管具有負閾值電壓。在零柵極電壓處，增強型場效應晶體管被設置成關斷狀態(tài)。此外，第二晶體管可以被實現為耗盡型場效應晶體管，這意味著:在η溝道FET的情況下，它們具有低于OV的閾值電壓，或者在P溝道FET的情況下，它們具有高于OV的閾值電壓。在零柵極電壓處，耗盡型場效應晶體管被設置成接通狀態(tài)。溝道123被摻雜有與第二源極和漏極部分121、122相同的摻雜類型。
[0024]在圖1中圖示的示例中，襯底是P摻雜的，并且源區(qū)和漏區(qū)是η摻雜的。例如，漏區(qū)112、122可以由η+摻雜的掩埋層來實現。根據該示例，第一晶體管110的溝道113是ρ摻雜的，并且第二晶體管120的溝道123是輕度η摻雜的。
[0025]在圖1中示出的布置中，第一和第二晶體管中的每一個都被實現為所謂的垂直半導體器件。源極121可以與半導體襯底150的第一表面151相鄰地設置。柵極溝槽被設置在半導體襯底的第一表面151中。柵電極124被設置在柵極溝槽內，該柵電極通過柵極電介質材料125與相鄰的本體區(qū)154絕緣。與柵電極124相鄰地設置溝道區(qū)123。第二晶體管120的本體區(qū)154包括第二溝道123，并因此具有與源區(qū)和漏區(qū)相同的導電類型。例如，與第二漂移區(qū)140相鄰地設置本體區(qū)154的部分。
[0026]當例如通過施加正柵極電壓而被接通時，在第一溝道區(qū)113和柵極電介質材料115之間的邊界處形成反轉層。相應地，晶體管處于從第一源區(qū)111經由第一漂移區(qū)141到第一漏區(qū)112的導通狀態(tài)。在關斷的情況下，不形成反轉層，并且晶體管不處于導通狀態(tài)。
[0027]此外，當正或零電壓被施加到第二柵電極124時，可以在第二溝道區(qū)123和第二柵極電介質材料125之間的邊界處形成累積層。相應地，在正或零柵極電壓被施加的情況下，第二晶體管處于從第一源區(qū)121到第二漏區(qū)122的導通狀態(tài)。在關斷的情況下，第二晶體管被設置成處于非導通狀態(tài)。因此，通過將在下文中參考圖2討論的適當的電路設計，當第一晶體管處于接通狀態(tài)時，第二晶體管將被設置成處于接通狀態(tài)，由此減小接通電阻。當第一晶體管處于關斷狀態(tài)時，第二晶體管將被設置成處于關斷狀態(tài)，由此增加擊穿電壓。
[0028]如圖1中示出的那樣，與半導體襯底的第一表面151相鄰地形成第一晶體管和多個第二晶體管的串聯(lián)。此外，第一和第二漏區(qū)中的每一個被形成為半導體襯底150內的掩埋層。相應地，第一和第二晶體管中的每一個都被實現為垂直器件。因此，可以進一步改進RonX半導體器件的面積的乘積。此外，歸因于在圖1中示出的布置，晶體管的序列下面的整個區(qū)域可以被用作漂移區(qū)域119，從而進一步增加擊穿電壓。換言之，半導體器件包括第一晶體管和多個第二晶體管的串聯(lián)連接，根據此，當第一晶體管處于接通狀態(tài)時，第二晶體管處于接通狀態(tài)，而當第一晶體管處于關斷狀態(tài)時，第二晶體管處于關斷狀態(tài)。另外，第一和第二晶體管被實現為垂直功率器件。因此，結果得到的半導體器件具有改進的特性。
[0029]圖1的實施例示出了一種布置，根據該布置，第一和第二晶體管中的每一個都由并聯(lián)連接的三個晶體管單元來實現。每個晶體管單元的晶體管可以具有共同的柵電極。此夕卜，源極部分121通過晶體管互連128電耦合。如應當清楚地理解的那樣，第一和第二晶體管中的每一個都可以包括任意數目的晶體管單元，并且對于第一和第二晶體管來說，數目可以是不同的。[0030]圖2A示出根據一個實施例的半導體器件的等效電路圖。如圖2A中圖示的那樣，半導體器件200包括第一晶體管201以及多個第二晶體管203i到203n。第一晶體管201包括源區(qū)S、漏區(qū)D和柵電極G。當合適的電壓被施加到柵電極時，第一晶體管201處于接通狀態(tài)。此外，多個第二晶體管2031到203?與彼此串聯(lián)連接并且連接到第一晶體管201。根據解釋，第二晶體管到203n的串聯(lián)充當第一晶體管的漂移區(qū)域202。根據該解釋，端子31充當結果得到的功率半導體器件的漏極端子。
[0031]如所示的那樣，第一晶體管201在端子32處的輸出被作為柵極電壓Vgsl施加到晶體管2032。此外，源極電壓也被作為柵極電壓施加到晶體管203lt)第二晶體管203i……203n中的每一個將其柵電極連接到第二晶體管203i……203n中的另一個的漏極端子或者連接到第一晶體管201的源極端子或漏極端子。相應地，如圖2A中所圖示的那樣，晶體管串聯(lián)中的任何晶體管的輸出確定要施加到該串聯(lián)內的稍后位置處的晶體管的柵極電壓。因此，根據漏區(qū)D處的輸出，可以確定第二晶體管2031至203?的串聯(lián)的總電阻。半導體器件因此形成所謂的ADZFET (“有源漂移區(qū)域場效應晶體管”)。
[0032]圖2B示出根據另一實施例的半導體器件的等效電路圖。圖2B的半導體器件210另外包括多個鉗位元件21?到2154。該鉗位元件中的每一個分別并聯(lián)連接到第二晶體管203和第一晶體管211中的每一個。例如，鉗位元件可以包括齊納二極管或其他合適的元件(諸如隧道二極管、PIN 二極管、雪崩二極管等等)。鉗位元件215。到2154針對單個晶體管提供過壓保護。在下面的描述中將省略鉗位元件的詳細描述。然而，應當清楚地理解，可以通過在所圖示的橫截面圖的外圍中對應地植入的半導體區(qū)域來容易地實現它們。
[0033]圖2A和2B僅僅表示用于將半導體器件的元件互連的等效電路圖。如應當清楚地理解的那樣，根據另外的實施例，可以采用不同互連方案。
[0034]圖3示出第一和第二晶體管的部分的詳細視圖。圖3A示出包括摻雜部分351的襯底350的平面圖。圖3B示出如在圖3A中圖示的II和II’之間的橫截面圖。在這一點上，應當注意，I和I’之間的橫截面圖例如在圖1中示出。在圖3A中示出的平面圖中，柵極溝槽在第一方向上延伸，絕緣蓋層329被設置在與表面相鄰的柵極溝槽中。提供植入部分355以便與柵極溝槽相交。在圖3A的實施例中，所植入的部分355關于柵極溝槽垂直延伸。植入部分355可以沿著整個柵極溝槽陣列延伸(如圖3A中示出的那樣)，或者可以沿著柵極溝槽陣列的一部分延伸(如圖3B中示出的那樣)。在圖3B中示出的橫截面圖中，與在其中形成第一或第二晶體管的半導體本體354相鄰地設置摻雜部分355。摻雜部分355形成本體接觸植入部。圖3B還示出掩埋摻雜部分352、本體部分354、柵電極324和柵極介電層325以及第二接觸溝槽326和第二隔離溝槽327。本體接觸植入部355具有與掩埋摻雜層352和源極摻雜的導電類型不同的導電類型。歸因于本體接觸植入部355的存在，本體區(qū)354可以與源極電勢連接，以抑制可能因在晶體管被設置到關斷狀態(tài)時的碰撞電離而引起的寄生效應。特別地，當晶體管處于關斷狀態(tài)時，從晶體管減去空穴。實現本體連接的這些本體接觸植入部355被應用于第一和第二晶體管。
[0035]圖4A到4K圖示在半導體器件的制造期間的不同階段。與半導體襯底的中間表面459相鄰地形成摻雜部分452。半導體襯底450可以具有第一導電類型，例如ρ型。摻雜層452可以具有與第一導電類型不同的第二導電類型。例如，摻雜層452可以是η摻雜的。中間表面459可以與襯底453的背側相對。圖4A示出結果得到的襯底的示例。此后，可以執(zhí)行外延步驟以便形成第二導電類型455的摻雜部分。在稍后的處理步驟中，可以在該摻雜部分455中形成第一和第二晶體管的溝道部分和漂移部分。相應地，可以適當地調整該摻雜層455的摻雜分布。例如，可以通過外延來形成摻雜層455。然而，如應當清楚地理解的那樣，可以通過半導體襯底內的任何隨意方法來形成掩埋摻雜層452。在結果得到的襯底的第三表面451上，可以形成用作襯墊氧化物層的薄二氧化硅層(未示出)，之后是氮化硅層461。圖4B示出結果得到的結構的示例。
[0036]此后，在摻雜層455中形成柵極溝槽471。相鄰溝槽之間的深度和距離取決于結果得到的晶體管的期望的擊穿電壓。例如，溝槽可以具有300nm到2 μ m的深度。溝槽471是通過光刻方法限定的，之后是合適的蝕刻步驟。例如，在圖案化工藝期間，可以在氮化硅層461上設置另外的硬掩模層。圖4C示出結果得到的結構的示例。
[0037]此后，可以在柵極溝槽471中形成柵極氧化物層425。此后，可以沉積摻雜的多晶硅以便填充溝槽471。此后，可以執(zhí)行光刻步驟以便限定多晶硅的部分，在這些部分處要形成接觸區(qū)域，例如在器件的邊緣處。此后，可以執(zhí)行蝕刻步驟以便對多晶硅材料造成凹陷，以在柵極溝槽471內形成柵電極424。結果，柵電極424的上表面428被設置在摻雜部分455的表面451下面。此后，可以沉積氧化物層，之后是蝕刻步驟或造成凹陷步驟或CMP(化學機械拋光步驟)以便形成平坦表面。結果，蓋絕緣層429被形成在柵極溝槽471內的柵電極424上。圖4D示出結果得到的結構的示例。
[0038]此后，形成與掩埋摻雜層452的接觸。例如，接觸溝槽426可以通過光刻方法而被限定在襯底表面中。然后，可以沉積諸如二氧化硅之類的絕緣材料463，之后是所謂的間隔部蝕刻工藝，其主要蝕刻被沉積的氧化物層的水平部分，而維持該層的垂直部分。此后，將諸如重n+摻雜的多晶硅之類的導電材料填充在接觸溝槽426中以便完成與掩埋層452的接觸。此后，可以執(zhí)行造成凹陷蝕刻步驟，以使得掩埋層接觸材料462的表面與摻雜部分455的第一表面451大致處于相同的高度。接下來，可以執(zhí)行另一光刻步驟以便限定隔離溝槽427。該隔離溝槽427將被填充有諸如二氧化硅之類的分離材料464。此后，可以執(zhí)行造成凹陷蝕刻步驟或CMP步驟，以使得分離材料464的上表面與掩埋層接觸材料462大致處于相同的高度。絕緣材料463使掩埋層接觸材料462與本體區(qū)454絕緣。隔離溝槽427使相鄰第二晶體管420絕緣。
[0039]在圖4F中示出結果得到的結構的示例。此后，執(zhí)行利用氫氟酸的脫釉步驟，之后是用于移除氮化硅層461的襯墊氮化物剝離步驟。例如，這可以通過濕蝕刻步驟來完成。此后，通過光刻方法限定要在其中形成源區(qū)421的部分。然后，執(zhí)行用于限定源區(qū)421的植入步驟。例如，這可以通過利用η型雜質進行摻雜來完成。例如，可以執(zhí)行η植入步驟以便提供摻雜部分456。圖4Η示出結果得到的結構的示例。
[0040]可以執(zhí)行另一光刻步驟，以便限定要在其中形成本體接觸部的部分。如所示出的那樣，用于本體連接的摻雜部分457被限定為關于柵極溝槽471垂直延伸。此后，執(zhí)行利用第一導電類型的植入步驟。例如，該摻雜步驟可以使用P型雜質來執(zhí)行。圖41示出對應結構的一部分的平面圖。此外，圖4J示出結果得到的結構的橫截面圖。
[0041]此后，執(zhí)行金屬化步驟和用于限定絕緣部分的步驟以便限定接觸部分458。例如，如圖4Κ中所示，接觸部分458將掩埋層接觸材料462與源電極456連接。此外，絕緣材料459可以被提供以便使相鄰接觸部分458與彼此絕緣。
[0042]圖5示出另一實施例。如圖5的實施例中所示的那樣，源極部分521被形成在設置于半導體襯底550內的掩埋摻雜層552中。相應地，通過被實現為垂直接觸部的第二接觸部526，第一晶體管510的漏區(qū)512與第二晶體管52(^的第二源區(qū)連接。此外，借助于垂直延伸的另一第二接觸部526，第二晶體管52(^的第二漏區(qū)522與第二晶體管5202的第二源區(qū)521連接。第一晶體管510的第一源區(qū)511經由第一源極接觸區(qū)516與金屬化層連接。圖5中示出的另外部件對應于圖1中示出的那些部件，其中三數字附圖標記的第一個數字“I”已經被“5”代替。
[0043]圖6A和6B圖示一個實施例，在其中源電極511、521被形成在掩埋層552內，并且在其中存在本體接觸植入部655。圖6B的橫截面圖是在圖6A中的III和III’之間取得的。
[0044]圖6A的平面圖中示出的示意性布局基本上對應于圖3A的平面圖的示意性布局。然而，如從圖6B可以看出的那樣，本體接觸植入部655被實現為與在其中設置源區(qū)的掩埋摻雜層652接觸的掩埋層。柵極溝槽671被形成為接觸本體接觸植入層655。此外，借助于諸如硅化鈦層之類的另一接觸部分656，本體接觸植入部655可以與第二接觸溝槽626連接。
[0045]圖6B的另外元件對應于圖3B的那些元件，其中三數字附圖標記的第一個數字“3”已經被“6”代替。
[0046]可以以各種方式來實現所描述的構思。例如，圖7示出一個實施例，在其中除了柵電極724之外，場板731被設置在柵極溝槽771內。在圖7中示出的實施例中，柵極溝槽771被形成以便延伸到在其中設置源區(qū)或漏區(qū)的掩埋摻雜層752的上表面的深度。場板731可以與柵電極724連接或者可以與該柵電極電絕緣。圖7的另外元件與圖1中示出的那些元件類似或相同，其中三數字附圖標記的第一個數字“ I ”已經被“ 7 ”代替。
[0047]在圖7中示出的垂直場板實現功率器件中的電荷補償。例如，場板731可以與源極電勢連接。此外，場板可以實現漂移區(qū)的更高摻雜濃度，同時仍可能使漂移區(qū)耗盡。
[0048]圖8示出另一實施例，在其中，在柵極溝槽871中的每一個的下面可以設置第二補償部分832。由此，可以形成包括電荷補償區(qū)的所謂的超結半導體器件。當晶體管被切換到關斷狀態(tài)時，在第二補償部分832和第二漂移區(qū)域831之間補償載流子。因此，隨著第一區(qū)的摻雜濃度增加，可以維持擊穿電壓。圖8的實施例的另外部件與圖1的實施例的相應部件類似或相同，其中三數字附圖標記的第一個數字“I”已經被“8”代替。第二補償部分832被設置以在柵極溝槽871的較低邊緣到摻雜部分852的上表面之間延伸。
[0049]圖9示出第一晶體管910和第二晶體管92(^到920n的示意性布置。第一接觸916被設置在第一晶體管910和第二晶體管920的串聯(lián)之間。第一晶體管經由襯底接觸918與襯底連接。此外，第二晶體管的串聯(lián)的最后漏極部分與第二漏極接觸928連接。當源極/漏極電壓被施加到半導體器件900時，第一晶體管910的第一源區(qū)處于接地電壓并且第二晶體管920n的漏區(qū)處于 相對高的電壓。當在單個襯底中布置多個半導體器件時，下一個半導體襯底可以被與第一半導體器件900鏡像反轉地設置，以避免在兩個相鄰半導體器件之間存在高電壓差。因此，相鄰半導體器件900之間的絕緣溝槽的寬度可以被減小。如圖9中所示，右手半導體器件900被與左手側上的半導體器件900鏡像反轉地設置。[0050]圖10示意性地圖示用于制造半導體器件的方法的步驟。用于制造半導體器件的方法包括:形成具有第一漂移區(qū)域的第一晶體管(S101)，以及形成多個第二晶體管(S102)，每個第二晶體管都包括源區(qū)、漏區(qū)和柵電極，其中第二晶體管被形成為串聯(lián)耦合以便形成串聯(lián)電路，該串聯(lián)電路被形成為耦合到所述第一晶體管，所述第一晶體管和所述多個第二晶體管至少部分被形成在包括掩埋摻雜層的半導體襯底中，其中形成第二晶體管包括在半導體中形成掩埋摻雜層(S103)以及在該掩埋摻雜層中形成第二晶體管的源區(qū)或漏區(qū)(S104)?？梢愿鶕幚硪髞磉x擇單個步驟的時間序列。可以通過并行工藝來形成第一和第二晶體管的部件。
[0051]盡管上文已經描述了本發(fā)明的實施例，但是顯然可以實現另外的實施例。例如，另外的實施例可以包括在權利要求中記載的特征的任何子組合或者在上文給定的示例中描述的元件的任何子組合。相應地，所附權利要求的這種精神和范圍不應限于本文中包含的實施例的描述。
【權利要求】
1.一種半導體器件，包括: 具有第一漂移區(qū)域的第一晶體管，以及 多個第二晶體管，每個第二晶體管都包括源區(qū)、漏區(qū)和柵電極， 其中所述第二晶體管串聯(lián)電耦合以便形成電耦合到所述第一晶體管的串聯(lián)電路，所述第一晶體管和所述多個第二晶體管至少部分被設置在包括掩埋摻雜層的半導體襯底中，其中所述第二晶體管的源區(qū)或漏區(qū)被設置在所述掩埋摻雜層中。
2.根據權利要求1所述的半導體器件，其中所述第二晶體管的漏區(qū)被設置在所述掩埋摻雜層中。
3.根據權利要求1所述的半導體器件，其中所述第一晶體管的源區(qū)和所述多個第二晶體管中的每一個的相應源區(qū)被與所述半導體襯底的表面相鄰地設置。
4.根據權利要求1所述的半導體器件，其中所述第二晶體管的源區(qū)被設置在所述掩埋摻雜層中。
5.根據權利要求1所述的半導體器件，其中所述第一晶體管的漏區(qū)和所述多個第二晶體管中的每一個的相應漏區(qū)被與所述半導體襯底的表面相鄰地設置。
6.根據權利要求1所述的半導體器件，其中所述第二晶體管的源區(qū)和漏區(qū)在與所述半導體襯底的表面相交的第一方向上與彼此遠離地布置。
7.根據權利要求1所述的半導體器件，還包括與所述第一晶體管和所述第二晶體管的本體部分接觸的本體接觸區(qū)。
8.根據權利要求1所述的半·導體器件，其中所述第二晶體管中的每一個的柵電極被設置在設置于所述半導體襯底的表面內的柵極溝槽中。
9.根據權利要求7所述的半導體器件，其中在所述柵極溝槽內的柵電極下面設置場板。
10.根據權利要求1所述的半導體器件，其中所述第二晶體管中的每一個都是超結半導體器件。
11.根據權利要求1所述的半導體器件，其中所述第一晶體管的源區(qū)或漏區(qū)被設置在所述掩埋摻雜層中。
12.根據權利要求1所述的半導體器件，還包括被設置在所述第二晶體管之間的隔離溝槽。
13.根據權利要求1所述的半導體器件，其中所述第二晶體管中的每一個都包括并聯(lián)連接的至少兩個晶體管單元。
14.根據權利要求1所述的半導體器件，其中所述半導體襯底是利用第一導電類型摻雜的，并且所述掩埋層是利用第二導電類型摻雜的，所述第二導電類型不同于所述第一導電類型。
15.根據權利要求1所述的半導體器件，還包括將所述第二晶體管中的一個的漏區(qū)與相鄰第二晶體管的源區(qū)電耦合的接觸溝槽，該接觸溝槽在襯底的深度方向上延伸。
16.根據權利要求15所述的半導體器件，其中所述接觸溝槽沿著所述第二晶體管中的每一個的第二漂移區(qū)延伸。
17.根據權利要求15所述的半導體器件，其中所述接觸溝槽是與將相鄰第二晶體管與彼此絕緣的隔離溝槽相鄰地布置的。
18.根據權利要求6所述的半導體器件，其中所述第二晶體管中的每一個都包括第二漂移區(qū)，所述第二漂移區(qū)在所述第一方向上延伸。
19.根據權利要求1所述的半導體器件，其中所述第一晶體管是增強型場效應晶體管，并且所述第二晶體管中的每一個都是耗盡型場效應晶體管。
20.一種制造半導體器件的方法，包括: 形成具有漂移區(qū)域的第一晶體管，以及 形成多個第二晶體管，每個第二晶體管都包括源區(qū)、漏區(qū)和柵電極， 其中所述第二晶體管被形成為串聯(lián)電耦合以便形成串聯(lián)電路，該串聯(lián)電路被形成為電耦合到所述第一晶體管，所述第一晶體管和所述多個第二晶體管至少部分被形成在包括掩埋摻雜層的半導體襯底中，其中所述第二晶體管的源區(qū)或漏區(qū)被形成為設置在所述掩埋摻雜層中。
【文檔編號】H01L27/088GK103579233SQ201310333206
【公開日】2014年2月12日 申請日期:2013年8月2日 優(yōu)先權日:2012年8月3日
【發(fā)明者】R.魯道夫, T.施勒澤, R.魏斯 申請人:英飛凌科技德累斯頓有限責任公司