一種橫向soi功率半導體器件的制作方法
【專利摘要】一種橫向SOI功率半導體器件，屬于功率半導體器件【技術領域】。器件元胞結構包括襯底、絕緣介質層及絕緣介質層上方的器件有源層，器件有源層包括源區(qū)、漏區(qū)、柵和漂移區(qū)；其中源區(qū)和漏區(qū)之間的漂移區(qū)由兩個平行于器件橫向方向的第一半導體摻雜區(qū)中間夾一個第二半導體摻雜區(qū)形成三明治結構，其中第一半導體摻雜區(qū)的導電類型與源區(qū)結構中的第一導電類型半導體體區(qū)的導電類型不同；在兩個第一半導體摻雜區(qū)的外側面分別具有一層高k介質層。本發(fā)明能夠緩解橫向超結SOI功率半導體器件存在的襯底輔助耗盡效應，不存在超結功率半導體器件中需要考慮的超結結構的電荷平衡問題，具有更高的反向耐壓性能和更低的正向導通電阻，且制作工藝難度和成本相對較低。
【專利說明】一種橫向SOI功率半導體器件
【技術領域】
[0001]本發(fā)明屬于功率半導體器件【技術領域】，涉及SOI功率半導體器件。
【背景技術】
[0002]SOI (silicon-on-1nsulator)電路的有源層與襯底之間、高壓單元與低壓單元之間通過絕緣層完全隔開。與體硅技術相比，SOI技術具有高速、低功耗、高集成度以及便于隔離等優(yōu)點，并減弱了閉鎖效應和具備很強的抗輻照能力，使SOI集成電路的可靠性和抗軟失效能力大大提聞。
[0003]功率MOSFET(metaloxide semiconductor Field-Effect Transistor)是多子導電型器件，具有輸入阻抗高、易驅動、速度快、頻率高、導通電阻具有正溫度系數(shù)、安全工作區(qū)寬以及可并聯(lián)使用等諸多優(yōu)點。器件耐高壓需要漂移區(qū)較長且漂移區(qū)摻雜濃度低。然而，隨著漂移區(qū)長度的增加和摻雜濃度的降低，漂移區(qū)的電阻將超線性關系升高，導致器件的導通電阻(RJ增加，開態(tài)功耗增大。器件導通電阻Rm正比例于擊穿電壓BV的2.5次方，即 RmBV2 5。
[0004]1988年飛利浦公司的D.J.Coe在美國專利US4754310 (發(fā)明名稱=High voltagesemiconductor device)中提出在橫向高壓MOSFET (LDM0SFET)結構中米用交替的P柱區(qū)和N柱區(qū)作為耐壓區(qū)，以代替?zhèn)鹘y(tǒng)功率器件中單一導電類型(N型或P型)的低摻雜的漂移區(qū)作為耐壓層的方法。1993年電子科技大學的陳星弼教授提出，在縱向功率器件(尤其是縱向M0SFET)中采用交替的P柱區(qū)和N柱區(qū) 結構作為漂移層的思想，并稱其為“復合緩沖層"(composite buffer layer)。1997年Tatsuhiko等人在對上述概念的總結下提出了“超結理論” (super junction, SJ)。
[0005]超結MOSFET的耐壓層除了沿源-漏區(qū)方向的耗盡之外，耐壓層中P柱區(qū)和N柱區(qū)之間也相互耗盡，使得在較高的漏極電壓下，整個耐壓層便完全耗盡，類似于一個本征耐壓層，從而使器件的耐壓得以提高。同時，超結中的N柱區(qū)可以采用較高的濃度，這樣有利于降低導通電阻。
[0006]陳星弼院士在他的美國專利US7，230, 310B2,(發(fā)明名稱:super junctionvoltage sustaining layer with alternating semiconductor and high-K dielectricregions)中提出，利用高k (k為相對介電系數(shù))介質來提高器件電學性能的思想。這種結構能夠避免常規(guī)的超結P柱和N柱相互擴散的問題，而且在大電流時提高了器件的安全工作區(qū)，降低了器件的導通電阻。
[0007]將超結引入橫向SOI功率MOSFET (SOI LDM0S)，在提高耐壓的基礎上降低導通電阻；但為了獲得高性能的超結SOI LDM0S，其實現(xiàn)難度較大。首先，“超結”器件的電學性能對電荷非平衡很敏感，工藝上須精確控制P柱區(qū)和N柱區(qū)的寬度和濃度，否則導致器件電學性能退化；其次，為了獲得較好的電學性能，需要P柱區(qū)和N柱區(qū)具有較大的深寬比，即采用多次外延，多次注入及退火。以上兩點均增加了工藝難度及成本。再次，超結SOI LDMOS存在襯底輔助耗盡效應，影響了 P柱區(qū)和N柱區(qū)之間的電荷平衡，導致?lián)舸╇妷合陆怠?br/>【發(fā)明內(nèi)容】

[0008]為了解決現(xiàn)有橫向超結SOI功率半導體器件所存在的制作工藝難度大、成本高以及存在襯底輔助耗盡效應的技術問題，本發(fā)明提供一種橫向SOI功率半導體器件。該器件能夠緩解橫向超結SOI功率半導體器件所存在的襯底輔助耗盡效應，不存在超結功率半導體器件中需要考慮的超結結構的電荷平衡問題，具有更高的反向耐壓性能和更低的正向導通電阻，且制作工藝難度和成本相對較低。
[0009]本發(fā)明技術方案如下:
[0010]一種橫向SOI功率半導體器件，其元胞結構如圖2至圖7所示，包括:絕緣介質層
9、位于絕緣介質層9下方且與絕緣介質層9相接觸的襯底10、位于絕緣介質層9上方且與絕緣介質層9相接觸的器件有源層；所述器件有源層包括源區(qū)結構、漏區(qū)結構、柵結構和漂移區(qū)結構；所述源區(qū)結構位于器件有源層橫向方向的一側，包括第一導電類型半導體體區(qū)
4、位于第一導電類型半導體體區(qū)4表面且相互獨立的重摻雜第二導電類型半導體源區(qū)2和重摻雜第一導電類型半導體體接觸區(qū)3，所述重摻雜第二導電類型半導體源區(qū)2和重摻雜第一導電類型半導體體接觸區(qū)3表面與金屬化源極S相連；所述漏區(qū)結構位于器件有源層橫向方向的另一側，包括一個重摻雜半導體漏區(qū)1，所述重摻雜半導體漏區(qū)I表面與金屬化漏極D相連；所述源區(qū)結構和漏區(qū)結構之間的器件有源層形成漂移區(qū)結構，所述漂移區(qū)結構由兩個平行于器件橫向方向的第一半導體摻雜區(qū)11中間夾一個第二半導體摻雜區(qū)7形成三明治結構，其中所述第一半導體摻雜區(qū)11的導電類型與所述源區(qū)結構中的第一導電類型半導體體區(qū)4的導電類型不同；所述兩個第一半導體摻雜區(qū)11的外側面分別具有一層高k介質層8，所述高k介質層(8)的相對介電常數(shù)大于半導體漂移區(qū)的相對介電常數(shù)，且所述高k介質層(8)的臨界擊穿電場大于30V/ μ m ;所述柵結構由柵介質層6和柵極導電材料5構成，其中柵極導電材料5與重摻雜第二導電類型半導體源區(qū)2、第一導電類型半導體體區(qū)4和漂移區(qū)結構之間隔著柵介質層6。
[0011]上述技術方案中:1)所述第一半導體摻雜區(qū)11的寬度尺寸小于第二半導體摻雜區(qū)7的寬度尺寸，但第一半導體摻雜區(qū)11的摻雜濃度大于第二半導體摻雜區(qū)7的摻雜濃度。2)進一步地，所述第一半導體摻雜區(qū)11的導電類型與第二半導體摻雜區(qū)7的導電類型可以相同或不相同。當?shù)谝话雽w摻雜區(qū)11的導電類型與第二半導體摻雜區(qū)7的導電類型不相同時，兩個第一半導體摻雜區(qū)11和第二半導體摻雜區(qū)7形成超結結構。
[0012]進一步地，如圖4所述，上述器件在兩個第一半導體摻雜區(qū)11和第二半導體摻雜區(qū)7形成超結結構的情況下，所述漂移區(qū)結構和漏區(qū)結構之間還可具有一層半導體緩沖層14 ;所述半導體緩沖層14的導電類型與第一半導體摻雜區(qū)11的導電類型相同，但摻雜濃度小于第一半導體摻雜區(qū)11的摻雜濃度。半導體緩沖層14的引入可進一步緩解器件在反向阻斷時，由于襯底輔助耗盡帶來的電荷不平衡問題。
[0013]上述技術方案中:I)所述襯底10材料可以是半導體材料(包括P型半導體或N型半導體)，也可以是非半導體材料。2)所述柵結構可以是平面柵結構，也可以是溝槽柵結構。當柵結構為平面柵結構時，所述柵介質層6位于第一導電類型半導體體區(qū)4表面、且分別與部分重摻雜第二導電類型半導體源區(qū)2和部分漂移區(qū)結構表面相接觸，所述柵極導電材料5位于柵介質層6的表面；當柵結構為溝槽柵結構時，所述柵極導電材料5在器件寬度方向上沿第一導電類型半導體體區(qū)4兩側向下延伸入器件有源層、且延伸入器件有源層的部分由柵介質層6包圍，使柵極導電材料5與重摻雜第二導電類型半導體源區(qū)2、第一導電類型半導體體區(qū)4和漂移區(qū)結構之間隔著柵介質層6。3)所述絕緣介質層9的材料采用但不限于氧化硅。4)所述高k介質層8沿器件橫向方向的尺寸可大于、等于或小于漂移區(qū)結構沿器件橫向方向的尺寸。當高k介質層8沿器件橫向方向的尺寸大于漂移區(qū)結構沿器件橫向方向的尺寸時，高k介質層8沿器件橫向方向可延伸入第一導電類型半導體體區(qū)4或重摻雜半導體漏區(qū)I。5)所述高k介質層8下方可與絕緣介質層9相連或不相連。
[0014]上述橫向SOI功率半導體器件，與現(xiàn)有技術相比，其有益效果表現(xiàn)在:
[0015]I)本發(fā)明提供的橫向SOI功率半導體器件與常規(guī)超結SOI LDMOS結構相比，由于漂移區(qū)外側面的高k介質的存在，MIS (metal-1nsulator-semiconductor)結構輔助耗盡了漂移區(qū)，提高了漂移區(qū)摻雜濃度，降低了導通電阻，并且調(diào)制了漂移區(qū)電場，提高了擊穿電壓。
[0016]2)本發(fā)明提供的橫向SOI功率半導體器件與常規(guī)超結SOI LDMOS結構相比，由于高k介質對漂移區(qū)的輔助耗盡為自適應性，緩解了常規(guī)超結SOI LDMOS中襯底輔助耗盡效應帶來的擊穿電壓下降問題。
[0017]3)本發(fā)明提供的橫向SOI功率半導體器件與常規(guī)超結SOI LDMOS結構相比，由于不需要考慮超結結構的電荷平衡問題，使得該器件制作工藝難度和成本相對較低。
【專利附圖】

【附圖說明】
[0018]圖1是常規(guī)的N溝道的超結SOI LDMOS結構示意圖。
[0019]圖2a是根據(jù)本發(fā)明一個實施例的N溝道的高k介質SOI LDMOS結構示意圖。
[0020]圖2b是根據(jù)本發(fā)明另一個實施例的N溝道的高k介質SOI LDMOS結構示意圖。
[0021]圖2c是根據(jù)本發(fā)明又一個實施例的N溝道的高k介質SOI LDMOS結構示意圖。
[0022]圖3是根據(jù)本發(fā)明一個實施例的半高k介質SOI LDMOS結構示意圖。
[0023]圖4是根據(jù)本發(fā)明一個實施例的具有N型緩沖層的N溝道的高k介質SOI LDMOS結構示意圖。
[0024]圖5是根據(jù)本發(fā)明一個實施例的具有溝槽柵結構的N溝道的高k介質SOI LDMOS結構示意圖。
[0025]圖6是根據(jù)本發(fā)明一個實施例的P溝道的高k介質SOI LDMOS結構示意圖。
[0026]圖7是根據(jù)本發(fā)明一個實施例的N溝道的高k介質SOI LIGBT結構示意圖。
[0027]圖8是根據(jù)本發(fā)明一個實施例的器件與常規(guī)超結SOI LDMOS結構的擊穿電壓和漂移區(qū)濃度關系的比較。
[0028]圖9是根據(jù)本發(fā)明一個實施例的器件與常規(guī)超結SOI LDMOS結構的阻斷特性的比較。
[0029]圖10是根據(jù)本發(fā)明一個實施例的器件與常規(guī)超結SOI LDMOS結構的正向導通特性的比較。
【具體實施方式】
[0030]下面結合附圖對本發(fā)明進行詳細的說明。[0031]常規(guī)超結SOI LDMOS結構，如圖1所示，10為P型半導體襯底層。9為位于襯底層10上方的二氧化硅絕緣介質層。二氧化硅絕緣介質層9上方一端為P型體區(qū)4，體區(qū)4表面依次為P型體接觸區(qū)3與N型源區(qū)2，從體接觸區(qū)3與源區(qū)2表面引出源電極S。體區(qū)4上方為柵介質6,優(yōu)選地,柵介質6為二氧化娃,柵介質6上方為導電材料5,優(yōu)選地,導電材料5由多晶娃形成,并從導電材料5上引出柵電極G。
[0032]7為N型漂移區(qū)，兩側各有一個P型半導體區(qū)8，兩個半導體區(qū)8關于漂移區(qū)7對稱，并與漂移區(qū)7在X方向(器件橫向方向)有相同的長度，漂移區(qū)7和兩個半導體區(qū)8構成超結結構，優(yōu)選地，兩個P型半導體區(qū)8的雜質總量(即體積和單位體積摻雜濃度的乘積)之和與N型漂移區(qū)7雜質總量應該相等，即電荷平衡，且在阻斷狀況應全耗盡。從漏區(qū)I表面引出漏電極D。
[0033]下面以N溝道的高k介質SOI LDMOS為例參照圖2a說明本發(fā)明的半導體器件的結構。
[0034]圖2a所示為本發(fā)明提供的一種N溝道的高k介質SOI LDMOS器件，其元胞結構包括:二氧化硅絕緣介質層9、位于二氧化硅絕緣介質層9下方且與二氧化硅絕緣介質層9相接觸的P型半導體襯底10、位于二氧化硅絕緣介質層9上方且與二氧化硅絕緣介質層9相接觸的器件有源層；所述器件有源層包括源區(qū)結構、漏區(qū)結構、柵結構和漂移區(qū)結構；所述源區(qū)結構位于器件有源層橫向方向(圖中所示X方向)的一側，包括P型半導體體區(qū)4、位于P型半導體體區(qū)4表面且相互獨立的N+源區(qū)2和P+接觸區(qū)3，所述N+源區(qū)2和P+接觸區(qū)3表面與金屬化源極S相連；所述漏區(qū)結構位于器件有源層橫向方向的另一側，包括一個N+漏區(qū)1，所述N+漏區(qū)I表面與金屬化漏極D相連；所述源區(qū)結構和漏區(qū)結構之間的器件有源層形成漂移區(qū)結構，所述漂移區(qū)結構由兩個平行于器件橫向方向的N型第一摻雜區(qū)11中間夾一個N型第二摻雜區(qū)7形成三明治結構；所述兩個N型第一摻雜區(qū)11的外側面分別具有一層高k介質層8，所述高k介質層8的相對介電常數(shù)大于半導體漂移區(qū)的相對介電常數(shù)，且所述高k介質層8的臨界擊穿電場大于30V/y m ;所述柵結構由柵介質層6和柵極導電材料5構成平面柵結構，其中柵介質層6位于P型體區(qū)4表面、且分別與部分N+源區(qū)2和部分漂移區(qū)結構表面相接觸，所述多晶硅柵極5位于柵介質層6的表面。
[0035]半導體漂移區(qū)可以是半導體硅(k=ll.9)、鍺(k=16)，碳化硅(k=9.7-10.3)以及砷化鎵(k=13.1)等半導體材料。
[0036]圖2b是根據(jù)本發(fā)明又一個實施例的N溝道的高k介質SOI LDMOS結構示意圖，其與圖2a的實施例的區(qū)別在于:兩個N型第一摻雜區(qū)11之間為P型第二摻雜區(qū)7(二者形成超結結構)，阻斷狀況下P型第二摻雜區(qū)7與高k介質層8共同耗盡漂移區(qū)結構中的N型第一摻雜區(qū)11，在保持器件耐壓不變的情況下，可以提高N型第一摻雜區(qū)11的摻雜濃度。
[0037]圖2c是根據(jù)本發(fā)明又一個實施例的N溝道的高k介質SOI LDMOS結構示意圖，其與圖2a的實施例的區(qū)別在于:器件的漂移區(qū)中兩個第一半導體摻雜區(qū)11和第二半導體摻雜區(qū)7均為N型摻雜區(qū)(二者導電類型和摻雜濃度均相同)。這種情況下，器件雖然增加了正向導通時的電阻，但是簡化了工藝步驟。
[0038]圖3是根據(jù)本發(fā)明又一個實施例的N溝道的高k介質SOI LDMOS結構示意圖，其與圖2a的實施例的區(qū)別在于:高k介質層8在y方向上(器件縱向方向)與絕緣介質層9不相連，二者之間保留一定的距離。高k介質層8與絕緣介質層9之間的區(qū)域為第二半導體摻雜區(qū)7 (即N-外延層),這樣的結構可降低高k介質層的制備工藝難度(高k介質層的制備工藝主要包括在外延層中刻蝕介質槽和填充高k介質材料兩個步驟，其中介質槽的刻蝕深度越深，工藝難度越大)。
[0039]圖4是根據(jù)本發(fā)明又一個實施例的N溝道的高k介質SOI LDMOS結構示意圖，其與圖2a的實施例的區(qū)別在于:兩個第一半導體摻雜區(qū)11的導電類型為N型，第二半導體摻雜區(qū)7的導電類型為P型，兩個N型第一半導體摻雜區(qū)11夾一個P型第二半導體摻雜區(qū)7形成超結結構，且高k介質層8和漂移區(qū)結構在X方向上與N+漏區(qū)I有間距，它們之間為N型半導體區(qū)緩沖層14，由此形成半高k結構。N型半導體區(qū)緩沖層14的引入可進一步緩解器件在反向阻斷時，由于襯底輔助耗盡帶來的電荷不平衡問題。
[0040]圖5是根據(jù)本發(fā)明又一個實施例的具有溝槽柵結構的N溝道的高k介質SOILDMOS結構示意圖，其與圖2a的實施例的區(qū)別在于:所述柵結構是溝槽柵結構，其中柵極導電材料5在器件寬度方向上(圖中所述z方向)沿P型體區(qū)4兩側向下延伸入器件有源層、且延伸入器件有源層的部分由柵介質層6包圍，使柵極導電材料5與重N+源區(qū)2、P+體區(qū)4和漂移區(qū)結構之間隔著柵介質層6。槽柵結構在體區(qū)4內(nèi)部形成了額外的導電溝道，降低了正向導通時的電阻。圖5左側為溝槽柵結構沿yz平面的剖面圖。
[0041]上面以N溝道的高k介質SOI LDMOS為例說明了本發(fā)明的半導體器件的結構，本發(fā)明的結構同樣適用于P溝道的半導體器件。
·[0042]例如，圖6所示為P溝道SOI LDM0S，與圖2a的SOI LDMOS的結構對應，只是由圖2a的N溝道SOI LDMOS變?yōu)镻溝道SOI LDM0S，所以每個半導體區(qū)域的導電類型相應改變。
[0043]另外，SOI LDMOS只是本發(fā)明的半導體器件的一個實例。例如，本發(fā)明的半導體器件還可以包括SOI LIGBT0當重摻雜半導體漏區(qū)I的導電類型與第一導電類型半導體體區(qū)4相同時，所述橫向SOI功率半導體器件為橫向IGBT器件；當重摻雜半導體漏區(qū)I的導電類型與第一導電類型半導體體區(qū)4相反時,所述橫向SOI功率半導體器件為橫向MOS器件。
[0044]圖7示出根據(jù)本發(fā)明一個實施例的N溝道的SOI LIGBT。圖7中的器件與圖2a中的器件的不同主要在于用P型漏區(qū)I代替圖2a中的N型漏區(qū)I。圖2 (b)、2 (c)、3、4、5或6所示的結構也適用于SOI LIGBT。
[0045]上述本發(fā)明提供的SOI功率半導體器件降低了器件的比導通電阻，提高了器件的耐壓，同時降低了耐壓對電荷非平衡的敏感性，以及緩解了在常規(guī)超結SOI LDMOS中很難解決的襯底輔助耗盡效應。
[0046]下面通過圖2c中的本發(fā)明的半導體器件與圖1中的常規(guī)超結SOI LDMOS結構進行比較進一步說明本發(fā)明的優(yōu)點:
[0047]1.器件特性分析
[0048]I)導通電阻
[0049]常規(guī)的超結SOI LDMOS結構的導通電阻R?，主要由漂移區(qū)電阻Rd決定。
[0050]漂移區(qū)電阻Rd主要由漂移區(qū)的濃度、寬度、長度以及電流拓展效應有關。由于本發(fā)明提供的SOI功率半導體器件采用了高k介質，使N漂移區(qū)的優(yōu)化濃度大于常規(guī)超結SOILDMOS的N漂移區(qū)優(yōu)化濃度，所以最后導致提出的結構的導通電阻小。
[0051]本發(fā)明提出的結構降低了正向導通電阻，降低了器件功耗。
[0052]2)擊穿電壓[0053]與常規(guī)超結SOI LDMOS相比，本發(fā)明提供的SOI功率半導體器件對體內(nèi)電場具有調(diào)制作用，使器件耐壓提高，且由于高k介質的引入使得耐壓對電荷非平衡不敏感。另外，由于高k介質對N漂移區(qū)輔助耗盡的自適應性，有效緩解了常規(guī)超結SOI LDMOS中存在的襯底輔助耗盡導致耐壓下降的問題，另外，由于采用高k介質代替了常規(guī)超結中的P柱區(qū)，使得本發(fā)明的結構工藝相對簡單。
[0054]上述分析表明，本發(fā)明提供的SOI功率半導體器件與常規(guī)超結SOI LDMOS結構相比，導通電阻有所下降，耐壓有所上升。另外，本發(fā)明提供的SOI功率半導體器件還具有制造工藝簡單，對電荷非平衡效應不敏感，緩解了襯底輔助耗盡效應等特性。
[0055]2.性能評價
[0056]綜合考慮各個參數(shù)對器件性能的影響以及基于對工藝難度的考慮，根據(jù)圖2c建立本發(fā)明提供的SOI功率半導體器件的結構模型:
[0057]高k介質X方向長度為10 μ m, z方向寬度各為0.5 μ m,介質相對介電常數(shù)k=200、500，N型漂移區(qū)X方向長度為10 μ m，z方向寬度為I μ m，其對應的漂移區(qū)優(yōu)化濃度的確定:在該濃度下，器件的耐壓和導通電阻達到最佳折中，絕緣介質I方向厚度為I μ m，其上的半導體層厚度為3 μ m。基于該模型，利用Silvaco仿真軟件對器件的性能進行仿真。
[0058]I)阻斷特性
[0059]圖8?10中Nn表示N柱區(qū)的濃度，Vfi表示漏極的電壓，18表示漏極的電流，介質相對介電常數(shù)k=200。
[0060]常規(guī)超結SOI LDMOS的擊穿電壓和N型漂移區(qū)濃度的關系如圖8左側的曲線所示。本發(fā)明的半導體器件的擊穿電壓和N型漂移區(qū)濃度的關系如圖8右側的曲線所示。
[0061]圖8顯示，k=200時，本發(fā)明提供的SOI功率半導體器件的N型漂移區(qū)優(yōu)化濃度比常規(guī)超結SOI LDMOS高50%，因而導通電阻和導通損耗降低；而且，擊穿電壓對濃度變化(電荷非平衡)的敏感性降低(即曲線更平緩)，因而工藝容差更大；再者，圖9顯示，本發(fā)明的半導體器件的最高擊穿電壓較常規(guī)超結SOI LDMOS高約30V。
[0062]2)正向導通特性
[0063]常規(guī)超結SOI LDMOS和本發(fā)明提供的SOI功率半導體器件在不同的k值時正向導通特性比較如圖10所示，在給定的漏極電流下，本發(fā)明提供的SOI功率半導體器件具有較低的正向壓降，且k值越大，對N型漂移區(qū)輔助耗盡效果越好，優(yōu)化濃度越高，導通電阻越低。
[0064]本發(fā)明提供的SOI功率半導體器件與常規(guī)超結SOI LDMOS結構相比，耐壓上升了16%?18%，比導通電阻下降了 13%?20%，器件優(yōu)值(耐壓的平方除以比導通電阻)提高了62%?68%;同時，本發(fā)明的半導體器件具有對電荷非平衡不敏感的優(yōu)越性能，增加了器件設計和制造的自由度；其次，本發(fā)明提供的SOI功率半導體器件在漂移區(qū)采用挖槽再填充高k介質的工藝，與常規(guī)超結工藝相比相對簡單；再次，本發(fā)明提供的SOI功率半導體器件中高k介質對漂移區(qū)的輔助耗盡為自適應性，緩解了常規(guī)超結SOI LDMOS中最常見也是較難解決的襯底輔助耗盡使耐壓下降的問題。本發(fā)明提供的SOI功率半導體器件最適合應用于高耐壓，低功耗，易于集成的功率電子領域。
【權利要求】
1.一種橫向SOI功率半導體器件，其元胞結構包括:絕緣介質層(9)、位于絕緣介質層(9)下方且與絕緣介質層(9)相接觸的襯底(10)、位于絕緣介質層(9)上方且與絕緣介質層(9)相接觸的器件有源層；所述器件有源層包括源區(qū)結構、漏區(qū)結構、柵結構和漂移區(qū)結構；所述源區(qū)結構位于器件有源層橫向方向的一側，包括第一導電類型半導體體區(qū)(4)、位于第一導電類型半導體體區(qū)(4)表面且相互獨立的重摻雜第二導電類型半導體源區(qū)(2)和重摻雜第一導電類型半導體體接觸區(qū)(3)，所述重摻雜第二導電類型半導體源區(qū)(2)和重摻雜第一導電類型半導體體接觸區(qū)(3)表面與金屬化源極(S)相連；所述漏區(qū)結構位于器件有源層橫向方向的另一側，包括一個重摻雜半導體漏區(qū)(1)，所述重摻雜半導體漏區(qū)(I)表面與金屬化漏極(D)相連；所述源區(qū)結構和漏區(qū)結構之間的器件有源層形成漂移區(qū)結構，所述漂移區(qū)結構由兩個平行于器件橫向方向的第一半導體摻雜區(qū)(11)中間夾一個第二半導體摻雜區(qū)(7)形成三明治結構，其中所述第一半導體摻雜區(qū)(11)的導電類型與所述源區(qū)結構中的第一導電類型半導體體區(qū)(4)的導電類型不同；所述兩個第一半導體摻雜區(qū)(11)的外側面分別具有一層高k介質層(8)，所述高k介質層(8)的相對介電常數(shù)大于半導體漂移區(qū)的相對介電常數(shù) ，且所述高k介質層(8)的臨界擊穿電場大于30V/ym;所述柵結構由柵介質層(6 )和柵極導電材料(5 )構成，其中柵極導電材料(5 )與重摻雜第二導電類型半導體源區(qū)(2)、第一導電類型半導體體區(qū)(4)和漂移區(qū)結構之間隔著柵介質層(6)。
2.根據(jù)權利要求1所述的橫向SOI功率半導體器件，其特征在于，所述第一半導體摻雜區(qū)(11)的寬度尺寸小于第二半導體摻雜區(qū)(7)的寬度尺寸，但第一半導體摻雜區(qū)(11)的摻雜濃度大于第二半導體摻雜區(qū)(7)的摻雜濃度。
3.根據(jù)權利要求2所述的橫向SOI功率半導體器件，其特征在于，所述第一半導體摻雜區(qū)(11)的導電類型與第二半導體摻雜區(qū)(7)的導電類型相同。
4.根據(jù)權利要求2所述的橫向SOI功率半導體器件，其特征在于，所述第一半導體摻雜區(qū)(11)的導電類型與第二半導體摻雜區(qū)(7)的導電類型不相同，且所述兩個第一半導體摻雜區(qū)(11)的導電類型與第二半導體摻雜區(qū)(7)形成超結結構。
5.根據(jù)權利要求4所述的橫向SOI功率半導體器件，其特征在于，所述漂移區(qū)結構和漏區(qū)結構之間還具有一層半導體緩沖層(14);所述半導體緩沖層(14)的導電類型與第一半導體摻雜區(qū)(11)的導電類型相同，但摻雜濃度小于第一半導體摻雜區(qū)(11)的摻雜濃度。
6.根據(jù)權利要求1至4任一項橫向SOI功率半導體器件，其特征在于，所述高k介質層(8)下方與絕緣介質層(9)相連或不相連。
7.根據(jù)權利要求1至6任一項橫向SOI功率半導體器件，其特征在于，所述襯底(10)材料是半導體材料或非半導體材料。
8.根據(jù)權利要求1至6任一項橫向SOI功率半導體器件，其特征在于，所述柵結構是平面柵結構，所述柵介質層(6)位于第一導電類型半導體體區(qū)(4)表面、且分別與部分重摻雜第二導電類型半導體源區(qū)(2)和部分漂移區(qū)結構表面相接觸，所述柵極導電材料(5)位于柵介質層(6)的表面。
9.根據(jù)權利要求1至6任一項橫向SOI功率半導體器件，其特征在于，所述柵結構是溝槽柵結構，所述柵極導電材料(5)在器件寬度方向上沿第一導電類型半導體體區(qū)(4)兩側向下延伸入器件有源層、且延伸入器件有源層的部分由柵介質層(6)包圍，使多晶硅柵極(5)與重摻雜第二導電類型半導體源區(qū)(2)、第一導電類型半導體體區(qū)(4)和漂移區(qū)結構之間隔著柵介質層(6)。
10.根據(jù)權利要求1至6任一項橫向SOI功率半導體器件，其特征在于，所述絕緣介質層(9)的材料采用但不限于氧化硅。
11.根據(jù)權利要求1至6任一項橫向SOI功率半導體器件，其特征在于，所述重摻雜半導體漏區(qū)(I)的導電類型與第一導電類型半導體體區(qū)(4)相同時，所述橫向SOI功率半導體器件為橫向IGBT器件。
12.根據(jù)權利要求1至6任一項橫向SOI功率半導體器件，其特征在于，所述重摻雜半導體漏 區(qū)(I)的導電類型與第一導電類型半導體體區(qū)(4)相反時，所述橫向SOI功率半導體器件為橫向MOS器件。
【文檔編號】H01L29/78GK103441147SQ201310346866
【公開日】2013年12月11日 申請日期:2013年8月9日 優(yōu)先權日:2013年8月9日
【發(fā)明者】羅小蓉, 王驍瑋, 范葉, 范遠航, 尹超, 魏杰, 蔡金勇, 周坤, 張彥輝, 張波, 李肇基 申請人:電子科技大學