記憶體元件、記憶體陣列與其操作方法
【專利摘要】本發(fā)明揭露一種記憶體元件、記憶體陣列與其操作方法。記憶體元件包含具有第一導(dǎo)電型的基板、具有第二導(dǎo)電型的第一摻雜區(qū)、具有第二導(dǎo)電型的第二摻雜區(qū)、第一浮置柵極、第二浮置柵極與字符柵極。第一與第二摻雜區(qū)位于基板中。第一浮置柵極位于基板上方，且電性耦接第一摻雜區(qū)。第二浮置柵極位于基板上方，且電性耦接第二摻雜區(qū)。字符柵極位于基板的上方與第一與第二摻雜區(qū)之間，其中字符柵極包含延伸至第一浮置柵極上方的第一部件與延伸至第二浮置柵極上方的第二部件。
【專利說明】記憶體元件、記憶體陣列與其操作方法

【技術(shù)領(lǐng)域】
[0001] 本發(fā)明是有關(guān)于一種記憶體元件（memorycell)，且特別是有關(guān)于具有浮置柵極 的記憶體元件。

【背景技術(shù)】
[0002] -般而言，常見的快閃記憶體元件為分離柵極（splitgate)記憶體元件。請參照 圖1A，圖IA根據(jù)已知技術(shù)繪示一種分離柵極記憶體元件100的剖面示意圖。如圖IA所示， 分離柵極記憶體元件100包含字符柵極102、浮置柵極（floatinggate)104、源極106與漏 極108。
[0003] 以操作而言，可在源極106上施加一第一偏壓電壓(例如：12V)，在漏極108上施加 一第二偏壓電壓(例如：2. 5V)，借此在源極106與漏極108之間的通道Lg中形成一水平高 電場，進(jìn)而吸引通道Lg內(nèi)的電子e-。由于源極106上的高電壓會耦合至浮置柵極104,故 在浮置柵極104與通道Lg之間會形成一垂直高電場，以將前述的電子e-拉入浮置柵極104 中，以完成寫入操作。
[0004] 然而，由于制程誤差的關(guān)系，前述分離柵極記憶體元件100的通道Lg可能會縮 小，造成分離柵極記憶體元件100在寫入操作上會遇到多種寫入干擾（programdisturb), 例如行貫穿干擾（Columnpunchthroughdisturb)、反向穿隧干擾（Reversetunneling disturb)以及列貫穿干擾（Rowpunchthroughdisturb)。
[0005] 請參照圖1B，圖IB根據(jù)已知技術(shù)繪示一種分離柵極記憶體陣列120的示意圖。以 列貫穿干擾為例，假設(shè)在分離柵極記憶體陣列120中，字符線WLm0、WLml分別電性耦接多個(gè) 前述記憶體元件100的字符柵極102。在此例中，假設(shè)欲對分離柵極記憶體元件140進(jìn)行寫 入操作時(shí)，此時(shí)在記憶體元件140對應(yīng)的字符線WLml上施加選擇電壓（例如：1. 8V)，并在 分離柵極記憶體元件140對應(yīng)的源極106施加前述的第一偏壓電壓(例如：Vs=12V)、在分離 柵極記憶體元件140的漏極108施加前述的第二偏壓電壓(例如：2. 5V)。若通道Lg的長度 因制程誤差而減小，在源極106與漏極108的水平高電場可能會引入一漏極電流，進(jìn)而產(chǎn)生 寫入干擾。一般而言，為了減少此種列貫穿干擾的影響，前述的分離柵極記憶體元件100的 通道Lg的長度不能太小，因此造成分離柵極記憶體元件100整體的尺寸增加。
[0006] 因此，如何使用小尺寸的記憶體元件并具有低寫入干擾，實(shí)屬當(dāng)前重要研發(fā)課題 之一，亦成為當(dāng)前相關(guān)領(lǐng)域亟需改進(jìn)的目標(biāo)。


【發(fā)明內(nèi)容】

[0007] 本發(fā)明的目的在于提供一種記憶體元件（memoryce11)、記憶體陣列（memory array)與其操作方法。
[0008] 為解決上述問題，本發(fā)明的一方面提供一種記憶體元件。記憶體元件包含具有第 一導(dǎo)電型的基板、具有第二導(dǎo)電型的第一摻雜區(qū)、具有第二導(dǎo)電型的第二摻雜區(qū)、第一浮置 柵極、第二浮置柵極與字符柵極。第一與第二摻雜區(qū)位于基板中。第一浮置柵極位于基板 上方，且電性耦接第一摻雜區(qū)。第二浮置柵極位于基板上方，且電性耦接第二摻雜區(qū)。字符 柵極位于基板的上方與第一與第二摻雜區(qū)之間，其中字符柵極包含延伸至第一浮置柵極上 方的第一部件與延伸至第二浮置柵極上方的第二部件。
[0009] 本發(fā)明的另一方面是在于提供一種記憶體元件的操作方法。其中記憶體元件包含 具有第一導(dǎo)電型的基板、具有第二導(dǎo)電型的第一摻雜區(qū)、具有第二導(dǎo)電型的第二摻雜區(qū)、第 一浮置柵極、第二浮置柵極與字符柵極。第一與第二摻雜區(qū)位于基板中。第一浮置柵極位于 基板上方，且電性耦接第一摻雜區(qū)。第二浮置柵極位于基板上方，且電性耦接第二摻雜區(qū)。 字符柵極位于基板的上方與第一與第二摻雜區(qū)之間，其中字符柵極包含延伸至第一浮置柵 極上方的第一部件與延伸至第二浮置柵極上方的第二部件。操作方法包含：在字符柵極上 施加抹除電壓，并在第一與第二摻雜區(qū)上施加接地電壓，借此重置記憶體元件；在字符柵極 上施加選擇電壓，借此選定記憶體元件；在第一與第二摻雜區(qū)的一者施加寫入電壓，并在第 一與第二摻雜區(qū)的另一者施加接地電壓，借此對記憶體元件寫入數(shù)據(jù)；以及在第一與第二 摻雜區(qū)的一者施加讀取電壓，并在第一與第二摻雜區(qū)的另一者施加該地電壓，借此對記憶 體元件讀取數(shù)據(jù)。
[0010] 本發(fā)明的又一方面是在于提供一種記憶體陣列。記憶體陣列包含多條字符線與多 個(gè)分頁。其中每一分頁包含第一位線與第二位線與多個(gè)記憶體元件。每一記憶體元件包含 具有第一導(dǎo)電型的基板、具有第二導(dǎo)電型的第一摻雜區(qū)、具有第二導(dǎo)電型的第二摻雜區(qū)、第 一浮置柵極、第二浮置柵極與字符柵極。第一摻雜區(qū)位于基板中，并與第一位線電性耦接。 第二摻雜區(qū)位于基板中，并與第二位線電性耦接。第一浮置柵極位于基板上方，其中第一浮 置柵極電性耦接第一摻雜區(qū)。第二浮置柵極位于基板上方，其中第二浮置柵極電性耦接第 二摻雜區(qū)。字符柵極，位于基板的上方與第一與第二摻雜區(qū)之間，并與多條字符線的一對應(yīng) 者電性耦接，其中字符柵極包含延伸至第一浮置柵極上方的第一部件與延伸至第二浮置柵 極上方的第二部件，與多條字符線的一對應(yīng)者電性耦接。前述的多條字符線、第一位線與第 二位線形成于基板上。
[0011] 綜上所述，本發(fā)明的技術(shù)方案與現(xiàn)有技術(shù)相比具有明顯的優(yōu)點(diǎn)和有益效果。通過 上述技術(shù)方案，可達(dá)到相當(dāng)?shù)募夹g(shù)進(jìn)步，并具有產(chǎn)業(yè)上的廣泛利用價(jià)值，本發(fā)明所示的記憶 體元件、記憶體陣列與其操作方法具有元件尺寸小與低寫入干擾的優(yōu)點(diǎn)。

【專利附圖】

【附圖說明】
[0012] 為讓本發(fā)明的上述和其他目的、特征、優(yōu)點(diǎn)與實(shí)施例能更明顯易懂，所附附圖的說 明如下：
[0013] 圖IA根據(jù)已知技術(shù)繪示一種分離柵極記憶體元件的剖面示意圖；
[0014] 圖IB根據(jù)已知技術(shù)繪示一種分離柵極記憶體陣列的示意圖；
[0015] 圖2A根據(jù)本發(fā)明的一實(shí)施例繪示一種記憶體元件的剖面示意圖；
[0016] 圖2B分別繪示分離柵極記憶體元件與記憶體元件的俯視示意圖；
[0017] 圖3A根據(jù)本發(fā)明另一實(shí)施例繪示一種記憶體元件的剖面示意圖；
[0018] 圖3B根據(jù)本發(fā)明又一實(shí)施例繪示一種記憶體元件的剖面示意圖；
[0019] 圖4根據(jù)本發(fā)明的一實(shí)施例繪示一種記憶體元件的操作方法的流程圖；
[0020] 圖5是根據(jù)本發(fā)明的一實(shí)施例繪示記憶體元件中臨界電壓與第一恢復(fù)電壓的關(guān) 系圖；以及
[0021] 圖6根據(jù)本發(fā)明的一實(shí)施例繪示一種記憶體陣列的示意圖。

【具體實(shí)施方式】
[0022] 關(guān)于本文中所使用的"約"、"大約"或"大致" 一般通常是指數(shù)值的誤差或范圍約 百分之二十以內(nèi)，較好地是約百分之十以內(nèi)，而更佳地則是約百分之五以內(nèi)。文中若無明確 說明，其所提及的數(shù)值皆視作為近似值，即如"約"、"大約"或"大致"所表示的誤差或范圍。
[0023] 請參照圖2A，圖2A根據(jù)本發(fā)明的一實(shí)施例繪示一種記憶體元件200的剖面示意 圖。如圖2A所示，記憶體元件200包含基板220、第一摻雜區(qū)230、第二摻雜區(qū)232、第一浮 置柵極240、第二浮置柵極242與字符柵極250?；?20為第一導(dǎo)電型（例如：P型），而 第一摻雜區(qū)230與第二摻雜區(qū)232為第二導(dǎo)電型（例如：N型）。第一摻雜區(qū)230與第二摻 雜區(qū)232分別位于具有第一導(dǎo)電型的基板220中。第一浮置柵極240與第二浮置柵極242 位于基板220的上方，且第一浮置柵極240電性耦接第一摻雜區(qū)230,第二浮置柵極242電 性耦接第二摻雜區(qū)232。字符柵極250位于基板220的上方與第一摻雜區(qū)230與第二摻雜 區(qū)232之間。字符柵極250具有延伸至第一浮置柵極240上方的第一部件252與延伸至第 二浮置柵極上方的第二部件254。前述的第一浮置柵極240與第二浮置柵極242可由第一 氧化多晶硅（Polysilicon)層所形成，而字符柵極250與其第一部件252、第二部件254可 由第二氧化多晶硅層所形成。
[0024] 請參照圖2B，圖2B分別繪示分離柵極記憶體元件100與記憶體元件200的俯視示 意圖。如圖2B所示，由于記憶體元件200的字符柵極250可同時(shí)控制兩個(gè)浮置柵極240、 242,相較于已知的分離柵極記憶體元件100可節(jié)省至少一個(gè)源/漏極區(qū)域，故記憶體元件 200的元件尺寸大致可為分離柵極記憶體元件100的元件尺寸的50?60%。另外，如圖2A 所示，記憶體元件200的通道Lg是由第一浮置柵極240與第二浮置柵極242所決定，由于 前述兩者在制程上為同一氧化多晶硅層，故記憶體元件200之間的通道Lg的長度可較為均 勻，因此可降低寫入干擾的影響。
[0025] 請參照圖3A，圖3A根據(jù)本發(fā)明的另一實(shí)施例繪示一種記憶體元件300的剖面示意 圖。相較于前述的記憶體元件200,記憶體元件300中的第一部件252與字符柵極250大致 形成第一凹槽252a，第二部件254與字符柵極250大致形成第二凹槽254a，且記憶體元件 300中的第一浮置柵極240具有延伸至第一凹槽252a的第一尖端邊緣240a，第二浮置柵極 242具有延伸至第二凹槽254a的第二尖端邊緣242a。由于前述的記憶體元件200是利用 高電場吸引電子的方式來抹除數(shù)據(jù)，故在此實(shí)施例中的記憶體元件300可進(jìn)一步地利用尖 端放電的特性來增加電子移動(dòng)的速度，進(jìn)而可增加記憶體元件300的抹除數(shù)據(jù)的速度與降 低抹除操作時(shí)所施加欲字符柵極250上的抹除電壓（如后所述）。
[0026] 請參照圖3B，圖3B根據(jù)本發(fā)明又一實(shí)施例繪示一種記憶體元件320的剖面示意 圖。如圖3B所示，記憶體元件320的第一部件252的側(cè)壁252b與第一浮置柵極240的側(cè) 壁240b大致對齊，第二部件254的側(cè)壁254b與第二浮置柵極242的側(cè)壁242b大致對齊， 其中記憶體元件320還包含第一抹除柵極340、第二抹除柵極342、第一控制柵極350以及 第二控制柵極352。第一抹除柵極340位于第一摻雜區(qū)230的上方。第二抹除柵極342位 于第二摻雜區(qū)232的上方。第一控制柵極350位于第一浮置柵極240的上方與第一抹除柵 極340與側(cè)壁252b之間。第二控制柵極352位于第二浮置柵極242的上方與第一抹除柵 極342與側(cè)壁254b之間。其中，第一抹除柵極340與第二抹除柵極342與字符柵極250可 為同一氧化多晶硅層。第一控制柵極350與第二控制柵極352可為第三氧化多晶硅層。
[0027] 相較于前述的記憶體元件200、300,本實(shí)施例中的記憶體元件320可利用額外的 抹除柵極340、342來額外提供驅(qū)動(dòng)電壓，以降低原先施加于字符柵極250上的抹除電壓。在 記憶體元件320中的字符柵極250可不需承受較高的抹除電壓，故記憶體元件320中的字 符柵極250的厚度可以降低。因此，記憶體元件320可較適用于先進(jìn)制程。同樣地，透過額 外的控制柵極350、352亦可降低記憶體元件320在寫入操作時(shí)所施加于字符柵極250的控 制電壓（如后所述），進(jìn)而降低了記憶體寫入時(shí)可能產(chǎn)生的干擾。
[0028] 請同時(shí)參照圖4與下表一，圖4根據(jù)本發(fā)明的一實(shí)施例繪示一種記憶體元件的操 作方法400的流程圖。表一根據(jù)本發(fā)明的一實(shí)施例呈現(xiàn)前述記憶體元件200的操作設(shè)定。
[0029]

【權(quán)利要求】
1. 一種記憶體元件，其特征在于，包含： 一具有第一導(dǎo)電型的基板； 一具有第二導(dǎo)電型的第一摻雜區(qū)，位于該基板中； 一具有第二導(dǎo)電型的第二摻雜區(qū)，位于該基板中； 一第一浮置柵極，位于該基板上方，其中該第一浮置柵極電性稱接該第一摻雜區(qū)； 一第二浮置柵極，位于該基板上方，其中該第二浮置柵極電性耦接該第二摻雜區(qū)；以及 一字符柵極，位于該基板的上方與該第一與該第二摻雜區(qū)之間，其中該字符柵極包含 延伸至該第一浮置柵極上方的一第一部件與延伸至該第二浮置柵極上方的一第二部件。
2. 根據(jù)權(quán)利要求1所述的記憶體元件，其特征在于，該第一部件與該字符柵極大致形 成一第一凹槽，且該第二部件與該字符柵極大致形成一第二凹槽，且該第一浮置柵極具有 延伸至該第一凹槽的一第一尖端邊緣，該第二浮置柵極具有延伸至該第二凹槽的一第二尖 端邊緣。
3. 根據(jù)權(quán)利要求1所述的記憶體元件，其特征在于，該第一部件的一側(cè)壁與該第一浮 置柵極的一側(cè)壁大致對齊，該第二部件的一側(cè)壁與該第二浮置柵極的一側(cè)壁大致對齊，其 中該記憶體元件還包含： 一第一抹除柵極，位于該第一摻雜區(qū)的上方； 一第二抹除柵極，位于該第二摻雜區(qū)的上方； 一第一控制柵極，位于該第一浮置柵極的上方與該第一抹除柵極與該第一部件的該側(cè) 壁之間；以及 一第二控制柵極，位于該第二浮置柵極的上方與該第二抹除柵極與該第二部件的該側(cè) 壁之間。
4. 一種記憶體元件的操作方法，其特征在于，該記憶體元件包含一具有第一導(dǎo)電型的 基板、一具有第二導(dǎo)電型的第一摻雜區(qū)、一具有第二導(dǎo)電型的第二摻雜區(qū)、一第一浮置柵 極、一第二浮置柵極與一字符柵極，該第一與該第二摻雜區(qū)位于該基板中，該第一與該第二 浮置柵極位于該基板上方，該第一浮置柵極電性耦接該第一摻雜區(qū)，該第二浮置柵極電性 耦接該第二摻雜區(qū)，該字符柵極位于該基板的上方與該第一與該第二摻雜區(qū)之間，其中該 字符柵極包含延伸至該第一浮置柵極上方的一第一部件與延伸至該第二浮置柵極上方的 一第二部件，該操作方法包含： 在該字符柵極上施加一抹除電壓，并在該第一與該第二摻雜區(qū)上施加一接地電壓，借 此重置該記憶體元件； 在該字符柵極上施加一選擇電壓，借此選定該記憶體元件； 在該第一摻雜區(qū)與該第二摻雜區(qū)的一者施加一寫入電壓，并在該第一摻雜區(qū)與該第二 摻雜區(qū)的另一者施加該接地電壓，借此對該記憶體元件寫入數(shù)據(jù)；以及 在該第一摻雜區(qū)與該第二摻雜區(qū)的一者施加一讀取電壓，并在該第一與該第二摻雜區(qū) 的另一者施加該接地電壓，借此對該記憶體元件讀取數(shù)據(jù)。
5. 根據(jù)權(quán)利要求4所述的記憶體元件的操作方法，其特征在于，該第一部件與該字符 柵極大致形成一第一凹槽，且該第二部件與該字符柵極大致形成一第二凹槽，且該第一浮 置柵極具有延伸至該第一凹槽的一第一尖端邊緣，該第二浮置柵極具有延伸至該第二凹槽 的一第二尖端邊緣。
6. 根據(jù)權(quán)利要求4所述的記憶體元件的操作方法，其特征在于，該第一部件的一側(cè)壁 與該第一浮置柵極的一側(cè)壁大致對齊，該第二部件的一側(cè)壁與該第二浮置柵極的一側(cè)壁大 致對齊，其中該記憶體元件還包含： 一第一抹除柵極，位于該第一摻雜區(qū)的上方； 一第二抹除柵極，位于該第二摻雜區(qū)的上方； 一第一控制柵極，位于該第一浮置柵極的上方與該第一抹除柵極與該第一部件的該側(cè) 壁之間；以及 一第二控制柵極，位于該第二浮置柵極的上方與該第二抹除柵極與該第二部件的該側(cè) 壁之間。
7. 根據(jù)權(quán)利要求4至6任一項(xiàng)權(quán)利要求所述的記憶體元件的操作方法，其特征在于，還 包含： 在一預(yù)定時(shí)間內(nèi)交替地在該第一摻雜區(qū)與該第二摻雜區(qū)的一者施加一第一恢復(fù)電壓 以及在該第一摻雜區(qū)與該第二摻雜區(qū)的另一者施加一第二恢復(fù)電壓，借此自我恢復(fù)該記憶 體元件中所儲存的數(shù)據(jù)。
8. -種記憶體陣列，其特征在于，包含： 多條字符線；以及 多個(gè)分頁，其中每一分頁包含：一第一位線與一第二位線，分別與所述多條字符線垂直 排列；以及多個(gè)記憶體元件，其中所述記憶體元件每一者包含： 一具有第一導(dǎo)電型的基板； 一具有第二導(dǎo)電型的第一摻雜區(qū)，位于該基板中，并與該第一位線電性耦接； 一具有第二導(dǎo)電型的第二摻雜區(qū)，位于該基板中，并與該第二位線電性耦接； 一第一浮置柵極，位于該基板上方，其中該第一浮置柵極電性稱接該第一摻雜區(qū)； 一第二浮置柵極，位于該基板上方，其中該第二浮置柵極電性耦接該第二摻雜區(qū)；以及 一字符柵極，位于該基板的上方與該第一與該第二摻雜區(qū)之間，并與所述多條字符線 的一對應(yīng)者電性耦接，其中該字符柵極包含延伸至該第一浮置柵極上方的一第一部件與延 伸至該第二浮置柵極上方的一第二部件，與所述多條字符線的一對應(yīng)者電性耦接， 其中所述多字符線、該第一位線與該第二位線形成于該基板上。
9. 根據(jù)權(quán)利要求8所述的記憶體陣列，其特征在于，該第一部件與該字符柵極大致形 成一第一凹槽，且該第二部件與該字符柵極大致形成一第二凹槽，且該第一浮置柵極具有 延伸至該第一凹槽的一第一尖端邊緣，該第二浮置柵極具有延伸至該第二凹槽的一第二尖 端邊緣。
10. 根據(jù)權(quán)利要求8或9所述的記憶體陣列，其特征在于，一當(dāng)級的該分頁中的該第二 位線與一后級的該分頁中的該第一位線直接連接。
【文檔編號】H01L21/8247GK104425499SQ201310384702
【公開日】2015年3月18日 申請日期:2013年8月29日 優(yōu)先權(quán)日:2013年8月29日
【發(fā)明者】林崇榮, 金雅琴 申請人:林崇榮, 金雅琴