半導體裝置制造方法
【專利摘要】本發(fā)明涉及半導體裝置。第一接觸件、第二雜質(zhì)區(qū)和第二低濃度雜質(zhì)區(qū)形成肖特基勢壘二極管。第二雜質(zhì)區(qū)具有與第一雜質(zhì)區(qū)相同的雜質(zhì)濃度，并且因此可以在與形成第一雜質(zhì)區(qū)相同的處理中被形成。另外，第二低濃度雜質(zhì)區(qū)具有與第一低濃度雜質(zhì)區(qū)相同的雜質(zhì)濃度，并且因此可以在與形成第一低濃度雜質(zhì)區(qū)相同的處理中被形成。
【專利說明】半導體裝置
[0001]本申請基于日本專利申請N0.2012-215138和2013-048879，這些申請的內(nèi)容通過引用被并入于此。
【技術領域】
[0002]本發(fā)明涉及半導體裝置，并且涉及可應用于例如具有二極管的半導體裝置的技術。
【背景技術】
[0003]經(jīng)常在電路中使用整流器件。在半導體裝置中，諸如肖特基勢壘二極管(Schottkybarrier diode)之類的二極管經(jīng)常被用作整流器件。
[0004]使用半導體襯底形成的肖特基勢壘二極管包括例如在日本未經(jīng)審查的專利公開N0.H05-55553中公開的二極管。在日本未經(jīng)審查的專利公開N0.H05-55553中公開的肖特基勢壘二極管被配置為使得n+區(qū)被形成在n區(qū)的表面層的一部分中，并且電極連接到n+區(qū)和n區(qū)中的每一個。在日本未經(jīng)審查的專利公開N0.H05-55553中，與雙極晶體管一起形成肖特基勢壘二極管。肖特基勢壘二極管的n區(qū)被形成為具有與阱相同的深度。
[0005]另外，日本未經(jīng)審查的專利公開N0.H09-55439和日本未經(jīng)審查的專利公開N0.H10-28045公開了在其中MOS晶體管和肖特基勢壘二極管被一起形成的半導體裝置。特別地，日本未經(jīng)審查的專利公開N0.H09-55439公開了硅化物被用作肖特基電極。另外，日本未經(jīng)審查的專利公開N0.H10-28045公開了使得n區(qū)與用作MOS晶體管的源極或漏極的n+區(qū)相鄰，并且肖特基電極連接到n區(qū)。
[0006]另外，日本未經(jīng)審查的專利公開N0.2010-147387和日本未經(jīng)審查的專利公開N0.2011-243978公開了，在使用二維電子氣(electron gas)的化合物半導體裝置中，肖特基電極被設置在位于電子供應層中的漏極與柵極電極之間的區(qū)域中，并且肖特基電極電連接到源極。
[0007]此外,非專利文獻(S.Snakaran 等人，J.Solid-State Circuit, 42, P.1058, 2007)公開了元件隔離膜位于肖特基勢壘二極管的兩個電極之間。
[0008]同時，日本未經(jīng)審查的專利公開N0.2005-175063公開了，在包括n型漂移區(qū)的晶體管中，晶體管通過在漂移區(qū)的表面層中設置P型雜質(zhì)層而具有高耐受電壓。
【發(fā)明內(nèi)容】
[0009]肖特基勢壘二極管所要求的一個特性是它的低導通電阻。本發(fā)明的發(fā)明人已經(jīng)研究了在不增加與MOS晶體管一起形成的肖特基勢壘二極管中的制造處理的數(shù)量的情況下減少導通電阻。
[0010]另外，本發(fā)明的發(fā)明人已經(jīng)考慮到，在日本未經(jīng)審查的專利公開N0.2010-147387和日本未經(jīng)審查的專利公開N0.2011-243978公開的方法中，由于肖特基電極，耗盡層被形成在漏極與溝道之間，由此使得晶體管的導通電阻增大。[0011]根據(jù)本說明書的描述和附圖將更清楚其它問題和新穎的特征。
[0012]在一個實施例中，在襯底中形成第一導電類型的第一雜質(zhì)區(qū)、第一導電類型的第一低濃度雜質(zhì)區(qū)、第一導電類型的第二雜質(zhì)區(qū)、第一導電類型的第二低濃度雜質(zhì)區(qū)、第一接觸件(contact)和第二接觸件。第一雜質(zhì)區(qū)是晶體管的源極和漏極，并且第一低濃度雜質(zhì)區(qū)是晶體管的LDD區(qū)域。第二雜質(zhì)區(qū)具有與第一雜質(zhì)區(qū)相同的雜質(zhì)濃度。第二低濃度雜質(zhì)區(qū)連接到第二雜質(zhì)區(qū)，并且具有與第一低濃度雜質(zhì)區(qū)相同的雜質(zhì)濃度。第一接觸件連接到第二雜質(zhì)區(qū)，并且第二接觸件連接到第二低濃度雜質(zhì)區(qū)。當以平面圖觀看時，元件隔離膜不被形成在第一接觸件和第二接觸件之間。
[0013]在另一實施例中，在襯底中形成柵極電極、源極區(qū)、漏極區(qū)和低濃度雜質(zhì)區(qū)。當以平面圖觀看時，低濃度雜質(zhì)區(qū)位于柵極電極和漏極區(qū)之間。第一接觸件連接到低濃度雜質(zhì)區(qū)。第一接觸件與源極區(qū)電連接。結區(qū)被形成在低濃度雜質(zhì)區(qū)中的與第一接觸件連接的部分中。結區(qū)具有比低濃度雜質(zhì)區(qū)更高的載流子濃度，并且具有比漏極區(qū)更低的載流子濃度。
[0014]在另一實施例中，在襯底中形成柵極電極、源極區(qū)、漏極區(qū)和低濃度雜質(zhì)區(qū)。當以平面圖觀看時，低濃度雜質(zhì)區(qū)位于柵極電極和漏極區(qū)之間。第一接觸件連接到低濃度雜質(zhì)區(qū)。第一接觸件與源極區(qū)電連接。結區(qū)被形成在低濃度雜質(zhì)區(qū)中的與第一接觸件連接的部分中。當結區(qū)的雜質(zhì)濃度被設定為Nd，結區(qū)的深度被設定為0 d，低濃度雜質(zhì)區(qū)的雜質(zhì)濃度被設定為Nuid，并且結區(qū)的深度被設定為0 LDO時，滿足以下表達式(I)。
[0015]Nd〉NLDD ? 0 LDD / 0 d …(I)
[0016]在另一實施例中，在氮化物半導體層中形成柵極電極、源極區(qū)、漏極區(qū)和結區(qū)。當以平面圖觀看時，結區(qū)位于柵極電極和漏極區(qū)之間。雜質(zhì)被引入結區(qū)中，并且第一接觸件與結區(qū)連接。第一接觸件與源極區(qū)電連接。
[0017]根據(jù)上述實施例，可以在不增加與MOS晶體管一起形成的肖特基勢壘二極管中的制造處理的數(shù)量的情況下減少導通電阻。
【專利附圖】
【附圖說明】
[0018]根據(jù)和附圖一起進行的特定優(yōu)選實施例的以下描述，本發(fā)明的上述和其它目的、優(yōu)點和特征將更明白，在附圖中:
[0019]圖1是示出根據(jù)第一實施例的半導體裝置的配置的截面圖。
[0020]圖2是示出肖特基勢壘二極管的用法的示例的電路圖。
[0021]圖3是示出用于制造圖1所示出的半導體裝置的方法的示例的截面圖。
[0022]圖4是示出用于制造圖1所示出的半導體裝置的方法的示例的截面圖。
[0023]圖5是示出用于制造圖1所示出的半導體裝置的方法的示例的截面圖。
[0024]圖6是示出根據(jù)第二實施例的半導體裝置的配置的截面圖。
[0025]圖7是示出根據(jù)第三實施例的半導體裝置的配置的截面圖。
[0026]圖8是示出第二低濃度雜質(zhì)區(qū)在深度方向上的濃度分布的圖。
[0027]圖9是示出根據(jù)第四實施例的半導體裝置的配置的截面圖。
[0028]圖10是示出圖9的修改示例的截面圖。
[0029]圖11是示出根據(jù)第五實施例的半導體裝置的配置的平面圖。
[0030]圖12是示出沿著圖11的線B-B'截取的截面的圖。[0031]圖13是示出沿著圖11的線C-C'截取的截面的圖。
[0032]圖14是示出根據(jù)第六實施例的半導體裝置的配置的平面圖。
[0033]圖15是示出沿著圖14的線D-D'截取的截面的圖。
[0034]圖16是示出根據(jù)第七實施例的半導體裝置的配置的截面圖。
[0035]圖17是示出通過在形成在襯底中的結區(qū)的深度O d被設定為可變的時模擬將第一低濃度雜質(zhì)區(qū)的電阻設定為與形成結區(qū)之前的值相同的值所要求的雜質(zhì)濃度Nd而獲得的結果的圖。
[0036]圖18是示出在圖16所示出的多個第一晶體管和肖特基勢壘二極管被形成在一個襯底中時的布局的截面圖。
[0037]圖19是示出圖16所示出的半導體裝置的第一修改示例的截面圖。
[0038]圖20是示出圖16所示出的半導體裝置的第二修改示例的截面圖。
[0039]圖21是示出根據(jù)第八實施例的半導體裝置的配置的截面圖。
[0040]圖22A和圖22B是示出用于制造根據(jù)第九實施例的半導體裝置的方法的截面圖。
[0041]圖23A和圖23B是示出用于制造根據(jù)第九實施例的半導體裝置的方法的截面圖。
[0042]圖24A和圖24B是示出用于制造根據(jù)第十實施例的半導體裝置的方法的截面圖。
[0043]圖25A和圖25B是示出用于制造根據(jù)第十實施例的半導體裝置的方法的截面圖。
[0044]圖26A和圖26B是示出用于制造根據(jù)第十實施例的半導體裝置的方法的截面圖。
[0045]圖27A和圖27B是示出用于制造根據(jù)第十實施例的半導體裝置的方法的截面圖。
[0046]圖28是示出根據(jù)第十一實施例的半導體裝置的配置的截面圖。
[0047]圖29是示出根據(jù)第十二實施例的半導體裝置的配置的截面圖。
[0048]圖30是示出根據(jù)第十三實施例的半導體裝置的配置的截面圖。
[0049]圖31A和圖31B是示出用于制造根據(jù)第十四實施例的半導體裝置的方法的截面圖。
[0050]圖32A和圖32B是示出用于制造根據(jù)第十四實施例的半導體裝置的方法的截面圖。
[0051]圖33A和圖33B是示出用于制造根據(jù)第十四實施例的半導體裝置的方法的截面圖。
[0052]圖34是示出根據(jù)第十五實施例的半導體裝置的配置的截面圖。
[0053]圖35是示出根據(jù)第十六實施例的半導體裝置的配置的截面圖。
[0054]圖36是示出根據(jù)第十八實施例的半導體裝置內(nèi)包括的電路的圖。
[0055]圖37是示出根據(jù)第十九實施例的半導體裝置內(nèi)包括的電路的圖。
[0056]圖38是示出根據(jù)第二十實施例的半導體裝置內(nèi)包括的電路的圖。
[0057]圖39是示出根據(jù)第二十一實施例的半導體裝置內(nèi)包括的電路的圖。
[0058]圖40是示出根據(jù)第十四實施例的半導體裝置的修改示例的截面圖。
[0059]圖41是示出根據(jù)第十七實施例的半導體裝置的配置的截面圖。
【具體實施方式】
[0060]現(xiàn)在將在此參考示例性的實施例描述本發(fā)明。本領域技術人員將認識到可以通過使用本發(fā)明的教導實現(xiàn)許多可替代的實施例以及本發(fā)明不限于出于說明性的目的示出的實施例。
[0061]在下文中，將參考附圖描述本發(fā)明的實施例。在所有附圖中，相似的元件由相似的附圖標記提及并且不會重復其描述。
[0062](第一實施例)
[0063]圖1是示出根據(jù)第一實施例的半導體裝置SC的配置的截面圖。半導體裝置SC包括襯底SUB、第一雜質(zhì)區(qū)SDl和SD2、第一低濃度雜質(zhì)區(qū)LDDl和LDD2、第二雜質(zhì)區(qū)CS、第二低濃度雜質(zhì)區(qū)AND、第一接觸件C0N1、以及第二接觸件C0N2。第一雜質(zhì)區(qū)SDl和SD2、第一低濃度雜質(zhì)區(qū)LDDl和LDD2、第二雜質(zhì)區(qū)CS、以及第二低濃度雜質(zhì)區(qū)AND全部被形成在襯底SUB中，并且是第一導電類型。襯底SUB是例如，諸如硅襯底之類的半導體襯底。第一雜質(zhì)區(qū)SDl和SD2是第一晶體管TRl的源極和漏極。第一低濃度雜質(zhì)區(qū)LDDl和LDD2是第一晶體管TRl的輕摻雜漏極(LDD)區(qū)域。第二雜質(zhì)區(qū)CS通過元件隔離膜STI來與第一雜質(zhì)區(qū)SDl和SD2隔離，并且具有與第一雜質(zhì)區(qū)SDl和SD2相同的雜質(zhì)濃度(深度方向上的雜質(zhì)分布)。第二低濃度雜質(zhì)區(qū)AND連接到第二雜質(zhì)區(qū)CS，并且具有與第一低濃度雜質(zhì)區(qū)LDDl和LDD2相同的雜質(zhì)濃度(深度方向上的雜質(zhì)分布)。第一接觸件CONl歐姆連接到第二雜質(zhì)區(qū)CS，并且第二接觸件C0N2連接到第二低濃度雜質(zhì)區(qū)AND。當以平面圖觀看時，元件隔離膜STI不被形成在第一接觸件CONl和第二接觸件C0N2之間。
[0064]第一接觸件C0N1、第二雜質(zhì)區(qū)CS、和第二低濃度雜質(zhì)區(qū)AND形成肖特基勢壘二極管SBD。第二雜質(zhì)區(qū)CS具有與第一雜質(zhì)區(qū)SDl和SD2相同的雜質(zhì)濃度，并且因此可以在與形成第一雜質(zhì)區(qū)SDl和SD2相同的處理中被形成。另外，第二低濃度雜質(zhì)區(qū)AND具有與第一低濃度雜質(zhì)區(qū)LDDl和LDD2相同的雜質(zhì)濃度，并且因此可以在與形成第一低濃度雜質(zhì)區(qū)LDDl和LDD2相同的處理中被形成。為此，不必出于形成肖特基勢壘二極管SBD的目的而增加處理的數(shù)量。
[0065]另外，當以平面圖觀看時，元件隔離膜STI不被形成在第一接觸件CONl和第二接觸件C0N2之間。為此，從第一接觸件CONl到第二接觸件C0N2的電流路徑的長度(也就是說，第二低濃度雜質(zhì)區(qū)AND的長度)被縮短。因此，減小肖特基勢壘二極管SBD的導通電阻。
[0066]在下文中，將給出詳細描述。同時，在下面的描述中，第一導電類型是n型。然而，第一導電類型可以是P型。
[0067]襯底SUB是例如p型硅襯底。元件隔離膜STI被形成在襯底SUB中。元件隔離膜STI是例如通過STI方法形成的。
[0068]第一晶體管TRl和第二晶體管TR2被形成在襯底SUB中。第一晶體管TRl是n型MOS晶體管，并且第二晶體管TR2是p型MOS晶體管。第一晶體管TRl和第二晶體管TR2構成互補金屬氧化物半導體(CMOS)。
[0069]第一晶體管TRl包括n+第一雜質(zhì)區(qū)SDl作為漏極，并且包括n+第一雜質(zhì)區(qū)SD2作為源極。第一晶體管TRl還包括第一低濃度雜質(zhì)區(qū)LDDl和LDD2。當以平面圖觀看時第一低濃度雜質(zhì)區(qū)LDDl位于第一晶體管TRl的第一雜質(zhì)區(qū)SDl和柵極電極GEl之間，并且當以平面圖觀看時第一低濃度雜質(zhì)區(qū)LDD2位于柵極電極GEl和第一雜質(zhì)區(qū)SD2之間。在附圖中示出的示例中，第一低濃度雜質(zhì)區(qū)LDDl比第一低濃度雜質(zhì)區(qū)LDD2長。然而,第一低濃度雜質(zhì)區(qū)LDDl可以具有與第一低濃度雜質(zhì)區(qū)LDD2相同的長度。
[0070]第二晶體管TR2被形成在n_阱WEL中。第二晶體管TR2包括p+第三雜質(zhì)區(qū)SD3作為漏極，并且包括n+第三雜質(zhì)區(qū)SD4作為源極。第二晶體管TR2還包括第三低濃度雜質(zhì)區(qū)LDD3和LDD4。當以平面圖觀看時第三低濃度雜質(zhì)區(qū)LDD3位于第二晶體管TR2的第三雜質(zhì)區(qū)SD3和柵極電極GE2之間，并且當以平面圖觀看時第三低濃度雜質(zhì)區(qū)LDD4位于柵極電極GE2和第三雜質(zhì)區(qū)SD4之間。在附圖中示出的示例中，第三低濃度雜質(zhì)區(qū)LDD3比第三低濃度雜質(zhì)區(qū)LDD4長。然而，第三低濃度雜質(zhì)區(qū)LDD3可以具有與第三低濃度雜質(zhì)區(qū)LDD4相同的長度。
[0071]另外，第一娃化物層SILl被形成在第一雜質(zhì)區(qū)SDl和SD2的表面層中，并且娃化物層SIL4被形成在第三雜質(zhì)區(qū)SD3和SD4的表面層中。此外，硅化物層SIL3被形成在柵極電極GEl的表面層中，并且硅化物層SIL5被形成在柵極電極GE2的表面層中。這些硅化物是例如 TiS1、CoS1、NiS1、NiPtSi 或 PtSi。
[0072]肖特基勢壘二極管SBD通過元件隔離膜STI而與第一晶體管TRl和第二晶體管TR2隔離。第二雜質(zhì)區(qū)CS在表面層中包括第二硅化物層SIL2。第二硅化物層SIL2是由與第一硅化物層SILl相同的金屬制成的硅化物。為此，第二硅化物層SIL2可以在與形成第一硅化物層SILl相同的處理中被形成。
[0073]第二低濃度雜質(zhì)區(qū)AND被形成在襯底SUB的表面層中。硅化物層不被形成在第二低濃度雜質(zhì)區(qū)AND的表面層中。
[0074]絕緣夾層(interlayer) INSL被形成在襯底SUB上。第一接觸件C0N1、第二接觸件C0N2和接觸件C0N3到6被嵌入絕緣夾層INSL中。這些接觸件被構成為使得其底部和側(cè)面被阻擋金屬(barrier metal )BM覆蓋。阻擋金屬BM是例如在其中依次層疊有Ti層和TiN層的膜。另外，第一接觸件CONl、第二接觸件C0N2和接觸件C0N3到6連接到彼此不同的互連件(interconnect) INC。互連件INC可以被形成在絕緣夾層INSL上,并且可以被嵌入絕緣夾層INSL的表面層中。同時，圖1所示出的至少兩個互連件INC可以是在一個互連件中彼此不同的區(qū)域。
[0075]第一接觸件CONl通過阻擋金屬BM連接到第二硅化物層SIL2。第二硅化物層SIL2被形成，并且因此第一接觸件CONl和第二雜質(zhì)區(qū)CS之間的連接電阻被減少。
[0076]第二接觸件C0N2通過阻擋金屬BM連接到第二低濃度雜質(zhì)區(qū)AND。為此，肖特基勢壘二極管SBD的肖特基金屬用作阻擋金屬BM。也就是說，根據(jù)這種結構，可以不添加旨在形成肖特基金屬的處理。
[0077]另外，接觸件C0N3連接到第一雜質(zhì)區(qū)SDl上的第一硅化物層SIL1，并且接觸件C0N4連接到第一雜質(zhì)區(qū)SD2上的第一硅化物層SILl。接觸件C0N5連接到第三雜質(zhì)區(qū)SD3上的硅化物層SIL4，并且接觸件C0N6連接到第三雜質(zhì)區(qū)SD4上的硅化物層SIL4。
[0078]同時，基準電位通過P+雜質(zhì)區(qū)SEl被施加到襯底SUB。雜質(zhì)區(qū)SEl連接到第一雜質(zhì)區(qū)SD2。位于第一雜質(zhì)區(qū)SD2上的第一硅化物層SILl延伸直到雜質(zhì)區(qū)SEl的上部。根據(jù)這種結構，襯底SUB通過雜質(zhì)區(qū)SEl和第一硅化物層SILl連接到接觸件C0N4。
[0079]另外，基準電位通過n+雜質(zhì)區(qū)SE2被施加到阱WEL。雜質(zhì)區(qū)SE2連接到第三雜質(zhì)區(qū)SD4。位于第三雜質(zhì)區(qū)SD4上的硅化物層SIL4延伸直到雜質(zhì)區(qū)SE2的上部。根據(jù)這種結構，阱WEL通過雜質(zhì)區(qū)SE2和硅化物層SIL4連接到接觸件C0N6。
[0080]圖2是示出肖特基勢壘二極管SBD的用法的示例的電路圖。在該附圖所示出的示例中，肖特基勢壘二極管SBD被用作第一晶體管TRl的保護元件。具體地，肖特基勢壘二極管SBD以相反方向連接到第一晶體管TR1。在該情況下，第一接觸件CONl (圖1所示出的)連接到接觸件C0N3 (圖1所示出的)，并且第二接觸件C0N2 (圖1所示出的)連接到接觸件C0N4 (圖1所示出的)。
[0081]圖3 — 5是示出用于制造圖1所示出的半導體裝置SC的方法的示例的截面圖。首先，如圖3所示，阱WEL和元件隔離膜STI被形成在襯底SUB中。阱WEL或者元件隔離膜STI可以被預先形成。接下來，第一晶體管TRl的柵極絕緣膜和柵極電極GEl以及第二晶體管TR2的柵極絕緣膜和柵極電極GE2被形成在襯底SUB上。接下來，形成抗蝕劑圖案RESl?？刮g劑圖案RESl覆蓋襯底SUB中的其中形成第二晶體管TR2的區(qū)域。接下來，通過使用抗蝕劑圖案RES1、柵極電極GEl和元件隔離膜STIl作為掩模將n型雜質(zhì)離子注入到襯底SUB中。由此，第一低濃度雜質(zhì)區(qū)LDDl和LDD2以及第二低濃度雜質(zhì)區(qū)AND被形成在襯底SUB中。
[0082]其后，去除抗蝕劑圖案RES1。接下來，抗蝕劑圖案(未示出)被形成在襯底SUB上。這個抗蝕劑圖案覆蓋襯底SUB中的其中形成第一晶體管TRl和肖特基勢壘二極管SBD的區(qū)域。接下來，通過使用抗蝕劑圖案、元件隔離膜STI和柵極電極GE2作為掩模將p型雜質(zhì)離子注入。由此，第三低濃度雜質(zhì)區(qū)LDD3和LDD4被形成在襯底SUB中。其后，去除抗蝕劑圖案。
[0083]接下來，如圖4所示，側(cè)壁被形成在柵極電極GE2和柵極電極GEl的側(cè)面處。接下來，形成抗蝕劑圖案RES2?？刮g劑圖案RES2覆蓋襯底SUB中的形成第二晶體管TR2的區(qū)域、其中形成雜質(zhì)區(qū)SEl的區(qū)域、第一低濃度雜質(zhì)區(qū)LDDl中剩下的區(qū)域、以及第二低濃度雜質(zhì)區(qū)AND中剩下的區(qū)域。接下來，通過使用抗蝕劑圖案RES2、柵極電極GE1、側(cè)壁和元件隔離膜STI作為掩模將n型雜質(zhì)離子注入到襯底SUB中。由此，第一雜質(zhì)區(qū)SDl和SD2以及第二雜質(zhì)區(qū)CS被形成在襯底SUB中。
[0084]其后，去除抗蝕劑圖案RES2。接下來，抗蝕劑圖案(未示出)被形成在襯底SUB上。這個抗蝕劑圖案覆蓋襯底SUB中的形成第一晶體管TRl和肖特基勢壘二極管SBD的區(qū)域、以及其中形成雜質(zhì)區(qū)SE2的區(qū)域。接下來，通過使用抗蝕劑圖案、元件隔離膜ST1、側(cè)壁和柵極電極GE2作為掩模將p型雜質(zhì)離子注入。由此，第三低濃度雜質(zhì)區(qū)LDD3和LDD4被形成在襯底SUB中。其后，去除抗蝕劑圖案。
[0085]接下來，如圖5所示，第三低濃度雜質(zhì)區(qū)LDD3、第一低濃度雜質(zhì)區(qū)LDDl和第二低濃度雜質(zhì)區(qū)AND被絕緣膜SBL覆蓋。絕緣膜SBL是例如硅氧化物或硅氮化物，并且被用作硅化物阻擋膜。接下來，金屬膜(例如，Ni膜或Co膜)被形成在絕緣膜SBL、襯底SUB、柵極電極GE1、柵極電極GE2和元件隔離膜STI上。接下來，金屬膜和襯底SUB被熱處理。由此，第一硅化物層SILl、第二硅化物層SIL2和硅化物層SIL3到5被形成。接下來，去除未被制成硅化物的金屬膜。
[0086]其后，形成絕緣夾層INSL。接下來，掩模圖案(未示出)被形成在絕緣夾層INSL上，并且通過使用掩模圖案作為掩模來刻蝕絕緣夾層INSL。由此，在絕緣夾層INSL中形成用于嵌入接觸件的多個貫通孔。接下來，導體被嵌入這些貫通孔內(nèi)。由此，第一接觸件C0N1、第二接觸件C0N2和接觸件C0N3到6被形成。接下來，形成互連件INC。同時，可以通過鑲嵌(damascene )方法來形成每個接觸件和每個互連件。
[0087]如上所述，根據(jù)本實施例，第二雜質(zhì)區(qū)CS在與形成第一雜質(zhì)區(qū)SDl和SD2相同的處理中被形成。另外，第二低濃度雜質(zhì)區(qū)AND在與形成第一低濃度雜質(zhì)區(qū)LDDl和LDD2相同的處理中被形成。為此，不必出于形成肖特基勢壘二極管SBD的目的增加處理的數(shù)量。另夕卜，當以平面圖觀看時，元件隔離膜STI不被形成在第一接觸件CONl和第二接觸件C0N2之間。為此，從第一接觸件CONl到第二接觸件C0N2的電流路徑的長度(也就是說，第二低濃度雜質(zhì)區(qū)AND的長度)被縮短。因此，減小肖特基勢壘二極管SBD的導通電阻。
[0088](第二實施例)
[0089]圖6是示出根據(jù)第二實施例的半導體裝置SC的配置的截面圖。除了包括硅化物層SIL6 (第三硅化物層)之外，根據(jù)該實施例的半導體裝置SC具有與根據(jù)第一實施例的半導體裝置SC的配置相同的配置。
[0090]硅化物層SIL6被形成在第二低濃度雜質(zhì)區(qū)AND中的與第二接觸件C0N2連接的區(qū)域中。第二接觸件C0N2通過阻擋金屬BM和硅化物層SIL6連接到第二低濃度雜質(zhì)區(qū)AND。在該情況下，肖特基勢壘二極管SBD的肖特基金屬用作硅化物層SIL6。
[0091]同時，除絕緣膜SBL的圖案之外，用于制造根據(jù)該實施例的半導體裝置SC的方法與用于制造根據(jù)第一實施例的半導體裝置SC的方法相同。
[0092]在本實施例中，也可以獲得與第一實施例中的效果相同的效果。另外，因為硅化物層SIL6的側(cè)面的至少一部分與第二低濃度雜質(zhì)區(qū)AND接觸，所以肖特基結的面積增大。因此，可以減小肖特基勢壘二極管SBD的導通電阻。
[0093](第三實施例)
[0094]圖7是示出根據(jù)第三實施例的半導體裝置SC的配置的截面圖。除了第二接觸件C0N2的前端進入(gain entrance to)襯底SUB中的其中形成第二低濃度雜質(zhì)區(qū)AND的區(qū)域之外，根據(jù)該實施例的半導體裝置SC具有與根據(jù)第一實施例的半導體裝置SC的配置相同的配置。在該附圖所示出的示例中，第二接觸件C0N2的前端是圓形的，沒有角。
[0095]除在絕緣夾層INSL中形成貫通孔時的刻蝕條件之外，用于制造根據(jù)該實施例的半導體裝置SC的方法與用于制造根據(jù)第一實施例的半導體裝置SC的方法相同。在該實施例中，在絕緣夾層INSL中形成貫通孔時，至少最后的刻蝕條件變?yōu)樵谄渲蠸i比硅化物更容易被刻蝕的條件。由此，用于嵌入第二接觸件C0N2的貫通孔的前端進入襯底SUB中的其中形成第二低濃度雜質(zhì)區(qū)AND的區(qū)域。
[0096]圖8是示出第二低濃度雜質(zhì)區(qū)AND在深度方向上的濃度分布的圖。如該附圖所示，在深度方向上，第二低濃度雜質(zhì)區(qū)AND中的與第二接觸件C0N2的前端交迭的區(qū)域包括在其中雜質(zhì)濃度隨著其深度增加而減小的區(qū)域。在該附圖所示出的示例中，在第二低濃度雜質(zhì)區(qū)AND中，在深度方向上的與第二接觸件C0N2的前端中的圓形部分交迭的區(qū)域的整體具有隨著其深度增加而減小的雜質(zhì)濃度。
[0097]在本實施例中，也可以獲得與第一實施例中的效果相同的效果。另外，因為第二接觸件C0N2的前端進入第二低濃度雜質(zhì)區(qū)AND，所以肖特基勢壘二極管SBD的肖特基結的面積增大。因此，可以減小肖特基勢壘二極管SBD的導通電阻。
[0098]另外，第二低濃度雜質(zhì)區(qū)AND中的與第二接觸件C0N2的前端交迭的區(qū)域具有隨著其深度增加而減小的雜質(zhì)濃度。為此，可以抑制第二接觸件C0N2的前端上的電場的密度。
[0099]另外，第二接觸件C0N2的前端是圓形的。為此，電場不大可能集中于第二接觸件C0N2的前端的特定的部分。[0100](第四實施例)
[0101]圖9是示出根據(jù)第四實施例的半導體裝置SC的配置的截面圖。除了第二導電類型區(qū)域GRD被設置在肖特基勢壘二極管SBD中之外，根據(jù)該實施例的半導體裝置SC具有與根據(jù)第二實施例的半導體裝置SC的配置相同的配置。
[0102]第二導電類型區(qū)域GRD是P+雜質(zhì)區(qū)，并且在以平面圖觀看時被沿著肖特基結的邊緣(即，硅化物層SIL6的邊緣)設置。第二導電類型區(qū)域GRD在與形成第三雜質(zhì)區(qū)SD3和SD4相同的處理中被形成。
[0103]在該附圖所示出的示例中，第二導電類型區(qū)域GRD被設置在硅化物層SIL6中的元件隔離膜STI側(cè)的邊緣和第二雜質(zhì)區(qū)CS側(cè)的邊緣兩者處。然而，如圖10所示，第二導電類型區(qū)域GRD可以不被設置在硅化物層SIL6中的與元件隔離膜STI相對一側(cè)的邊緣處。
[0104]在本實施例中，也可以獲得與第一實施例中的效果相同的效果。另外，因為形成第二導電類型區(qū)域GRD，所以可以防止電場集中于硅化物層SIL6的周邊部分。
[0105](第五實施例)
[0106]圖11是示出根據(jù)第五實施例的半導體裝置SC的配置的平面圖。圖12是示出沿著圖11的線B-B'截取的截面的圖。圖13是示出沿著圖11的線C-C'截取的截面的圖。如圖11所示，根據(jù)該實施例的半導體裝置SC被配置為使得多個第一晶體管TRl (或第二晶體管TR2)被布置在一個元件形成區(qū)域內(nèi)，并且多個肖特基勢壘二極管SBD被布置在另一個元件形成區(qū)域內(nèi)。肖特基勢壘二極管SBD的配置與第一到第四實施例中的任意一個的配置相同。圖12和圖13示出與第一實施例中類似的情況。
[0107]多個第一晶體管TRl被布置為使得其方向彼此交替(alternate)。為此，如圖12的截面圖所示，兩個彼此相鄰的第一晶體管TRl共用第一雜質(zhì)區(qū)SDl或第一雜質(zhì)區(qū)SD2。
[0108]另外，多個肖特基勢壘二極管SBD被布置為使得其方向彼此交替。為此，如圖13的截面圖所示，兩個彼此相鄰的肖特基勢壘二極管SBD共用第二雜質(zhì)區(qū)CS或第二低濃度雜質(zhì)區(qū)AND。
[0109]在該實施例中，也可以獲得與第一到第四實施例中的任意一個中的效果相同的效果。另外，兩個彼此相鄰的第一晶體管TRl共用第一雜質(zhì)區(qū)SDl或第一雜質(zhì)區(qū)SD2，并且兩個彼此相鄰的肖特基勢壘二極管SBD共用第二雜質(zhì)區(qū)CS或第二低濃度雜質(zhì)區(qū)AND。為此，可以減少半導體裝置SC的尺寸。
[0110](第六實施例)
[0111]圖14是示出根據(jù)第六實施例的半導體裝置SC的配置的平面圖。圖15是示出沿著圖14的線D-D'截取的截面的圖。根據(jù)該實施例的半導體裝置SC被配置為使得由兩個第一晶體管TRl (或第二晶體管TR2)構成的晶體管組以及由兩個肖特基勢壘二極管SBD構成的二極管組被交替地布置在一個元件形成區(qū)域內(nèi)。一個晶體管組的配置如第五實施例中參考圖12所描述的，并且一個二極管組的配置如第五實施例中參考圖13所描述的。
[0112]圖15是示出沿著圖14的線D-D'截取的截面的圖。如該附圖所示，第一晶體管TRl的第一雜質(zhì)區(qū)SDl還用作肖特基勢壘二極管SBD的第二雜質(zhì)區(qū)CS。為此，第一接觸件CONl連接到第一雜質(zhì)區(qū)SD1。同時，肖特基勢壘二極管SBD的配置與第一到第四實施例中的任意一個的配置相同。該附圖示出了與第一實施例的情況類似的情況。
[0113]在本實施例中，也可以獲得與第五實施例中的效果相同的效果。另外，因為第一雜質(zhì)區(qū)SDl還用作第二雜質(zhì)區(qū)CS，所以可以減少半導體裝置SC的尺寸。
[0114](第七實施例)
[0115]圖16是示出根據(jù)第七實施例的半導體裝置SC的配置的截面圖。根據(jù)該實施例的半導體裝置SC包括襯底SUB、柵極電極GE1、用作漏極的第一雜質(zhì)區(qū)SD1、用作源極的第一雜質(zhì)區(qū)SD2、第一低濃度雜質(zhì)區(qū)LDDl (低濃度區(qū))、結區(qū)CNR(第一結區(qū))、以及第一接觸件CONl。襯底SUB、柵極電極GE1、第一雜質(zhì)區(qū)SD1、第一雜質(zhì)區(qū)SD2、以及第一低濃度雜質(zhì)區(qū)LDDl的配置與第一實施例中的那些相同，并且因此不會重復其描述。
[0116]在該實施例中，第一接觸件CONl連接到第一低濃度雜質(zhì)區(qū)LDDl的一部分。第一接觸件CONl的材料是用于在與襯底材料的界面中制作肖特基結的材料，并且使用其功函數(shù)通常位于襯底材料的禁帶中的金屬材料。例如，Al、T1、W、Cr、Mo或者其合金被用于Si襯底，并且N1、Pt、其它金屬、或其合金等被用于GaN襯底。同時，如稍后所述，因為接觸件CONl用作肖特基電極，所以第一接觸件CONl可以由除其它接觸件的那些材料以外的材料形成。結區(qū)CNR被形成在第一低濃度雜質(zhì)區(qū)LDDl中的與第一接觸件CONl連接的部分中。結區(qū)CNR具有比第一低濃度雜質(zhì)區(qū)LDDl更高的雜質(zhì)濃度，并且具有比第一雜質(zhì)區(qū)SDl和第一雜質(zhì)區(qū)SD2更低的雜質(zhì)濃度。另外，第一接觸件CONl的上端通過互連件INCl和接觸件C0N4連接到第一雜質(zhì)區(qū)SD2。
[0117]在這種配置中，第一接觸件CONl通過肖特基結連接到結區(qū)CNR。第一接觸件CONl用作肖特基勢壘二極管SBD的陽極，并且第一雜質(zhì)區(qū)SDl用作肖特基勢壘二極管SBD的陰極。在該實施例中，結區(qū)CNR具有比第一低濃度雜質(zhì)區(qū)LDDl更高的雜質(zhì)濃度。為此，即使在第一接觸件CONl具有肖特基連接時，結區(qū)CNR也不大可能被耗盡。為此，可以抑制第一晶體管TRl的導通電阻的增大。
[0118]在該實施例中，當結區(qū)CNR的雜質(zhì)濃度被設定為Nd，結區(qū)CNR的深度被設定為o d，第一低濃度雜質(zhì)區(qū)LDDl的雜質(zhì)濃度被設定為Nuid,并且第一低濃度雜質(zhì)區(qū)LDDl的深度被設定為αLDD時，優(yōu)選的是滿足以下表達式(I)。
[0119]Nd〉NLDD ? 0 LDD / 0 d …(I)
[0120]將參考圖17描述原因。圖17示出通過模擬在形成在襯底中的結區(qū)CNR的深度O d被設定為可變的時將第一低濃度雜質(zhì)區(qū)LDDl的電阻設定為與形成結區(qū)CNR之前的值相同的值所要求的雜質(zhì)濃度Nd而獲得的結果。示出模擬結果的該曲線由Nd = Nuid* O ldd2/ O d2表示。為此，在Nd滿足表達式(I)時，通過形成結區(qū)CNR而減小第一低濃度雜質(zhì)區(qū)LDDl的導通電阻。
[0121]同時，在圖17中，雜質(zhì)濃度是在深度方向上的雜質(zhì)濃度分布由高斯分布近似時的峰值濃度，并且雜質(zhì)區(qū)的深度是在深度方向上的雜質(zhì)濃度分布由高斯分布近似時的離差(dispersion)。
[0122]圖18是示出在圖16所示出的多個第一晶體管TRl和肖特基勢壘二極管SBD被形成在一個襯底SUB中時的布局的截面圖。在該附圖所示出的示例中，彼此相鄰的第一晶體管TRl共用第一雜質(zhì)區(qū)SD2或第一雜質(zhì)區(qū)SDl。具體地，第一晶體管TRl中的第一個(在附圖的右邊的第一晶體管TRl)以及第一晶體管TRl中的位于第一個鄰近的第二個(在附圖中間的第一晶體管TRl)共用第一雜質(zhì)區(qū)SD2。位于第一個鄰近的一對第一晶體管TRl (BP,第一晶體管TRl中的第二個(在附圖中間的第一晶體管TRl)和第一晶體管TRl中的位于第二個鄰近的第三個(在附圖的左邊的第一晶體管TRl))共用第一雜質(zhì)區(qū)SD1。重復地采用這種布局，并且因此多個第一晶體管TRl可以被布置在較窄的空間中。
[0123]同時，在圖16所示出的半導體裝置SC中，結區(qū)CNR被形成為比第一低濃度雜質(zhì)區(qū)LDDl更淺。這里，結區(qū)CNR的深度的定義和第一低濃度雜質(zhì)區(qū)LDDl的深度的定義與例如在與圖17有關的描述中使用的定義相同。
[0124]用于制造根據(jù)該實施例的半導體裝置SC的方法如下。首先，柵極絕緣膜以及柵極電極GEl被形成在襯底SUB中。接下來，通過使用柵極電極GEl作為掩模將雜質(zhì)注入到襯底SUB中。由此，形成第一低濃度雜質(zhì)區(qū)LDDl。接下來，掩模圖案被形成在襯底SUB上，并且通過使用掩模圖案作為掩模將雜質(zhì)注入到襯底SUB中。由此，形成第一雜質(zhì)區(qū)SDl和第一雜質(zhì)區(qū)SD2。其后，去除掩模圖案。接下來，另一個掩模圖案被形成在襯底SUB上，并且通過使用掩模圖案作為掩模將雜質(zhì)注入到襯底SUB中。由此，形成結區(qū)CNR。其后，形成絕緣夾層INSL、第一接觸件CONl、第二接觸件C0N2、接觸件C0N4和互連件INCl。
[0125]圖19是示出圖16所示出的半導體裝置SC的第一修改示例的截面圖。在該修改示例中，第一低濃度雜質(zhì)區(qū)LDDl被形成為比第一雜質(zhì)區(qū)SDl更深。具體地，第一雜質(zhì)區(qū)SDl被形成在第一低濃度雜質(zhì)區(qū)LDDl的表面層的一部分中。
[0126]圖20是示出圖16所示出的半導體裝置SC的第二修改示例的截面圖。在該修改示例中，第一雜質(zhì)區(qū)SDl比第一低濃度雜質(zhì)區(qū)LDDl更深。低濃度雜質(zhì)區(qū)LDE被形成在第一雜質(zhì)區(qū)SDl的外周中。具體地，低濃度雜質(zhì)區(qū)LDE被形成在襯底SUB中的其中形成第一雜質(zhì)區(qū)SDl的區(qū)域中。低濃度雜質(zhì)區(qū)LDE比第一低濃度雜質(zhì)區(qū)LDDl更深。第一雜質(zhì)區(qū)SDl被形成在低濃度雜質(zhì)區(qū)LDE的內(nèi)部中。
[0127]如上所述，根據(jù)該實施例，第一接觸件CONl連接到第一低濃度雜質(zhì)區(qū)LDDl中的其中形成結區(qū)CNR的區(qū)域。結區(qū)CNR具有比第一低濃度雜質(zhì)區(qū)LDDl更高的雜質(zhì)濃度。為此，即使在第一接觸件CONl具有肖特基連接時，結區(qū)CNR也不大可能被耗盡。因此，可以抑制第一晶體管TRl的導通電阻的增大。
[0128](第八實施例)
[0129]圖21是示出根據(jù)第八實施例的半導體裝置SC的配置的截面圖。除了結區(qū)CNR比第一低濃度雜質(zhì)區(qū)LDDl更深之外，根據(jù)該實施例的半導體裝置SC具有與根據(jù)第七實施例的半導體裝置SC的配置相同的配置。
[0130]在本實施例中，也可以獲得與第七實施例中的效果相同的效果。另外，因為結區(qū)CNR可以變深，所以可以減小結區(qū)CNR的雜質(zhì)濃度，如用第七實施例所示出的表達式(I)表示的。由此，可以抑制結區(qū)CNR中的電場的密度。
[0131](第九實施例)
[0132]圖22A和圖22B以及圖23A和圖23B是示出用于制造根據(jù)第九實施例的半導體裝置SC的方法的截面圖。首先，如圖22A所示，在襯底SUB中形成柵極絕緣膜、柵極電極GE1、第一低濃度雜質(zhì)區(qū)LDD1、第一雜質(zhì)區(qū)SD1、第一雜質(zhì)區(qū)SD2、以及結區(qū)CNR。同時，這些配置與圖16中的那些配置相同，但是可以與圖19 一 21所示出的示例相同。
[0133]接下來，如圖22B所示，絕緣夾層INSLl被形成在襯底SUB和柵極電極GEl上。
[0134]接下來，如圖23A所示，形成用于在絕緣夾層INSLl中嵌入第一接觸件CONl的連接孔。接下來，導電膜被形成在連接孔中和絕緣夾層INSLl上。接下來，掩模圖案(未示出)被形成在導電膜上，并且通過使用掩模圖案作為掩模刻蝕導電膜。由此，形成接觸件CONl和場板電極(field plate electrode)FP。場板電極FP位于絕緣夾層INSLl上,并且在以平面圖觀看時從第一接觸件CONl的上部朝向第一雜質(zhì)區(qū)SDl延伸。其后，去除掩模圖案。
[0135]接下來，如圖23B所示，絕緣夾層INSL2被形成在絕緣夾層INSLl和場板電極FP上。接下來，在絕緣夾層INSL2中形成位于場板電極FP上的連接孔，并且在絕緣夾層INSL2和絕緣夾層INSLl中形成用于嵌入接觸件C0N4的連接孔。接下來，導電膜被形成在這些連接孔中和絕緣夾層INSL2上。接下來，掩模圖案(未示出)被形成在導電膜上，并且通過使用掩模圖案作為掩?？涛g導電膜。由此，形成連接到接觸件C0N4、互連件INCl和場板電極FP的通孔(via)。互連件INCl將接觸件C0N4連接到通孔。其后，去除掩模圖案。
[0136]在本實施例中，也可以獲得與第七實施例中的效果相同的效果。另外，因為形成場板電極FP，所以可以抑制第一低濃度雜質(zhì)區(qū)LDDl中的在以平面圖觀看時與柵極電極GEl的端部交迭的部分上的電場的密度。
[0137](第十實施例)
[0138]圖24A和圖24B到圖27A和圖27B是示出用于制造根據(jù)第十實施例的半導體裝置SC的方法的截面圖。首先，如圖24A所示，在襯底SUB中形成第一低濃度雜質(zhì)區(qū)LDDl、第一雜質(zhì)區(qū)SD1、第一雜質(zhì)區(qū)SD2、以及結區(qū)CNR。同時，這些配置與圖16中的那些配置相同，但是可以與圖19 — 21所不出的不例相同。
[0139]接下來，如圖24B所示，絕緣夾層INSLl被形成在襯底SUB上。
[0140]接下來，如圖25A所示，開口被形成在絕緣夾層INSLl中。開口位于襯底SUB上的其中形成柵極電極GEl的區(qū)域中。
[0141]接下來，如圖25B所示，柵極絕緣膜GINS被形成在位于絕緣夾層INSLl的開口內(nèi)的襯底SUB上。在該附圖所示出的示例中，通過沉積方法來形成柵極絕緣膜GINS。為此，柵極絕緣膜GINS還被形成在絕緣夾層INSLl上。
[0142]接下來，如圖26A所示，用作柵極電極GEl的導電膜(例如，多晶硅膜)被形成在柵極絕緣膜GINS上。接下來，多晶硅膜被選擇性地去除。由此，形成柵極電極GE1。在這個處理中，在以平面圖觀看時，柵極電極GEl沿著絕緣夾層INSLl的上部在其部分接近于第一雜質(zhì)區(qū)SDl的方向上延伸。這個延伸的部分用作柵極場板GFP。
[0143]接下來，如圖26B所示，絕緣夾層INSL2被形成在柵極電極GEl和柵極絕緣膜GINS上。
[0144]接下來，如圖27A所示，第一接觸件CONl被嵌入絕緣夾層INSL2、柵極絕緣膜GINS、和絕緣夾層INSLl中，并且場板電極FP被形成在絕緣夾層INSL2上。其形成方法與第九實施例中的在絕緣夾層INSLl中嵌入第一接觸件CONl以及在絕緣夾層INSLl上形成場板電極FP的方法相同。
[0145]接下來，如圖27B所示，絕緣夾層INSL3被形成在絕緣夾層INSL2和場板電極FP上。接下來，與場板電極FP連接的通孔被嵌入絕緣夾層INSL3中，互連件INCl被形成在絕緣夾層INSL3上，并且接觸件C0N4被嵌入絕緣夾層INSL3和INSL2、柵極絕緣膜GINS以及絕緣夾層INSLl中。其形成方法與第九實施例中的在絕緣夾層INSLl和INSL2中嵌入接觸件C0N4、在絕緣夾層INSL2上形成互連件INCl以及在絕緣夾層INSL2上嵌入通孔的方法相同。[0146]在本實施例中，可以獲得與第九實施例中的效果相同的效果。另外，因為在柵極電極GEl中形成柵極場板GFP，所以可以進一步抑制第一低濃度雜質(zhì)區(qū)LDDl中的在以平面圖觀看時與柵極電極GEl的端部交迭的部分上的電場的密度。
[0147](第^^一實施例)
[0148]圖28是示出根據(jù)第十一實施例的半導體裝置SC的配置的截面圖。除了襯底SUB是化合物半導體襯底之外，根據(jù)該實施例的半導體裝置SC具有與根據(jù)第七實施例的半導體裝置SC的配置相同的配置。
[0149]具體地，襯底SUB是通過在支撐襯底BSE上生長氮化物半導體層CSL并且在支撐襯底BSE與氮化物半導體層CSL之間插入有緩沖層BUF而獲得的襯底。支撐襯底BSE是例如硅襯底，并且氮化物半導體層CSL是例如GaN或AlGaN。第一雜質(zhì)區(qū)SDl和SD2、第一低濃度雜質(zhì)區(qū)LDDl、以及結區(qū)CNR被形成在氮化物半導體層CSL中。另外，通過沉積方法來在氮化物半導體層CSL上形成柵極絕緣膜GINS。
[0150]用于制造根據(jù)該實施例的半導體裝置SC的方法與用于制造根據(jù)第七實施例的半導體裝置SC的方法相同。
[0151]根據(jù)本實施例，在使用氮化物半導體層CSL的半導體裝置SC中，也可以獲得與第七實施例中的效果相同的效果。
[0152](第十二實施例)
[0153]圖29是示出根據(jù)第十二實施例的半導體裝置SC的配置的截面圖。除了以下點之外，根據(jù)該實施例的半導體裝置SC具有與根據(jù)第十一實施例的半導體裝置SC的配置相同的配置。
[0154]首先，在氮化物半導體層CSL(器件層)上形成電子供應層EPL。電子供應層EPL由具有與氮化物半導體層CSL不同的晶格常數(shù)的材料形成。當?shù)锇雽w層CSL由GaN形成時，電子供應層EPL是例如AlGaN。二維電子氣2DEG被形成在氮化物半導體層CSL中的與電子供應層EPL的界面處。二維電子氣2DEG將第一雜質(zhì)區(qū)SDl連接到第一雜質(zhì)區(qū)SD2。也就是說，根據(jù)本實施例的第一晶體管TRl使用二維電子氣2DEG作為電流路徑。為此，第一晶體管TRl不具有柵極絕緣膜。
[0155]結區(qū)CNR被形成在氮化物半導體層CSL的表面層中的位于柵極電極GEl與第一雜質(zhì)區(qū)SDl之間的部分中。同時，在該附圖所示出的示例中，結區(qū)CNR比其中形成二維電子氣2DEG的層更深。
[0156]另外，電子供應層EPL中的形成有柵極電極GEl的區(qū)域比電子供應層EPL的其它區(qū)域更薄。由此，第一晶體管TRl的閾值電壓增大。然而，電子供應層EPL中的形成有柵極電極GEl的區(qū)域也可以具有與其它區(qū)域相同的厚度。
[0157]當?shù)谄邔嵤├兴境龅谋磉_式(I)被應用于本實施例的結構時，二維電子氣2DEG對應于第一低濃度雜質(zhì)區(qū)LDD1。因此，二維電子氣2DEG的表面峰值濃度等同于Nuid,并且二維電子氣2DEG的深度等同于O
[0158]同時，電子供應層EPL中的在以平面圖觀看時與柵極電極GEl交迭的部分的極性可以被設定為與結區(qū)CNR相反。以這樣的方式，第一晶體管TRl的閾值電壓也增大。
[0159]在本實施例中，也可以獲得與第十一實施例中的效果相同的效果。
[0160](第十三實施例)[0161]圖30是示出根據(jù)第十三實施例的半導體裝置SC的配置的截面圖。除了以下點之夕卜，根據(jù)該實施例的半導體裝置SC具有與根據(jù)第十二實施例的半導體裝置SC的配置相同的配置。
[0162]首先，電子供應層EPL不被形成在以平面圖觀看時與柵極電極GEl交迭的區(qū)域中。作為替代，絕緣夾層INSL被形成在氮化物半導體層CSL的上部中的在以平面圖觀看時與柵極電極GEl交迭的區(qū)域中。
[0163]具體地，電子供應層EPL在其中形成有柵極電極GEl的區(qū)域中具有開口。通過沉積方法將柵極絕緣膜GINS形成在位于開口內(nèi)的氮化物半導體層CSL上和電子供應層EPL上。為此，根據(jù)本實施例的半導體裝置SC變?yōu)槌囝愋汀?br>
[0164]在本實施例中，也可以獲得與第十二實施例中的效果相同的效果。另外，因為電子供應層EPL不被形成在柵極電極GEl下方，所以可以減小柵極漏電流，并且增大第一晶體管TRl的閾值電壓。
[0165](第十四實施例)
[0166]圖31A和圖31B到圖33A和圖33B是示出用于制造根據(jù)第十四實施例的半導體裝置SC的方法的截面圖。首先，如圖31A所示，制備襯底SUB。接下來，電子供應層EPL被外延生長在襯底SUB的氮化物半導體層CSL (器件層)上。由此，二維電子氣2DEG被形成在氮化物半導體層CSL的表面層中。
[0167]接下來，如圖31B所示，雜質(zhì)被注入到氮化物半導體層CSL和電子供應層EPL中，并且形成第一雜質(zhì)區(qū)SDl和第一雜質(zhì)區(qū)SD2。此外，雜質(zhì)被注入到電子供應層EPL中，并且形成結區(qū)CNR。
[0168]接下來，如圖32A所示，電子供應層EPL中的位于形成有柵極電極GEl的區(qū)域中的部分被去除。由此，在電子供應層EPL中形成開口。在開口的底部處暴露氮化物半導體層CSL。
[0169]接下來，如圖32B所示，通過沉積方法將柵極絕緣膜GINS形成在電子供應層EPL上和在位于電子供應層EPL的開口內(nèi)的氮化物半導體層CSL上。
[0170]接下來，如圖33A所示，用作柵極電極GEl的導電膜被形成在柵極絕緣膜GINS上，并且導電膜被選擇性地去除。由此，柵極電極GEl被形成在柵極絕緣膜GINS中的位于電子供應層EPL的開口內(nèi)的部分中。
[0171]接下來，如圖33B所示，絕緣夾層INSL被形成在柵極絕緣膜GINS和柵極電極GEl上。接下來，第一接觸件C0N1、第二接觸件C0N2和接觸件C0N4被嵌入絕緣夾層INSL中。同時，因為結區(qū)CNR被形成在電子供應層EPL中，所以第二接觸件C0N2不通過(passthrough)電子供應層EPL。接下來，互連件INCl被形成在絕緣夾層INSL上。
[0172]在本實施例中，也可以獲得與第十三實施例中的效果相同的效果。另外，因為結區(qū)CNR被形成在電子供應層EPL中，所以可以通過結區(qū)CNR抑制二維電子氣2DEG中的載流子遷移率的減少。
[0173]同時，如圖40所示，柵極絕緣膜GINS可以進入氮化物半導體層CSL的表面層。在該情況下，二維電子氣2DEG通過柵極絕緣膜GINS被斷開連接。同時，在圖40所示出的示例中，在第一雜質(zhì)區(qū)SD2和柵極電極GEl之間可以存在空間(space)。在該情況下，二維電子氣2DEG也被形成在位于該空間中的氮化物半導體層CSL的表面層中。[0174](第十五實施例)
[0175]圖34是示出根據(jù)第十五實施例的半導體裝置SC的配置的截面圖。除了包括電子供應層EPL來代替柵極絕緣膜GINS之外，根據(jù)該實施例的半導體裝置SC具有與根據(jù)第十一實施例的半導體裝置SC的配置相同的配置。
[0176]具體地，電子供應層EPL被形成在氮化物半導體層CSL的上部中的位于第一雜質(zhì)區(qū)SD2與第一低濃度雜質(zhì)區(qū)LDDl之間的區(qū)域中。柵極電極GEl被形成在電子供應層EPL上。
[0177]在本實施例中，也可以獲得與第十一實施例中的效果相同的效果。另外，因為二維電子氣2DEG被形成在溝道區(qū)中，所以可以減少第一晶體管TRl的溝道電阻。
[0178](第十六實施例)
[0179]圖35是示出根據(jù)第十六實施例的半導體裝置SC的配置的截面圖。除了第一接觸件CONl的前端進入第一低濃度雜質(zhì)區(qū)LDDl中的其中形成有結區(qū)CNR的區(qū)域之外，根據(jù)該實施例的半導體裝置SC具有與根據(jù)第七實施例的半導體裝置SC的配置相同的配置。
[0180]在本實施例中，也可以獲得與第七實施例中的效果相同的效果。另外，因為第一接觸件CONl的前端進入結區(qū)CNR，所以第一接觸件CONl與結區(qū)CNR之間的接觸面積增大。為此，可以減少在其之間的接觸電阻。
[0181](第十七實施例)
[0182]圖41是示出根據(jù)第十七實施例的半導體裝置SC的配置的截面圖。除了包括第二結區(qū)CNR2和第二導電類型區(qū)域DF2之外，根據(jù)該實施例的半導體裝置SC具有與第七到第十六實施例中的任意一個的配置相同的配置。同時，在該附圖所示出的示例中，示出與第七實施例中的情況相同的情況。
[0183]第二結區(qū)CNR2是第二導電類型的雜質(zhì)區(qū)，并且被形成在第一低濃度雜質(zhì)區(qū)LDDl中。在以平面圖觀看時，第二結區(qū)CNR2位于結區(qū)CNR (第一結區(qū))與用作漏極的第一雜質(zhì)區(qū)SDl之間。第二導電類型區(qū)域DF2是第二導電類型的雜質(zhì)區(qū)，并且被形成在第一低濃度雜質(zhì)區(qū)LDDl的表面層中。在以平面圖觀看時第二導電類型區(qū)域DF2位于第二結區(qū)CNR2與用作漏極的第一雜質(zhì)區(qū)SDl之間，并且連接到第二結區(qū)CNR2。為此，施加到互連件INCl的電位通過第一接觸件CONl與第二結區(qū)CNR2而被傳送到第二導電類型區(qū)域DF2。
[0184]同時，優(yōu)選地，第二結區(qū)CNR2具有比第二導電類型區(qū)域DF2更高的雜質(zhì)濃度。然而，第二結區(qū)CNR2可以是第二導電類型區(qū)域DF2的一部分區(qū)域。在該情況下，第二導電類型區(qū)域DF2和第二結區(qū)CNR2被彼此一體化地形成。第一接觸件CONl連接到第二導電類型區(qū)域DF2的一部分。
[0185]在該實施例中，也可以獲得與第七到第十六實施例中的任意一個中的效果相同的效果。另外，第二導電類型區(qū)域DF2位于第一雜質(zhì)區(qū)SDl和結區(qū)CNR之間。為此，可以進一步增大用作漏極的第一雜質(zhì)區(qū)SDl與柵極電極GEl之間的耐受電壓。特別地，在本實施例中，源極電位通過互連件INCl被施加到第二結區(qū)CNR2。為此，因為第二導電類型區(qū)域DF2的電位通過源極電位而穩(wěn)定，所以可以進一步增大第一雜質(zhì)區(qū)SDl與柵極電極GEl之間的耐受電壓。
[0186]另外，通過使用第一接觸件CONl將電位施加到第二導電類型區(qū)域DF2。為此，不必重新設置用于將固定電位施加到第二導電類型區(qū)域DF2的接觸件。因此，可以抑制半導體裝置SC的尺寸的增大。
[0187](第十八實施例)
[0188]圖36是示出根據(jù)第十八實施例的半導體裝置SC內(nèi)包括的電路的圖。該附圖所示出的電路是電荷泵電路。具體地，兩個肖特基勢壘二極管SBD以相同的方向彼此串聯(lián)連接。上游側(cè)的肖特基勢壘二極管SBD的第二低濃度雜質(zhì)區(qū)AND連接到第一晶體管TRl的柵極電極GEl和第二晶體管TR2的柵極電極GE2。另外，上游側(cè)的肖特基勢壘二極管SBD的第二雜質(zhì)區(qū)CS通過電容性元件CNDl連接到第二晶體管TR2的源極和第一晶體管TRl的漏極。下游側(cè)的肖特基勢壘二極管SBD的第二雜質(zhì)區(qū)CS通過電容性元件CND2接地。另外，第二晶體管TR2的漏極連接到電源互連件Vcc，并且第一晶體管TRl的源極是接地的。
[0189]在該實施例中，肖特基勢壘二極管SBD具有與第一到第十七實施例中的任意一個中的配置相同的配置。為此，在該實施例中，也可以獲得與第一到第十七實施例中的任意一個的效果相同的效果。
[0190](第十九實施例)
[0191]圖37是示出根據(jù)第十九實施例的半導體裝置SC內(nèi)包括的電路的圖。該附圖所示出的電路是DC到DC轉(zhuǎn)換器電路。具體地，肖特基勢壘二極管SBD通過電感器INDl連接到DC到DC轉(zhuǎn)換器電路的輸入端子。第一晶體管TRl的第一雜質(zhì)區(qū)SDl連接在電感器INDl與肖特基勢壘二極管SBD之間，并且第一晶體管TRl的第一雜質(zhì)區(qū)SD2是接地的。另外，肖特基勢壘二極管SBD的輸出端子連接到DC到DC轉(zhuǎn)換器電路的輸出端子。輸出端子和肖特基勢壘二極管SBD被安置有插入在其之間的電容性元件CND3。
[0192]在該實施例中，肖特基勢壘二極管SBD具有與第一到第十七實施例中的任意一個中的配置相同的配置。為此，在該實施例中，也可以獲得與第一到第十七實施例中的任意一個的效果相同的效果。`
[0193](第二十實施例)
[0194]圖38是示出根據(jù)第二十實施例的半導體裝置SC內(nèi)包括的電路的圖。該附圖所示出的電路中是用作DC到AC轉(zhuǎn)換器電路的單層反相器電路。這個電路包括兩個第一晶體管TRl和兩個第二晶體管TR2。肖特基勢壘二極管SBD以相反的方向與第一晶體管TRl和第二晶體管TR2并聯(lián)地連接。
[0195]在該實施例中，肖特基勢壘二極管SBD具有與第一到第十七實施例中的任意一個中的配置相同的配置。為此，在該實施例中，也可以獲得與第一到第十七實施例中的任意一個的效果相同的效果。
[0196](第二^^一實施例)
[0197]圖39是示出根據(jù)第二十一實施例的半導體裝置SC內(nèi)包括的電路的圖。該附圖所示出的電路中是開關式調(diào)節(jié)器(switching regulator),并且被配置為使得第二晶體管TR2和第一晶體管TRl相對于電源彼此串聯(lián)地連接。肖特基勢壘二極管SBD以相反的方向與第一晶體管TRl并聯(lián)連接。同時，開關式調(diào)節(jié)器的輸出端子通過電感器IND2連接到第二晶體管TR2和第一晶體管TRl的連接部分。另外，電容性元件CND4連接在開關式調(diào)節(jié)器的接地端子和輸出端子之間。
[0198]在該實施例中，肖特基勢壘二極管SBD具有與第一到第十七實施例中的任意一個中的配置相同的配置。為此，在該實施例中，也可以獲得與第一到第十七實施例中的任意一個的效果相同的效果。
[0199]很明顯本發(fā)明不限于上述實施例，并且可以在不脫離本發(fā)明的精神和范圍的情況下被修改和改變。
【權利要求】
1.一種半導體裝置，包括: 襯底； 在襯底中形成的第一導電類型的第一雜質(zhì)區(qū)，用作晶體管的源極和漏極； 在襯底中形成的第一導電類型的第一低濃度雜質(zhì)區(qū)，用作晶體管的LDD區(qū)域； 在襯底中形成的第一導電類型的第二雜質(zhì)區(qū)，具有與第一雜質(zhì)區(qū)相同的雜質(zhì)濃度； 在襯底中形成的第一導電類型的第二低濃度雜質(zhì)區(qū)，連接到第二雜質(zhì)區(qū)并且具有與第一低濃度雜質(zhì)區(qū)相同的雜質(zhì)濃度； 第一接觸件，連接到第二雜質(zhì)區(qū)；以及 第二接觸件，連接到第二低濃度雜質(zhì)區(qū)， 其中在以平面圖觀看時元件隔離膜不被形成在第一接觸件與第二接觸件之間。
2.根據(jù)權利要求1所述的半導體裝置，還包括: 第一硅化物層，形成在第一雜質(zhì)區(qū)的表面層中；以及 第二硅化物層，形成在第二雜質(zhì)區(qū)的表面層中， 其中第一接觸件連接到第二硅化物層。
3.根據(jù)權利要求2所述的半導體裝置，其中第一硅化物層和第二硅化物層是由彼此相同的金屬制成的硅化物。
4.根據(jù)權利要求2所述的半導體裝置，還包括: 第三硅化物層，形成在第二低濃度雜質(zhì)區(qū)的表面層的一部分中， 其中第二接觸件連接到第三硅化物層。
5.根據(jù)權利要求1所述的半導體裝置，還包括: 阻擋金屬層，覆蓋第二接觸件的底部和側(cè)面， 其中第二接觸件通過阻擋金屬層連接到第二低濃度雜質(zhì)區(qū)。
6.根據(jù)權利要求1所述的半導體裝置，其中第二接觸件的前端進入襯底中的其中形成第二低濃度雜質(zhì)區(qū)的部分。
7.根據(jù)權利要求6所述的半導體裝置，其中第二低濃度雜質(zhì)區(qū)中的深度方向上的與第二接觸件的前端交迭的區(qū)域具有隨著其深度增加而減小的雜質(zhì)濃度。
8.根據(jù)權利要求7所述的半導體裝置，其中第二接觸件的前端是圓形的。
9.根據(jù)權利要求1所述的半導體裝置，其中第二雜質(zhì)區(qū)用作第一雜質(zhì)區(qū)。
10.一種半導體裝置，包括: 襯底； 柵極電極，形成在襯底之上； 作為第一導電類型雜質(zhì)區(qū)的在襯底中形成的源極區(qū)； 作為第一導電類型雜質(zhì)區(qū)的在襯底中形成的漏極區(qū)； 在襯底中形成的第一導電類型的低濃度雜質(zhì)區(qū)，在以平面圖觀看時位于柵極電極和漏極區(qū)之間并且具有比漏極區(qū)更低的載流子濃度； 第一接觸件，連接到低濃度雜質(zhì)區(qū)，并且電連接到源極區(qū)；以及第一導電類型的第一結區(qū)，形成在低濃度雜質(zhì)區(qū)中的與第一接觸件連接的部分中，具有比低濃度雜質(zhì)區(qū)更高的載流子濃度并且具有比漏極區(qū)更低的載流子濃度。
11.一種半導體裝置，包括:襯底； 柵極電極，形成在襯底之上； 作為第一導電類型雜質(zhì)區(qū)的在襯底中形成的源極區(qū)； 作為第一導電類型雜質(zhì)區(qū)的在襯底中形成的漏極區(qū)； 在襯底中形成的第一導電類型的低濃度雜質(zhì)區(qū)，在以平面圖觀看時位于柵極電極和漏極區(qū)之間并且具有比漏極區(qū)更低的載流子濃度； 第一接觸件，連接到低濃度雜質(zhì)區(qū)，并且電連接到源極區(qū)；以及 第一結區(qū)，通過將雜質(zhì)引入到襯底中的與第一接觸件連接的部分中而形成， 其中當?shù)谝唤Y區(qū)的雜質(zhì)濃度被設定為Nd，第一結區(qū)的深度被設定為Od，低濃度雜質(zhì)區(qū)的雜質(zhì)濃度被設定為Nuid，并且低濃度雜質(zhì)區(qū)的深度被設定為0 時，滿足以下表達式(I):
Nd>NLDD ? 0 LDD2/ o d2 …⑴。
12.根據(jù)權利要求11所述的半導體裝置，其中雜質(zhì)濃度為在深度方向上的雜質(zhì)濃度分布由高斯分布近似時的峰值濃度，并且雜質(zhì)區(qū)的深度為在深度方向上的雜質(zhì)濃度分布由高斯分布近似時的離差。
13.根據(jù)權利要求10所述的半導體裝置，其中第一結區(qū)比低濃度雜質(zhì)區(qū)更淺。
14.根據(jù)權利要求10所述的半導體裝置，其中第一結區(qū)比低濃度雜質(zhì)區(qū)更深。
15.根據(jù)權利要求10所述的半導體裝置，其中第一接觸件的前端進入襯底中的其中形成低濃度雜質(zhì)區(qū)的部分。
16.根據(jù)權利要求10所述的半導體裝置，其中襯底包括氮化物半導體層， 源極區(qū)、漏極區(qū)、以及低濃度雜質(zhì)區(qū)被形成在氮化物半導體層中， 該半導體裝置還包括電子供應層，所述電子供應層被形成在氮化物半導體層中的位于源極區(qū)與漏極區(qū)之間的部分之上，以及柵極電極被形成在電子供應層之上。
17.根據(jù)權利要求10所述的半導體裝置，還包括: 形成在低濃度雜質(zhì)區(qū)中的第二導電類型的第二結區(qū)，在以平面圖觀看時位于第一結區(qū)與漏極區(qū)之間；以及 形成在低濃度雜質(zhì)區(qū)的表面層中的第二導電類型區(qū)域，在以平面圖觀看時位于第二結區(qū)與漏極區(qū)之間并且連接到第二結區(qū)， 其中第一接觸件連接到第二結區(qū)。
18.一種半導體裝置，包括: 氮化物半導體層； 柵極電極，形成在氮化物半導體層之上； 源極區(qū)，形成在氮化物半導體層中；` 漏極區(qū)，形成在氮化物半導體層中； 形成在氮化物半導體層中的結區(qū)，在以平面圖觀看時位于柵極電極與漏極區(qū)之間，并且雜質(zhì)被引入到所述結區(qū)中；以及 第一接觸件，位于結區(qū)之上，并且電連接到源極區(qū)。
19.根據(jù)權利要求18所述的半導體裝置，其中氮化物半導體層包括:器件層，在該器件層中形成源極區(qū)和漏極區(qū)；以及形成在器件層之上的電子供應層，其中結區(qū)被形成在器件層中。
20.根據(jù)權利要求18所述的半導體裝置，其中氮化物半導體層包括:器件層，在該器件層中形成源極區(qū)和漏極區(qū)；以及形成在器件層之上的電子供應層，其中結區(qū)被形成在電 子供應層中。
【文檔編號】H01L29/36GK103700659SQ201310446894
【公開日】2014年4月2日 申請日期:2013年9月26日 優(yōu)先權日:2012年9月27日
【發(fā)明者】竹田裕, 竹內(nèi)潔, 鬼沢岳, 田中圣康 申請人:瑞薩電子株式會社