三維單浮柵非易失性存儲(chǔ)器裝置制造方法
【專利摘要】本發(fā)明提供了一種以三維鰭式金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管工藝技術(shù)為基礎(chǔ)的三維單浮柵非易失性存儲(chǔ)器裝置，包含一金屬浮柵和兩個(gè)半導(dǎo)體鰭片。該金屬浮柵通過儲(chǔ)存電荷可改變鰭式金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管的閾值電壓，該金屬浮柵跨越該兩個(gè)半導(dǎo)體鰭片且形成于耦合介電層及穿隧介電層的上方，而耦合介電層及穿隧介電層形成于該兩個(gè)半導(dǎo)體鰭片的表面上。具有同型雜質(zhì)的其一半導(dǎo)體鰭片形成該單浮柵非易失性存儲(chǔ)器裝置的控制柵。在另一半導(dǎo)體鰭片中，位于該金屬浮柵下方的通道區(qū)被摻雜了相反型雜質(zhì)，而位于該金屬浮柵側(cè)邊的源極和漏極則被摻雜了同型雜質(zhì)。
【專利說明】三維單浮柵非易失性存儲(chǔ)器裝置
【技術(shù)領(lǐng)域】
[0001 ] 本發(fā)明是有關(guān)于一種三維(3-Dimension，3-D)半導(dǎo)體非易失性存儲(chǔ)器(non-volatile memory, NVM)單元裝置(cell device)。本發(fā)明的半導(dǎo)體非易失性存儲(chǔ)器單元裝置可以應(yīng)用于20納米以下工藝技術(shù)世代(process technology node)的制造標(biāo)準(zhǔn)互補(bǔ)式金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(complementary metal-oxi de-semi conductorfield effect transistor,CMOSFET)的先進(jìn)鰭式場(chǎng)效應(yīng)晶體管(fin-shape field effecttransistor, finFET)工藝技術(shù)來進(jìn)行制作。特別地，本發(fā)明的三維單浮柵非易失性存儲(chǔ)器(single floating gate NVM, SFGNVM)裝置是由一個(gè)用以儲(chǔ)存電荷(charge)的金屬浮柵以及兩個(gè)分別當(dāng)作MOSFET主體(body)和控制柵(control gate)的半導(dǎo)體鰭片(fin)所構(gòu)成。
【背景技術(shù)】
[0002]互補(bǔ)式金氧半導(dǎo)體(CMOS)工藝已成為特定應(yīng)用集成電路(Application SpecificIntegrated Circuit, ASIC)最普遍的工藝。一特定應(yīng)用集成電路是于單一集成電路或芯片(chip)上,包含裝置(device)或系統(tǒng)(system)的特定功能。在數(shù)字時(shí)代，幾乎所有的電子裝置或設(shè)備皆由集成電路芯片控制及操作。針對(duì)各種不同的應(yīng)用，若硬件具有將不同功能實(shí)現(xiàn)于同一電路的能力，在經(jīng)濟(jì)效益上是可取的。因此，因應(yīng)不同的應(yīng)用，集成電路或芯片必須具備修改該特定功能或組態(tài)(configuration)的彈性。例如，初始編程(initialprogramming)及組態(tài)一微處理器(microprocessor)時(shí)，需要有一可編程非易失性存儲(chǔ)器來儲(chǔ)存編程指令(progra_ed instruction)。即使在供給電子系統(tǒng)的電力被切斷(off)時(shí)，該非易失性存儲(chǔ)器仍會(huì)保留所儲(chǔ)存的數(shù)字信息。當(dāng)電子系統(tǒng)被導(dǎo)通(on)時(shí)，即可恢復(fù)(recall)所儲(chǔ)存的數(shù)字信息或指令。此外，在開發(fā)過程中，可容許隨時(shí)更改編程指令而無須改變硬件。在電子系統(tǒng)中，非易失性存儲(chǔ)器的儲(chǔ)存編程指令及數(shù)據(jù)的任務(wù)是由電子可擦洗可編程只讀存儲(chǔ)器(electrical erasable programmable read-only memory, EEPR0M)裝置所完成。EEPROM是一半導(dǎo)體非易失性存儲(chǔ)器，經(jīng)由施加電壓偏壓于其存儲(chǔ)器裝置的電極，可擦洗(erase)和編程該EEPR0M。
[0003]在傳統(tǒng)EEPROM工藝中，EEPROM存儲(chǔ)器單元的控制柵被制造而形成于一隔離導(dǎo)電層的上方，例如用以儲(chǔ)存電荷的浮柵或是如氧化硅-氮化硅-氧化硅(oxide-nitride-oxide,0N0)的介電層堆疊(stack of dielectric layers)的上方，而該控制柵及該隔離導(dǎo)電層都位在娃通道表面(silicon channel surface)的上方。然而,廣泛應(yīng)用在大多數(shù)ASIC制造的傳統(tǒng)CMOS工藝,只有單一導(dǎo)電柵層(conducting gate layer)作為邏輯MOSFET裝置的切換柵(switching gate)。該EEPROM工藝需要多一些工藝步驟來制作額外的電荷存儲(chǔ)層，例如:薄膜沉積(film deposition)、刻蝕(etch)及使圖案成型(pattern)的光刻蝕(photolithography)。相較于傳統(tǒng)CMOS工藝,這些額外的工藝步驟導(dǎo)致制造成本增加、工藝復(fù)雜度增加、影響良率及較長的工藝工時(shí)。因此，對(duì)于嵌入式EEPROM ASIC而言，如何利用與CMOS基線(baseline)工藝相容方式來制造出無額外存儲(chǔ)層的EEPROM，是業(yè)界面臨的難題。
[0004]同時(shí)，在縮小化(scale down)MOSFET裝置以增加IC較高的裝置密度及性能的進(jìn)程上，如圖1A所示的傳統(tǒng)MOSFET裝置的平面構(gòu)造(planar structure)在20納米以下的工藝技術(shù)世代已達(dá)到一個(gè)極限。平面構(gòu)造MOSFET的惡化的短通道界限(short channelmargin)變成縮小化MOSFET裝置的主要障礙。為了解決此障礙，圖1B所示的三維鰭式場(chǎng)效應(yīng)晶體管裝置已成20納米以下的工藝技術(shù)世代的主流MOSFET裝置。
[0005]另一方面，在縮小化小于20納米工藝技術(shù)世代的半導(dǎo)體NVM裝置方面，由于光刻蝕(lithographic)和刻蝕工藝的極限，比如雙柵對(duì)準(zhǔn)(double-gate alignment)和于堆疊雙柵工藝的超高(ultra-high)非等向性(an-1sotropic)刻蝕深寬比(aspect ratio),傳統(tǒng)半導(dǎo)體NVM裝置同樣正碰到浮柵NVM裝置的障礙。

【發(fā)明內(nèi)容】

[0006]本發(fā)明提供一種以三維鰭式金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管工藝技術(shù)為基礎(chǔ)的三維單浮柵非易失性存儲(chǔ)器裝置，以解決利用與CMOS基線工藝相容方式來制造出無額外存儲(chǔ)層的EEPROM的難題，同時(shí)，突破在20納米及小于20納米的堆疊雙柵的工藝能力的限制。
[0007]為了實(shí)現(xiàn)上述目的，本發(fā)明實(shí)施例提供一種三維單浮柵非易失性存儲(chǔ)器裝置，所述三維單浮柵非易失性存儲(chǔ)器裝置包含:一第一半導(dǎo)體鰭片，具有一第一端和第二端，且沿著自所述第一端到所述第二端的第一方向延伸，所述第一半導(dǎo)體鰭片包含:一源極區(qū)，位于所述第一端；一漏極區(qū)，位于所述第二端；以及一通道區(qū)，延伸于所述源極區(qū)和所述漏極區(qū)之間；一第二半導(dǎo)體鰭片，實(shí)質(zhì)上以平行于所述第一半導(dǎo)體鰭片的方向作延伸，而且與第一半導(dǎo)體鰭片相隔；以及一浮柵，形成于所述第一半導(dǎo)體鰭片和所述第二半導(dǎo)體鰭片的上方，且與所述第一半導(dǎo)體鰭片和所述第二半導(dǎo)體鰭片電性絕緣，所述浮柵沿著一第二方向延伸而且完全覆蓋所述通道區(qū)；其中，所述通道區(qū)的電傳導(dǎo)型相反于所述源極區(qū)以及所述漏極區(qū)；以及其中，所述第一方向?qū)嵸|(zhì)上垂直于所述第二方向。
[0008]本發(fā)明的有益效果在于，通過本發(fā)明，以與CMOS基線工藝相容方式來制造出無額外存儲(chǔ)層的EEPR0M，可以在保證良率的前提下降低成本、簡化工藝復(fù)雜度并縮短工藝工時(shí)，同時(shí)，還可以符合20納米以下的CMOS工藝技術(shù)的要求。
【專利附圖】

【附圖說明】
[0009]圖1A是現(xiàn)有技術(shù)的二維MOSFET的剖面圖；圖1B是現(xiàn)有技術(shù)的三維MOSFET的三維視圖；
[0010]圖2是根據(jù)本發(fā)明的一實(shí)施例，顯示SFGNVM裝置的三維視圖；
[0011]圖3A和圖3B分別是不同組態(tài)的三維鰭式SFGNVM裝置的等效電路示意圖，圖3A顯示該SFGNVM裝置具有相互隔離的控制柵和浮柵(電容耦合組態(tài))，圖3B顯示該SFGNVM裝置具有相連接的控制柵和浮柵(直接耦合組態(tài))；
[0012]圖4A和圖4B分別以對(duì)數(shù)和線性比例，顯示被紫外線照射后的具直接耦合組態(tài)和電容耦合組態(tài)的SFGNVM裝置的漏極電流對(duì)控制柵電壓的特性曲線；
[0013]圖5顯示SFGNVM裝置在被擦洗、編程和本質(zhì)狀態(tài)下，測(cè)量到的不同漏極電流對(duì)控制柵電壓的特性曲線；
[0014]圖6是根據(jù)本發(fā)明的另一實(shí)施例，顯示一制造于整塊(bulk)半導(dǎo)體上的SFGNVM裝置的三維視圖。
[0015]附圖標(biāo)記
[0016]200、600 三維 SFGNVM 裝置
[0017]201、601 硅基底
[0018]202氧化物絕緣體
[0019]210、610 源極
[0020]220、620 漏極
[0021]230A、230B、630A、630B 半導(dǎo)體鰭片
[0022]240、640 通道區(qū)
[0023]250、650穿隧氧化物
[0024]251、651稱合介電層
[0025]260、660 浮柵
[0026]603溝槽氧化物
[0027]602高濃度雜質(zhì)半導(dǎo)體
【具體實(shí)施方式】
[0028]以下的說明將舉出本發(fā)明的多個(gè)較佳的示范實(shí)施例，熟悉本領(lǐng)域者應(yīng)可理解，本發(fā)明可采用各種可能的方式實(shí)施，并不限于下列示范的實(shí)施例或?qū)嵤├械奶卣鳌?br> [0029]為了符合現(xiàn)有技術(shù)中20納米以下的CMOS工藝技術(shù)世代的嵌入式非易失性存儲(chǔ)器儲(chǔ)存的需求，本發(fā)明提供一種三維鰭式場(chǎng)效應(yīng)晶體管工藝技術(shù)為基礎(chǔ)的半導(dǎo)體NVM裝置。本發(fā)明的三維單浮柵非易失性存儲(chǔ)器(SFGNVM)裝置為單柵裝置且與三維鰭式場(chǎng)效應(yīng)晶體管工藝完全相容，在本發(fā)明的工藝技術(shù)中，未引進(jìn)任何新工藝或非傳統(tǒng)材料。同時(shí)，因?yàn)楸景l(fā)明的SFGNVM裝置為單柵裝置，所以在20納米及小于20納米的堆疊雙柵的工藝能力限制便自動(dòng)卸除。
[0030]圖2顯示本發(fā)明以三維鰭式金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(MOSFET)為基礎(chǔ)的三維單浮柵非易失性存儲(chǔ)器(SFGNVM)裝置200。本發(fā)明的三維SFGNVM裝置200形成于一隔離表面(isolation surface) 202上，該隔離表面202位于一娃基底(siliconsubstrate) 201的上方。該三維SFGNVM裝置200由一金屬浮柵260和兩個(gè)半導(dǎo)體鰭片230A與230B所構(gòu)成。具有同型(type)雜質(zhì)(impurity)的半導(dǎo)體鰭片230A被該金屬浮柵260所包覆，且該金屬浮柵260形成于一稱合介電層(coupling dielectric) 251的上方,而該耦合介電層251形成于半導(dǎo)體鰭片230A的表面上。該半導(dǎo)體鰭片230A形成該三維SFGNVM裝置200的控制柵。在另一半導(dǎo)體鰭片230B中，具有同型雜質(zhì)的源極210和漏極220形成于該金屬浮柵260的側(cè)邊，而具有與源極210、漏極220和該控制柵230A相反型的雜質(zhì)的通道區(qū)240被該金屬浮柵260所包覆，且該金屬浮柵260形成于一穿隧介電層(tunnelingdielectric) 250的上方，同時(shí)該穿隧介電層250形成于半導(dǎo)體鰭片230B的表面上。該金屬浮柵260、該通道區(qū)240、該源極210和該漏極220形成鰭式MOSFET的主體(body)。
[0031]圖3A是本發(fā)明SFGNVM裝置的等效電路示意圖，該SFGNVM裝置具有相互隔離的控制柵 230A和浮柵 260 (以下稱為電容I禹合組態(tài)(capacitance-coupling configuration))。該浮柵260和該控制柵230A之間的電容值以及該浮柵260和該通道區(qū)240之間的電容值分別以Ccg以及Csros代表。經(jīng)由施加一控制柵電壓Va，從該浮柵260經(jīng)由該半導(dǎo)體鰭片控制柵230Α的電容耦合，使場(chǎng)效應(yīng)晶體管功能于該SFGNVM裝置200的通道區(qū)240中開始運(yùn)作。根據(jù)圖3Α的SFGNVM裝置電容耦合組態(tài)(控制柵-浮柵-通道的串聯(lián)電容)的示意圖，在該浮柵260的電位Vf表示為:Vf=(VraXCK)，其中Va是一施加的控制柵電壓，Ce是一耦合比率(coupling ratio)，表示式如下。圖 3B是SFGNVM裝置的示意圖，該 SFGNVM裝置具有相連接的控制柵230A和浮柵260 (以下稱為直接耦合組態(tài)(direct-couplingconfiguration))。如圖3B所示，當(dāng)直接施加一柵電壓至該控制柵230A和該浮柵260時(shí)，此等同直接施加一柵電壓至該MOSFET裝置，而從該控制柵230A至該浮柵260沒有產(chǎn)生電容耦合，也就是該控制柵230A和該浮柵260間沒有電壓差。
[0032]圖4A和圖4B分別以對(duì)數(shù)和線性比例，顯示直接耦合組態(tài)和電容耦合組態(tài)的MOSFET裝置的控制柵電壓對(duì)漏極電流的特性曲線(characteristic curve)。當(dāng)該SFGNVM裝置200曝露于紫外線(ultra-violet，UV)照射后，在其浮柵內(nèi)便沒有儲(chǔ)存電荷。假設(shè)測(cè)量到的該SFGNVM裝置的耦合比率Ck等于0.5，直接耦合組態(tài)的閾值電壓(thresholdvoltage)VthD和電容耦合組態(tài)的閾值電壓VthJl]大致呈現(xiàn)以下的關(guān)系:VthD~(CKXVthc)。圖4B中以線性比例表示直接耦合組態(tài)和電容耦合組態(tài)的漏極“導(dǎo)通(on) ”電流對(duì)控制柵電壓的兩條曲線的斜率比(s2/sl)大致呈現(xiàn)以下的關(guān)系:S2/S1=CK=0.5。請(qǐng)注意，上述耦合比率的數(shù)值是作為舉例之用，非本發(fā)明的限制。
[0033]半導(dǎo)體NVM裝置儲(chǔ)存電荷于一層電荷存儲(chǔ)材質(zhì)，例如在MOSFET通道表面上方的金屬浮柵。存儲(chǔ)層中的電荷量可影響閾值電壓，該閾值電壓施于控制柵以導(dǎo)通該MOSFET裝置通道。例如，該半導(dǎo)體 NVM裝置的閾值電壓因該浮柵儲(chǔ)存電子(負(fù)電荷)而偏移(shift)至一較高閾值電壓，以及因該浮柵儲(chǔ)存電洞(正電荷)而偏移至一較低閾值電壓。該閾值電壓偏移量可表示如下:Λ Vthe=-QA^e,其中Q是儲(chǔ)存在該浮柵上的電荷量,而Cra是該控制柵230Α和該浮柵260間的耦合電容值。圖5顯示SFGNVM裝置的漏極電流對(duì)控制柵電壓的不同的特性曲線。具有電子的浮柵的被編程(Programmed)SFGNVM裝置的特性曲線平行偏移至較高閾值電壓Vthp(向右移)，而被擦洗SFGNVM裝置的特性曲線平行偏移至較低閾值電壓VtlJ向左移)，其中Vthp和Vtte分別代表一被編程SFGNVM裝置和一被擦洗SFGNVM裝置的閾值電壓。位于中間的特性曲線具本質(zhì)(intrinsic)閾值電壓Vthe的SFGNVM裝置，該具本質(zhì)(intrinsic)閾值電壓Vttt的SFGNVM裝置在被紫外線照射后的狀態(tài)，沒有電荷儲(chǔ)存在該浮柵260上。
[0034]當(dāng)施加一控制柵電壓Vra(VtheOa^Vthp)于該SFGNVM裝置200的控制柵230A時(shí)，具較低閾值電壓的被擦洗SFGNVM裝置會(huì)被導(dǎo)通，而具較高閾值電壓的被編程SFGNVM裝置則仍在被切斷狀態(tài)。就儲(chǔ)存數(shù)字?jǐn)?shù)據(jù)“O”和“ I ”而言，可分別定義具較高閾值電壓的編程狀態(tài)為數(shù)據(jù)“0”，而具較低閾值電壓的擦洗狀態(tài)為數(shù)據(jù)“1”，反之亦然。因?yàn)閮?chǔ)存于該浮柵260上的電荷至少可保留10年，所以用該編程狀態(tài)和該擦洗狀態(tài)表示的儲(chǔ)存數(shù)據(jù)為非易失性。經(jīng)由改變?cè)撻撝惦妷?編程和擦洗)，可將“O”或“ I”的非易失性儲(chǔ)存于該SFGNVM裝置 200。
[0035]形成半導(dǎo)體鰭片230A與230B當(dāng)作該MOSFET的控制柵和主體的一實(shí)施例中，將一娃上絕緣體(silicon-on-1nsulator)娃片(wafer)圖案成型和刻蝕,而于氧化物絕緣體202和硅基底201的上方形成多個(gè)硅鰭片。作為控制柵的半導(dǎo)體鰭片230A被選擇性地?fù)诫s了(dope) —高濃度雜質(zhì)，而作為該MOSFET主體的半導(dǎo)體鰭片230B被選擇性地?fù)诫s了一低濃度雜質(zhì)以形成該MOSFET是通道區(qū)240，該低濃度雜質(zhì)的電傳導(dǎo)型(conductivitytype)相反于該高濃度雜質(zhì)。利用快速熱工藝(rapid thermal process),生長一層薄氧化物(10~20埃(angstrom，A))于所有半導(dǎo)體鰭片230A與230B的表面上。沉積一層厚氧化物(60~70埃)至作為該MOSFET主體的半導(dǎo)體鰭片230B以形成一穿隧氧化物250。同時(shí)，沉積相同于該穿隧氧化物250的物質(zhì)或是一高介電值薄膜(high-k dielectric film)堆疊至作為該控制柵的半導(dǎo)體鰭片230A的表面上以形成一耦合介電層251。然后，經(jīng)由沉積、圖案成型和刻蝕一層金屬薄膜，以形成該金屬浮柵260。生長一層具同雜質(zhì)的原位摻雜外延薄膜(in-situ doped epitaxial film)以形成該SFGNVM裝置200的源極210、漏極220和控制柵230A。在上述工藝完成后，便形成該SFGNVM裝置200。請(qǐng)注意，上述形成該SFGNVM裝置200的工藝步驟是標(biāo)準(zhǔn)工藝步驟，且能合并使用于制造CMOS的鰭式M0SFET。
[0036]形成半導(dǎo)體鰭片630A與630B當(dāng)作MOSFET的控制柵和主體的另一實(shí)施例中，如圖6所示，具有一埋入層(buried layer) 602及一娃基底601的整塊外延(bulk epitaxial)硅片經(jīng)由圖案成型和刻蝕而形成多個(gè)半導(dǎo)體鰭片，其中該埋入層602為一高濃度雜質(zhì)半導(dǎo)體，并位在該娃基底601的 上方。利用溝槽氧化物(trench oxide)603半填滿該些半導(dǎo)體鰭片630A與630B。當(dāng)作控制柵的半導(dǎo)體鰭片630A被選擇性地?fù)诫s一高濃度雜質(zhì)，而當(dāng)作MOSFET主體的半導(dǎo)體鰭片630B則被選擇性地?fù)诫s一低濃度雜質(zhì)以形成該MOSFET的通道區(qū)640，該低濃度雜質(zhì)的電傳導(dǎo)型相反于該高濃度雜質(zhì)。利用快速熱工藝，生長一層薄氧化物(10~20埃)于所有半導(dǎo)體鰭片630A與630B的表面上。沉積一層厚氧化物(60~70埃)至作為該MOSFET主體的半導(dǎo)體鰭片630B以形成一穿隧氧化物650。同時(shí)，沉積相同于該穿隧氧化物650的物質(zhì)或是一高介電值薄膜堆疊至作為該控制柵的半導(dǎo)體鰭片630A的表面上以形成一耦合介電層651。然后，經(jīng)由沉積、圖案成型和刻蝕一層金屬薄膜，以形成該金屬浮柵660。生長一層具同雜質(zhì)的原位摻雜外延薄膜以形成該SFGNVM裝置600的源極610、漏極620和控制柵630A。在上述工藝完成后，便形成該SFGNVM裝置600。請(qǐng)注意，上述形成該SFGNVM裝置600的工藝步驟是CMOS的標(biāo)準(zhǔn)工藝步驟，且能合并使用于制造CMOS的鰭式MOSFET。
[0037]綜上所述，通過本發(fā)明，以與CMOS基線工藝相容方式來制造出無額外存儲(chǔ)層的EEPR0M，可以在保證良率的前提下降低成本、簡化工藝復(fù)雜度并縮短工藝工時(shí)，同時(shí)，還可以符合20納米以下的CMOS工藝技術(shù)的要求。
[0038]以上雖以實(shí)施例說明本發(fā)明，但并不因此限定本發(fā)明的范圍，只要不脫離本發(fā)明的要旨，該行業(yè)者可進(jìn)行各種變形或變更，均應(yīng)落入本發(fā)明的權(quán)利要求范圍。
【權(quán)利要求】
1.一種三維單浮柵非易失性存儲(chǔ)器裝置，其特征在于，所述三維單浮柵非易失性存儲(chǔ)器裝置包含: 一第一半導(dǎo)體鰭片，具有一第一端和第二端，且沿著自所述第一端到所述第二端的第一方向延伸，所述第一半導(dǎo)體鰭片包含: 一源極區(qū)，位于所述第一端； 一漏極區(qū)，位于所述第二端；以及 一通道區(qū)，延伸于所述源極區(qū)和所述漏極區(qū)之間； 一第二半導(dǎo)體鰭片，以平行于所述第一半導(dǎo)體鰭片的方向作延伸，而且與第一半導(dǎo)體鰭片相隔；以及 一浮柵，形成于所述第一半導(dǎo)體鰭片和所述第二半導(dǎo)體鰭片的上方，且與所述第一半導(dǎo)體鰭片和所述第二半導(dǎo)體鰭片電性絕緣，所述浮柵沿著一第二方向延伸而且完全覆蓋所述通道區(qū)； 其中，所述通道區(qū)的電傳導(dǎo)型相反于所述源極區(qū)以及所述漏極區(qū)；以及 其中，所述第一方向垂直于所述第二方向。
2.根據(jù)權(quán)利要求1所述的三維單浮柵非易失性存儲(chǔ)器裝置，其特征在于，所述第二半導(dǎo)體鰭片作為一控制柵。
3.根據(jù)權(quán)利要求1所述的三維單浮柵非易失性存儲(chǔ)器裝置，其特征在于，所述三維單浮柵非易失性存儲(chǔ)器裝置 更包含: 一基底；以及 一隔離層，形成在所述基底上方； 其中所述第一半導(dǎo)體鰭片和所述第二半導(dǎo)體鰭片形成在所述隔離層上方；以及 其中所述浮柵沿著所述第二方向覆蓋部分的所述隔離層。
4.根據(jù)權(quán)利要求1所述的三維單浮柵非易失性存儲(chǔ)器裝置，其特征在于，所述三維單浮柵非易失性存儲(chǔ)器裝置更包含: 一基底; 一外延硅結(jié)構(gòu)，包含一生長于所述基底上的高濃度雜質(zhì)埋入層；以及 多個(gè)溝槽，沿著所述第一半導(dǎo)體鰭片和所述第二半導(dǎo)體鰭片的側(cè)壁而形成； 其中所述第一半導(dǎo)體鰭片和所述第二半導(dǎo)體鰭片形成于所述外延硅結(jié)構(gòu)之上； 其中所述多個(gè)溝槽被一絕緣材質(zhì)填補(bǔ)至一預(yù)定高度；以及 其中所述浮柵更沿著所述第二方向覆蓋部分的所述絕緣材質(zhì)。
5.根據(jù)權(quán)利要求2所述的三維單浮柵非易失性存儲(chǔ)器裝置，其特征在于，所述三維單浮柵非易失性存儲(chǔ)器裝置更包含: 一穿隧介電層，位在所述通道區(qū)和所述浮柵之間；以及 一耦合介電層，位在所述第二半導(dǎo)體鰭片和所述浮柵之間。
6.根據(jù)權(quán)利要求5所述的三維單浮柵非易失性存儲(chǔ)器裝置，其特征在于，當(dāng)一電壓Vra被施加至所述控制柵時(shí)，所述浮柵的電壓Vf表示如下:Vf= (VcgXCe)，其中Ck=Ck;/ (Ccg+Cmos)，以及其中Ccg為所述浮柵和所述控制柵間的電容值以及Cmos為所述浮柵和所述通道區(qū)間的電容值。
7.根據(jù)權(quán)利要求5所述的三維單浮柵非易失性存儲(chǔ)器裝置，其特征在于，所述三維單浮柵非易失性存儲(chǔ)器裝置的閾值電壓偏移量Λ Vth。表示如下= AVttt=-QA^，其中Q是在所述浮柵上的電荷量，而Cra是所述控制柵和所述浮柵間的耦合電容值。
8.根據(jù)權(quán)利要求5所述的三維單浮柵非易失性存儲(chǔ)器裝置，其特征在于，當(dāng)所述浮柵內(nèi)沒有電荷儲(chǔ)存時(shí)，一閾值電壓Vtho接近于(VthcXCK)，其中Ck=Ck;/(Ca+CMJ，其中Ccg為所述浮柵和所述控制柵間的電容值，而Csros為所述浮柵和所述通道區(qū)間的電容值，其中Vtho為所述三維單浮柵非易失性存儲(chǔ)器裝置將所述浮柵和所述控制柵相連接時(shí)的閾值電壓，以及其中Vttt為所述三維單浮柵非易失性存儲(chǔ)器裝置的本質(zhì)閾值電壓。
9.根據(jù)權(quán)利要求5所述的三維單浮柵非易失性存儲(chǔ)器裝置，其特征在于，當(dāng)一電壓Vra同時(shí)被施加至所述控制柵和所述浮柵時(shí)，從所述控制柵到所述浮柵不會(huì)產(chǎn)生電容耦合。
10.根據(jù)權(quán)利要求1所述的三維單浮柵非易失性存儲(chǔ)器裝置，其特征在于，所述浮柵和所述第一半導(dǎo)體鰭片形成一鰭式金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管的主體。
11.根據(jù)權(quán)利要求5所述的三維單浮柵非易失性存儲(chǔ)器裝置，其特征在于，所述第二半導(dǎo)體鰭片為被摻雜了具第一濃度的第一電傳導(dǎo)型的第一雜質(zhì)，而所述通道區(qū)為被摻雜了具第二濃度的第二電傳導(dǎo)型的第二雜質(zhì)，以及其中所述第一濃度高于所述第二濃度，且所述第一電傳導(dǎo)型相反于所述第二·電傳導(dǎo)型。
【文檔編號(hào)】H01L27/115GK103715198SQ201310451446
【公開日】2014年4月9日 申請(qǐng)日期:2013年9月27日 優(yōu)先權(quán)日:2012年10月4日
【發(fā)明者】王立中 申請(qǐng)人:閃矽公司