一種肖特基勢壘二極管的制造方法
【專利摘要】本發(fā)明為一種肖特基勢壘二極管的制造方法,其特征在于:在硅外延片1上形成肖特基勢壘的過程中,采用至少兩種金屬共蒸摻雜的方法形成,該金屬摻雜層4的厚度為10-50nm,摻雜金屬和上部電極金屬5在共蒸的過程中,通過控制蒸發(fā)速率,實現(xiàn)摻雜比例0-100%可調。本發(fā)明一方面可以通過一次蒸發(fā)工藝實現(xiàn)肖特基二極管金屬勢壘以及上部金屬電極的制備,另一方面可以通過控制金屬摻雜層的厚度以及摻雜金屬的比例實現(xiàn)肖特基勢壘高度的調制。
【專利說明】
一種肖特基勢壘二極管的制造方法
【技術領域】
[0001]本發(fā)明涉及一種半導體分立器件的制造方法,尤其是一種采用摻雜金屬作為肖特基(Schottky)勢魚金屬的二極管的制造方法。
【背景技術】
[0002]肖特基勢魚二極管(Schottky Barrier D1de)的簡稱是SBD,是利用金屬與半導體之間接觸勢壘進行工作的一種多數(shù)載流子器件。由于這種二極管與普通的P-N結構型二極管相比,具有正向壓降小、速度快等特點,因此在現(xiàn)代通訊、超高速器件,微波電路以及高速集成電路中具有廣泛用途。
[0003]對于肖特基二極管來說,影響功耗最重要的兩個參數(shù)是正向壓降VF和反向漏電流IR。對于硅外延工藝的肖特基二極管,正向壓降VF取決于使用的勢壘合金層、外延條件(外延層厚度及電阻率)、以及有源區(qū)域面積。對于特定規(guī)格的肖特基二極管來說外延條件的優(yōu)化空間較為有限,而通過增大有源區(qū)面積來降低正向壓降VF與器件小型化要求相沖突,并且還會提高二極管電容,從而增大電路損耗。同時還要考慮當正向電壓降低是,反向漏電流會變大。
[0004]因此在肖特基二極管的制造中,選擇適當?shù)膭輭竞辖饘幼兊糜葹橹匾?,金屬功函?shù)是影響金屬硅化物勢壘高度的主要因素制約,通過選擇金屬功函數(shù)比較低的金屬,比較常用的有鉻(Cr),鎳(Ni),鉬(Pt),鑰(Mo)等,這些金屬的硅化物被廣泛應用于制作肖特基二極管的勢壘合金層,以減小肖特基二極管的正向壓降VF。為了減少肖特基二極管的正向功耗,通常希望勢壘金屬層厚度越薄越好,然而矛盾的是,勢壘金屬層過薄之后,由于上部電極以及硅外延片的相互擴散,又會導致金屬勢壘的可靠性下降,而一旦金屬勢壘層加厚,必然導致反向漏電IR的增加,導致電能損耗上升。目前比較普遍的做法是蒸發(fā)或者濺射勢壘金屬層以后,先做一步合金工藝,使勢壘金屬和硅形成了金屬硅化物勢壘,然后通過金屬腐蝕,將多余的勢壘金屬扒掉,這樣確保獲得穩(wěn)定的一致性好的肖特基勢壘。此方法的問題是勢壘金屬和上電極金屬不是通過一次蒸發(fā)工藝完成,導致生產(chǎn)周期加長,另外勢壘金屬去除過程多采用酸的濕法腐蝕工藝,工藝可控性較差,影響了參數(shù)的一致性。
[0005]同時,在肖特基二極管的實際應用中,針對不同的應用領域,一些電路設計希望肖特基二極管的VF值盡量降低,而有一些電路設計更關注肖特基二極管的漏電流IR特性,而可以允許適當犧牲一點VF的性能。這就使得如果在制造過程中,通過工藝上的控制實現(xiàn)肖特基勢壘高度的調制變得非常有意義,該課題也已經(jīng)成為當今研究的熱點。目前比較普遍的方式是采取疊層勢壘金屬的方式,比如Si/薄層金屬A/薄層金屬B/上電極金屬類似的結構,其中金屬A和金屬B是不同的勢壘金屬,如鉻(Cr) /鎳(Ni)、鎳(Ni) /鉺(Er)等,再通過不同的合金工藝來實現(xiàn)肖特基勢壘高度的調制。此疊層金屬方法容易導致下層金屬會變成上層金屬的阻擋層,進而影響上層金屬和硅之間金屬硅化合物的形成,使得勢壘高度調制效果變差。
【發(fā)明內(nèi)容】
[0006]本發(fā)明為一種肖特基勢壘二極管的制造方法,其特征在于:在硅外延片上形成肖特基勢壘的過程中,采用至少兩種金屬共蒸摻雜的方法形成,該金屬摻雜層的厚度為10-50nm,摻雜金屬和上部電極金屬在共蒸的過程中,通過控制蒸發(fā)速率,實現(xiàn)摻雜比例0-100% 可調。
[0007]進一步的,所述至少兩種金屬共蒸摻雜的方法,是在多源電子束蒸發(fā)系統(tǒng)內(nèi)進行的,且各金屬蒸發(fā)源速率可控。
[0008]進一步的,所述金屬共蒸摻雜層是由摻雜金屬和上部電極金屬共同構成。
[0009]進一步的,所述金屬摻雜層的摻雜金屬比例,通過控制摻雜金屬和上部電極金屬的蒸發(fā)速率來實現(xiàn)0-100%可調。
[0010]進一步的,所述金屬摻雜層的厚度為10-50nm連續(xù)可調;
進一步的,所述金屬摻雜層厚度達到設定值之后,停止摻雜金屬的蒸發(fā),繼續(xù)蒸發(fā)上部電極金屬,完成上部金屬電極的制備。
[0011]本發(fā)明的優(yōu)點和積極效果是:一方面可以通過一次蒸發(fā)工藝實現(xiàn)肖特基二極管金屬勢壘以及金屬上電極的制備,另一方面可以通過控制金屬摻雜層的厚度以及摻雜金屬的比例實現(xiàn)肖特基勢壘高度的調制,本發(fā)明對簡化肖特基二極管制造流程,提高參數(shù)可控性和一致性都有著非常積極的意義。
【專利附圖】
【附圖說明】
[0012]圖1肖特基二極管勢壘金屬蒸發(fā)前的結構示意圖。
[0013]圖2肖特基二極管中心位置局部放大截面圖。
[0014]圖3肖特基二極管芯片結構示意圖。其中,I是硅外延襯底片,2是氧化層,3是P型擴散環(huán),也稱保護環(huán),4是金屬摻雜層,5是上部金屬電極,6是背面金屬電極。
[0015]
【具體實施方式】
[0016]本發(fā)明專利的【具體實施方式】為:
基于標準的SBD制備工藝,首先在Si外延襯底I上面生長氧化層2,然后通過光刻和注入以及推結工藝形成P型擴散環(huán)3,然后進行勢壘區(qū)光刻,光刻后芯片結構示意圖如圖1所
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[0017]勢壘金屬是通過至少兩種金屬共蒸摻雜的方式形成,其結構示意圖如圖2所示。具體為,在多源電子束蒸發(fā)系統(tǒng)內(nèi),摻雜金屬和上部電極金屬作為各自獨立的蒸發(fā)源,其加熱狀態(tài)、蒸發(fā)速率均為可控,共蒸形成金屬摻雜層4,摻雜金屬的摻雜比例是通過體積半分比計算得出的,以兩種金屬為例,假設摻雜金屬A的蒸發(fā)速率為a nm/s,上部電極金屬B的蒸發(fā)速率為β nm/s,則金屬摻雜層中摻雜金屬所占體積百分比為:
α / ( α +β ) X 100%
從上面公式我們可以看出,通過調整α和β的值,即通過蒸發(fā)速率的控制,可以實現(xiàn)摻雜金屬的摻雜比例0-100%可調。
[0018]通過多源電子束蒸發(fā)系統(tǒng)內(nèi)的膜厚控制系統(tǒng),實現(xiàn)金屬摻雜層厚度10_50nm的連續(xù)可控,具體厚度是根據(jù)不同產(chǎn)品、不同工藝要求確定。在金屬摻雜層達到工藝規(guī)定的厚度后,停止摻雜金屬的蒸發(fā),繼續(xù)蒸發(fā)上部電極金屬5,完成肖特基二極管上部電極的制備。
[0019]通過合金工藝,使金屬摻雜層和硅襯底之間形成金屬硅化合物,構成肖特基勢壘。
[0020]接下來的工藝和標準的SBD制備工藝相同,即正面金屬光刻、背面減薄、背面多層金屬V/Ni/Ag蒸發(fā),形成背面金屬電極6,最后是測試劃片。整個肖特基二極管芯片結構示意圖如圖1所示。
【權利要求】
1.一種肖特基勢壘二極管的制造方法,其特征在于:在硅外延片上形成肖特基勢壘的過程中,采用至少兩種金屬共蒸摻雜的方法形成,該金屬摻雜層的厚度為10-50nm,摻雜金屬和上部電極金屬在共蒸的過程中,通過控制蒸發(fā)速率,實現(xiàn)摻雜比例0-100%可調。
2.根據(jù)權利要求1所述肖特基勢壘二極管的制造方法,其特征在于所述至少兩種金屬共蒸摻雜的方法,是在多源電子束蒸發(fā)系統(tǒng)內(nèi)進行的,且各金屬蒸發(fā)源速率可控。
3.根據(jù)權利要求1所述肖特基勢壘二極管的制造方法,其特征在于所述金屬共蒸摻雜層是由摻雜金屬和上部電極金屬共同構成。
4.根據(jù)權利要求1所述肖特基勢壘二極管的制造方法,其特征在于所述金屬摻雜層的摻雜金屬比例,通過控制摻雜金屬和上部電極金屬的蒸發(fā)速率來實現(xiàn)0-100%可調。
5.根據(jù)權利要求1所述肖特基勢壘二極管的制造方法,其特征在于金屬摻雜層的厚度為10-50nm連續(xù)可調。
6.根據(jù)權利要求1所述肖特基勢壘二極管的制造方法,其特征在于在金屬摻雜層厚度達到設定值之后,停止摻雜金屬的蒸發(fā),繼續(xù)蒸發(fā)上部電極金屬,完成上部金屬電極的制備。
【文檔編號】H01L21/329GK104517833SQ201310459209
【公開日】2015年4月15日 申請日期:2013年9月30日 優(yōu)先權日:2013年9月30日
【發(fā)明者】林志貴, 肖步文 申請人:揚州倍英斯微電子有限公司