半導(dǎo)體集成電路器件及其制造方法
【專利摘要】本發(fā)明提供一種半導(dǎo)體集成電路器件及其制造方法。因此，本發(fā)明的目的是提供一種方法，其中，在半導(dǎo)體集成電路器件中，具有大幅度不同的Ioff水平的多個(gè)晶體管被一起嵌入在包括晶體管（每一個(gè)晶體管使用非摻雜溝道）的半導(dǎo)體器件中。通過控制有效溝道長度，控制漏電流而不改變包括非摻雜溝道層以及設(shè)置在非摻雜溝道層正下方的屏蔽層的晶體管中的雜質(zhì)濃度分布。
【專利說明】半導(dǎo)體集成電路器件及其制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種半導(dǎo)體集成電路器件及其制造方法，尤其涉及其中集成有具有不同閾值電壓和不同導(dǎo)通電流或截止電流的多個(gè)晶體管的半導(dǎo)體集成電路器件及其制造方法。
【背景技術(shù)】
[0002]在半導(dǎo)體器件中，具有低閾值電壓Vth和高水平導(dǎo)通電流Im的晶體管(低Vth晶體管)和具有高閾值電壓Vth和低水平截止電流Itjff的晶體管(高Vth晶體管)在大部分情況下被嵌入在一起。多閾值CMOS (MT-CMOS)已知為這種半導(dǎo)體器件。
[0003]為了實(shí)施這種高Vth晶體管和低Vth晶體管被嵌入在一起的半導(dǎo)體集成電路器件(例如，前述MT-CMOS)，高Vth晶體管中的溝道摻雜濃度可以適當(dāng)?shù)卦黾?，或者可選擇地，高Vth晶體管的柵極長度可以適當(dāng)?shù)卦黾印?br> [0004]前一種方法具有允許低Vth晶體管和高Vth晶體管的每一個(gè)以最小柵極長度實(shí)施且允許電路面積減小的優(yōu)點(diǎn)。另一方面，雖然電路面積增加，然而后一種方法由于低Vth晶體管和高Vth晶體管共同的溝道摻雜量，從而具有允許減少制造工藝步驟的數(shù)量的優(yōu)點(diǎn)。通過是將較高優(yōu)先級(jí)給予減少電路面積還是減少制造工藝步驟的數(shù)量來確定是選擇前一種方法還是后一種方法。然而，傳統(tǒng)的晶體管結(jié)構(gòu)中實(shí)際選擇后一種方法的情況很少。
[0005]圖41為半導(dǎo)體集成電路器件的示意性主要部分剖視圖，該半導(dǎo)體集成電路器件中，晶體管的每一個(gè)設(shè)置有相同的柵極長度以具有可控制的溝道摻雜濃度。柵極電極203i和2032經(jīng)由柵極絕緣膜202被設(shè)置在半導(dǎo)體襯底201的上方。源極/漏極區(qū)域20+和2042被設(shè)置在每一個(gè)柵極電極203i和2032的兩側(cè)。
[0006]此時(shí)，通過改變溝道摻雜區(qū)域205i和2052中的雜質(zhì)濃度，控制每一個(gè)晶體管的閾值電壓Vth。包括低濃度溝道摻雜區(qū)域205i的晶體管用作具有低閾值電壓Vth和高水平導(dǎo)通電流Im的晶體管。另一方面，包括高濃度溝道摻雜區(qū)域2052的晶體管用作具有高閾值電壓Vth和低水平漏電流Itjff的晶體管。
[0007]由于這種溝道摻雜在芯片的閾值電壓Vth中引起隨機(jī)摻雜劑波動(dòng)(RDF)，因而提出形成非摻雜外延層的溝道區(qū)域(參見A.Asenov等，電氣和電子工程師協(xié)會(huì)電子器件會(huì)報(bào)，第46卷，第8號(hào)，1999年8月，美國專利6482714)。
[0008]圖42為使用非摻雜層作為溝道區(qū)域的傳統(tǒng)晶體管的示意性剖視圖。高雜質(zhì)濃度屏蔽層(screen layer)212被設(shè)置在半導(dǎo)體襯底211與厚度為大約20nm至25nm的非摻雜溝道層213之間。應(yīng)注意，附圖標(biāo)記214、215以及216分別表示柵極絕緣膜、柵極電極以及源極/漏極區(qū)域。
[0009]在這種情況下，為了控制閾值電壓Vth且防止源-漏穿通，設(shè)置屏蔽層212。此時(shí)，由于在屏蔽層212與柵極電極215正下方的位置離開非摻雜溝道層213的厚度的情況下，閾值電壓Vth被控制，所以屏蔽層212被摻雜為具有大約IX IO19CnT3的高濃度。
[0010]通過設(shè)置這種非摻雜溝道層，芯片中的閾值電壓Vth中的波動(dòng)能夠被減小到允許超低電壓操作。應(yīng)注意，為了補(bǔ)償各個(gè)芯片中的閾值電壓Vth中的系統(tǒng)性波動(dòng)，期望的是使用ABB (自適應(yīng)體偏壓控制)。
[0011](相關(guān)技術(shù))
[0012]1、第3863267號(hào)日本專利
[0013]2、USP6482714
[0014]3、A.Asenov等，電氣和電子工程師協(xié)會(huì)電子器件會(huì)報(bào),第46卷,第8號(hào)，1999年8
月
[0015]在低Vth高Im晶體管和高Vth低Itjff晶體管使用溝道摻雜被嵌入在一起的情況下，即使溝道摻雜量沒有太大增加，也能夠?qū)崿F(xiàn)高電壓Vth。因此，結(jié)漏電流不存在嚴(yán)重問題。
[0016]然而，至于均具有使用非摻雜溝道層的晶體管結(jié)構(gòu)的低Vth高Im晶體管和高Vth低Itrff晶體管被嵌入在一起的情況下，不存在有關(guān)如何在半導(dǎo)體器件中嵌入具有大幅不同的1ff水平的多個(gè)晶體管的報(bào)告。

【發(fā)明內(nèi)容】

[0017]因此，本發(fā)明的目的是要提供一種方法，其中，在半導(dǎo)體集成電路器件中，具有大幅不同的Itjff水平的多個(gè)晶體管被一起嵌入在包括每一個(gè)均使用非摻雜溝道的晶體管的半導(dǎo)體器件中。
[0018]一種半導(dǎo)體集成電路器件，包括:第一晶體管；以及第二晶體管，具有高于第一晶體管的閾值電壓和處于比第一晶體管低的水平的漏電流，其中，第一晶體管包括:非摻雜第一溝道區(qū)域；以及第一屏蔽區(qū)域，接觸第一溝道區(qū)域且位于第一溝道區(qū)域的正下方，第二晶體管包括:非摻雜第二溝道區(qū)域；以及第二屏蔽區(qū)域，接觸第二溝道區(qū)域且位于第二溝道區(qū)域的正下方，第一溝道區(qū)域和第一屏蔽區(qū)域的每一個(gè)中的第一雜質(zhì)濃度分布等于第二溝道區(qū)域和第二屏蔽區(qū)域的每一個(gè)中的第二雜質(zhì)濃度分布，以及第一晶體管的第一有效溝道長度短于第二晶體管的第二有效溝道長度。
[0019]從另一個(gè)所公開的觀點(diǎn)，提供一種半導(dǎo)體集成電路器件的制造方法，該方法包括:在半導(dǎo)體襯底中形成第一導(dǎo)電類型的第一阱區(qū)，同時(shí)在第一阱區(qū)的表面形成雜質(zhì)濃度高于第一阱區(qū)的第一屏蔽層；在半導(dǎo)體襯底的上方形成非摻雜層；形成第一隔離區(qū)，用于將第一阱區(qū)分成第一導(dǎo)電類型的第二阱區(qū)和第一導(dǎo)電類型的第三阱區(qū)；經(jīng)由柵極絕緣膜在第二阱區(qū)的上方形成第一柵極電極，同時(shí)經(jīng)由柵極絕緣膜在第三阱區(qū)的上方形成柵極長度大于第一柵極電極的第二柵極電極；通過使用第一柵極電極作為掩模將與第一導(dǎo)電類型相反的第二導(dǎo)電類型的雜質(zhì)引入第二阱區(qū)中，以形成第一源極區(qū)域和第一漏極區(qū)域；以及通過使用第二柵極電極作為掩模將第二導(dǎo)電類型的雜質(zhì)引入第三阱區(qū)中，以形成第二源極區(qū)域和第二漏極區(qū)域，第二源極區(qū)域和第二漏極區(qū)域的每一個(gè)的雜質(zhì)濃度低于第一源極區(qū)域和第一漏極區(qū)域的每一個(gè)。
[0020]本文公開的半導(dǎo)體集成電路器件及其制造方法允許具有大幅不同的Itjff水平的多個(gè)晶體管被一起嵌入在包括晶體管(每一個(gè)晶體管均使用非摻雜溝道層)的半導(dǎo)體器件中。
【專利附圖】

【附圖說明】
[0021]圖1A和圖1B為本發(fā)明的實(shí)施例中的半導(dǎo)體集成電路器件的基本配置示意圖；[0022]圖2為典型晶體管的Im-1tjff圖；
[0023]圖3為當(dāng)屏蔽層具有高雜質(zhì)濃度時(shí)的Im-1tjff圖；
[0024]圖4示出來自NMOS的實(shí)際測量的結(jié)果；
[0025]圖5A、圖5B以及圖5C為本發(fā)明的實(shí)施例中的Vth控制方法的說明性視圖；
[0026]圖6為本發(fā)明的第I實(shí)施例中的半導(dǎo)體集成電路器件的示意性主要部分剖視圖，在該半導(dǎo)體集成電路器件中，低Vth高Im晶體管和高Vth低Itjff晶體管被嵌入在一起；
[0027]圖7為本發(fā)明的第I實(shí)施例中的晶體管的Im-1tjff特性的定性說明性視圖；
[0028]圖8A和圖8B為實(shí)際測量的結(jié)果的說明性視圖；
[0029]圖9示出使用溝道摻雜的傳統(tǒng)晶體管的Im-1tjff特性曲線；
[0030]圖10為本發(fā)明的第2實(shí)施例中的半導(dǎo)體集成電路器件的示意性主要部分剖視圖，在該半導(dǎo)體集成電路器件中，低Vth高Im晶體管和高Vth低Itjff晶體管被嵌入在一起；
[0031]圖1lA和圖1lB為實(shí)際測量的說明性視圖；
[0032]圖12為本發(fā)明的第3實(shí)施例中的半導(dǎo)體集成電路器件的示意性主要部分剖視圖，在該半導(dǎo)體集成電路器件中，具有三種類型的Itrff的晶體管被嵌入在一起；
[0033]圖13為本發(fā)明的第3實(shí)施例中的晶體管的Im-1tjff特性的定性說明性視圖；
[0034]圖14A和圖14B為實(shí)際測量的結(jié)果的說明性視圖；
[0035]圖15為本發(fā)明的第4實(shí)施例中的新增加的第四晶體管的示意性主要部分剖視圖；
[0036]圖16為本發(fā)明的第4實(shí)施例中的晶體管的Im-1tjff特性的定性說明性視圖；
[0037]圖17A和圖17B為實(shí)際測量的結(jié)果的說明性視圖；
[0038]圖18A和圖18B為本發(fā)明的第5實(shí)施例中的IP宏(macro)的每一個(gè)中的Im-1tjff曲線的說明性視圖；
[0039]圖19為本發(fā)明的第6實(shí)施例中的半導(dǎo)體集成電路器件的概念平面圖；
[0040]圖20示出包括在低電壓操作宏單元中的電路一部分的配置的示例；
[0041]圖21A和圖21B為本發(fā)明的第6實(shí)施例中在制造工藝完成之前的制造半導(dǎo)體集成電路器件的一些工藝步驟的說明性視圖；
[0042]圖22C和圖22D為本發(fā)明的第6實(shí)施例中圖2IB的步驟與制造工藝完成之間的制造半導(dǎo)體集成電路器件的一些工藝步驟的說明性視圖；
[0043]圖23E和圖23F為本發(fā)明的第6實(shí)施例中圖22D的步驟與制造工藝完成之間的制造半導(dǎo)體集成電路器件的一些工藝步驟的說明性視圖；
[0044]圖24G和圖24H為本發(fā)明的第6實(shí)施例中圖23F的步驟與制造工藝完成之間的制造半導(dǎo)體集成電路器件的一些工藝步驟的說明性視圖；
[0045]圖251和圖25J為本發(fā)明的第6實(shí)施例中圖24H的步驟與制造工藝完成之間的制造半導(dǎo)體集成電路器件的一些工藝步驟的說明性視圖；
[0046]圖26K和圖26L為本發(fā)明的第6實(shí)施例中圖25J的步驟與制造工藝完成之間的制造半導(dǎo)體集成電路器件的一些工藝步驟的說明性視圖；
[0047]圖27M和圖27N為本發(fā)明的第6實(shí)施例中圖26L的步驟與制造工藝完成之間的制造半導(dǎo)體集成電路器件的一些工藝步驟的說明性視圖；
[0048]圖280和圖28P為本發(fā)明的第6實(shí)施例中圖27N的步驟與制造工藝完成之間的制造半導(dǎo)體集成電路器件的一些工藝步驟的說明性視圖；
[0049]圖29Q和圖29R為本發(fā)明的第6實(shí)施例中圖28P的步驟與制造工藝完成之間的制造半導(dǎo)體集成電路器件的一些工藝步驟的說明性視圖；
[0050]圖30S為本發(fā)明的第6實(shí)施例中圖29R的步驟與制造工藝完成之間的制造半導(dǎo)體集成電路器件的一個(gè)工藝步驟的說明性視圖；
[0051]圖3IT為本發(fā)明的第6實(shí)施例中圖30S的步驟與制造工藝完成之間的制造半導(dǎo)體集成電路器件的一個(gè)工藝步驟的說明性視圖；
[0052]圖32U為本發(fā)明的第6實(shí)施例中圖3IT的步驟與制造工藝完成之間的制造半導(dǎo)體集成電路器件的一個(gè)工藝步驟的說明性視圖；
[0053]圖33V為本發(fā)明的第6實(shí)施例中圖32U的步驟與制造工藝完成之間的制造半導(dǎo)體集成電路器件的一個(gè)工藝步驟的說明性視圖；
[0054]圖34A和圖34B為本發(fā)明的第7實(shí)施例中在制造工藝完成之前的制造半導(dǎo)體集成電路器件的一些工藝步驟的說明性視圖；
[0055]圖35C和圖3?為本發(fā)明的第7實(shí)施例中圖34B的步驟與制造工藝完成之間的制造半導(dǎo)體集成電路器件的一些工藝步驟的說明性視圖；
[0056]圖36E和圖36F為本發(fā)明的第7實(shí)施例中圖3?的步驟與制造工藝完成之間的制造半導(dǎo)體集成電路器件的一些工藝步驟的說明性視圖；
[0057]圖37G為本發(fā)明的第7實(shí)施例中圖36F的步驟與制造工藝完成之間的制造半導(dǎo)體集成電路器件的一個(gè)工藝步驟的說明性視圖；
[0058]圖38H為本發(fā)明的第7實(shí)施例中圖37G的步驟與制造工藝完成之間的制造半導(dǎo)體集成電路器件的一個(gè)工藝步驟的說明性視圖；
[0059]圖391為本發(fā)明的第7實(shí)施例中圖38H的步驟與制造工藝完成之間的制造半導(dǎo)體集成電路器件的一個(gè)工藝步驟的說明性視圖；
[0060]圖40J為本發(fā)明的第7實(shí)施例中圖391的步驟與制造工藝完成之間的制造半導(dǎo)體集成電路器件的一個(gè)工藝步驟的說明性視圖；
[0061]圖41為半導(dǎo)體集成電路器件的示意性主要部分剖視圖，該半導(dǎo)體集成電路器件中，晶體管的每一個(gè)設(shè)置有相同的柵極寬度以具有可控制的溝道摻雜濃度；以及
[0062]圖42為使用非摻雜層作為溝道區(qū)域的傳統(tǒng)晶體管的示意性剖視圖。
【具體實(shí)施方式】
[0063]現(xiàn)在參照?qǐng)D1A至圖5C，將描述本發(fā)明的實(shí)施例中的半導(dǎo)體集成電路器件。圖1A和圖1B為本發(fā)明的實(shí)施例中的半導(dǎo)體集成電路器件的基本配置示意圖，其中圖1A為示出整體配置的示例的平面圖，圖1B示出晶體管的基本結(jié)構(gòu)。
[0064]如圖1A所示，半導(dǎo)體集成電路器件I包括多個(gè)宏單元(macro cell)。多個(gè)宏單元包括:高電壓操作宏單元2，以高電壓操作；以及低電壓操作宏單元3、4以及5，每一個(gè)以低電壓操作。以低電壓操作的低電壓操作宏單元3、4以及5的每一個(gè)包括通過將高Vth晶體管與低Vth晶體管結(jié)合獲得的電路。
[0065]圖1B為示出形成在每一個(gè)晶體管區(qū)域中的晶體管的基本結(jié)構(gòu)的示意性剖視圖。在半導(dǎo)體襯底11的表面，形成由非摻雜外延生長層形成的非摻雜溝道區(qū)域12，并且具有高雜質(zhì)濃度的屏蔽區(qū)域13 (其控制閾值電壓Vth并防止穿通)形成在非摻雜溝道區(qū)域12的正下方(immediately thereunder)。柵極電極15經(jīng)由柵極絕緣膜14被設(shè)置在非摻雜溝道區(qū)域12的表面的上方。淺的且具有相對(duì)較低的雜質(zhì)濃度的第一源極區(qū)域16和第一漏極區(qū)域17被設(shè)置，而位于柵極電極15正下方的非摻雜溝道區(qū)域12置于第一源極區(qū)域16和第一漏極區(qū)域17之間。深的且具有相對(duì)較高的雜質(zhì)濃度的第二源極區(qū)域18和第二漏極區(qū)域19被設(shè)置在第一源極區(qū)域16和第一漏極區(qū)域17的外側(cè)。
[0066]這種情況下，對(duì)于柵極電極15，可以使用多晶硅，可以使用金屬(例如，TiN)，或者也可以使用多晶硅和金屬(例如，TiN)的疊層結(jié)構(gòu)。第一源極區(qū)域16和第一漏極區(qū)域17產(chǎn)生LDD (輕摻雜漏極)區(qū)域或延伸區(qū)域，但它們并不是不可或缺的?？梢詢H適當(dāng)?shù)卦O(shè)置第二源極區(qū)域18和第二漏極區(qū)域19。
[0067]這里，將描述導(dǎo)致本發(fā)明的情形。在均具有使用非摻雜溝道層的晶體管結(jié)構(gòu)的低Vth高Im晶體管和高Vth低Itjff晶體管被嵌入在一起的情況下，使用屏蔽層中的雜質(zhì)濃度控制閾值電壓vth。本發(fā)明的發(fā)明人最近發(fā)現(xiàn)，當(dāng)使用屏蔽層中的雜質(zhì)濃度控制閾值電壓Vth時(shí)，與使用溝道摻雜的情況相比，結(jié)漏電流顯現(xiàn)明顯嚴(yán)重的問題并對(duì)高Vth晶體管的形成產(chǎn)生了顯著的影響。
[0068]為了說明該情形，首先將給出對(duì)典型晶體管的Im-1tjff圖的說明。圖2為典型晶體管的Im-1tjff圖，其中縱軸表示呈對(duì)數(shù)的1。?。從圖中能夠看出，晶體管中的漏電流1ff是從漏極流到源極的亞閾值電流與從漏極流到襯底的結(jié)漏電流的總和。
[0069]這兩種電流中，亞閾值電流通過憑借向襯底施加反向電壓來增加Vth等減小。與之相比，結(jié)漏電流通過憑借向襯底施加反向電壓來增加Vth等增加。由于Im是隨著Vth增加而減小的單調(diào)函數(shù)，因而Im-1trff圖具有最小值。[0070]在使用溝道摻雜的情況下，即使溝道摻雜的量沒有太大增加，也能夠?qū)崿F(xiàn)高Vth。因此，結(jié)漏電流不存在嚴(yán)重問題。然而，在使用非摻雜溝道層的情況下，使用屏蔽層控制Vth，使得需要進(jìn)一步將屏蔽層中的初始高雜質(zhì)濃度增加到更高水平。
[0071]圖3為當(dāng)屏蔽層具有高雜質(zhì)濃度時(shí)的Im-1tjff圖。如圖42所示，當(dāng)屏蔽層具有高濃度時(shí)，結(jié)漏電流不合期望地增加，從而顯著地增加Im-1tjff圖的最小值。結(jié)果是，遇到難以將Itjff減小到需要的水平的新問題。應(yīng)注意，圖中圓形標(biāo)記表示處于Vbb的設(shè)定值處的U。
[0072]圖4示出來自NMOS的實(shí)際測量的結(jié)果。這里，1n-1off曲線是通過改變Vbb從而改變Vth獲得的。虛線表示柵極長度被設(shè)定為45nm以及當(dāng)形成屏蔽層時(shí)B的用量(dose)被設(shè)定為2 X IO13CnT2的情況。實(shí)線表示柵極長度被設(shè)定為45nm以及當(dāng)形成屏蔽層時(shí)B的用量被設(shè)定為3X 1013cm_2的情況。在任一,清況下，有效溝道長度Leff是大約30nm。應(yīng)注意，圖中圓形標(biāo)記的每一個(gè)表示當(dāng)NMOS實(shí)際上作為器件被驅(qū)動(dòng)時(shí)處于Vbb的設(shè)定值處的1。?。
[0073]從圖中明顯看出，通過增加當(dāng)形成屏蔽層時(shí)的用量，能減小處于Vbb的設(shè)定值的漏電流1。?。然而，與在低用量晶體管中改變Vbb的情況相比，1n-1off比值下降，而且可能被不合期望地最小化的Itjff具有不小于InA的這樣高的值。
[0074]為了解決這種問題，可以使用Vbb適當(dāng)?shù)乜刂聘遃th低Itjff晶體管的閾值電壓Vth。然而，為了各自單獨(dú)地將Vbb施加到低Vth晶體管和高Vth晶體管，需要由多個(gè)阱區(qū)的單獨(dú)形成等造成的復(fù)雜布局，這不是實(shí)際可行的。即使使用Vbb控制Vth，能夠被最小化的Itjff的值也不能被減小到小于InA。[0075]使用非摻雜溝道層的晶體管優(yōu)選地與上述ABB結(jié)合使用。然而，這時(shí)，在由電荷泵電路產(chǎn)生的反向體偏壓Vbb的施加期間，結(jié)漏電流進(jìn)一步增加。增加的結(jié)漏電流導(dǎo)致需要增加電荷泵電路的容量并增加面積。
[0076]如何嵌入三種類型的非摻雜溝道晶體管(包括具有顯著低的水平1。?的一個(gè)晶體管)而不是具有不同閾值電壓Vth的兩種類型的晶體管，這也是未知的。
[0077]如上所述，在本發(fā)明的實(shí)施例中，形成在晶體管區(qū)域的每一個(gè)中的晶體管的閾值電壓Vth通過有效溝道長度Lrff來控制，同時(shí)在非摻雜溝道區(qū)域12和屏蔽區(qū)域13的每一個(gè)中設(shè)置相同的雜質(zhì)濃度分布。一個(gè)實(shí)施例通過物理柵極長度控制有效溝道長度。另一個(gè)實(shí)施例通過源漏結(jié)深度或者物理柵極長度和源漏結(jié)深度兩者控制有效溝道長度。
[0078]圖5A、圖5B以及圖5C為本發(fā)明的實(shí)施例中的Vth控制方法的說明性視圖。在圖5A中，與圖1B所示的基本結(jié)構(gòu)相比，高Vth晶體管的柵極長度增加，而其它條件保持相同。由于柵極長度在這里增加，因而有效溝道長度Leff自然增加，從而產(chǎn)生高Vth低漏電流晶體管。
[0079]在圖5B中，與圖1B所示的基本結(jié)構(gòu)相比，高Vth晶體管的第一源極區(qū)域16和第一漏極區(qū)域17中的雜質(zhì)濃度減小，而包括物理柵極長度的其它條件保持相同。由于第一源極區(qū)域16和第一漏極區(qū)域17中的雜質(zhì)濃度在這里減小，包括橫向方向的源漏結(jié)深度減小。因此，有效溝道長度Lrff增加，從而產(chǎn)生高Vth低漏電流晶體管。
[0080]在圖5C中，與圖1B所示的基本結(jié)構(gòu)相比，柵極長度增加，以及與圖1B所示的基本結(jié)構(gòu)相比，第一源極區(qū)域16和第一漏極區(qū)域17中的雜質(zhì)濃度減小，而其它條件保持相同。由于在這里柵極長度增加以及第一源極區(qū)域16和第一漏極區(qū)域17中的雜質(zhì)濃度減小，從而實(shí)現(xiàn)的結(jié)合效果進(jìn)一步增加有效溝道長度Leff,產(chǎn)生出更高Vth的低漏電流晶體管。
·[0081]通過這樣控制有效溝道Lrff而不改變非摻雜溝道區(qū)域12和屏蔽區(qū)域13中的雜質(zhì)分布，可以實(shí)現(xiàn)高閾值電壓Vth連同低水平漏電流1。?。應(yīng)注意，設(shè)置在圖1A所示的高電壓操作宏單元2中的晶體管可以適當(dāng)?shù)赜删哂型ㄟ^溝道摻雜可控制的閾值電壓Vth的典型晶體管形成。
[0082](第I實(shí)施例)
[0083]接下來，參照?qǐng)D6至圖12，將描述本發(fā)明的第I實(shí)施例中的半導(dǎo)體集成電路器件。圖6為本發(fā)明的第I實(shí)施例中的半導(dǎo)體集成電路器件的示意性剖視圖，在該半導(dǎo)體集成電路器件中，低Vth高Im晶體管和高Vth低Itjff晶體管被嵌入在一起。低Vth高Im晶體管在左側(cè)示出，而高Vth低Itjff晶體管在右側(cè)示出。
[0084]如圖6所示，在半導(dǎo)體襯底21的表面，形成濃度為6X IO18CnT3的屏蔽層22，并且非摻雜層在屏蔽層22上外延生長以用作溝道層23。非摻雜層有意不摻雜有雜質(zhì)(除了自動(dòng)摻雜之外)，以具有小于IXlO17cnT3的超低濃度。半導(dǎo)體襯底21實(shí)際上是阱區(qū)。
[0085]接下來，形成柵極絕緣膜24，然后柵極電極25i和252形成在柵極絕緣膜24上。此時(shí)，在左側(cè)的低Vth高Im晶體管的柵極電極25i的柵極長度被設(shè)定為45nm，并且在右側(cè)的高Vth低Itjff晶體管的柵極電極252的柵極長度被設(shè)定為55nm。
[0086]接下來，使用柵極電極25i和252作為掩模，執(zhí)行雜質(zhì)的淺離子注入以形成LDD區(qū)域261和262。然后，形成側(cè)壁絕緣膜(省略對(duì)其的說明)，然后執(zhí)行深離子注入以形成源極/漏極區(qū)域271和272，緊隨的是為了激活執(zhí)行的熱處理。此時(shí)，注入雜質(zhì)的橫向擴(kuò)散在左右晶體管的每一個(gè)中大體相等，使得其有效溝道長度Leff是大約30nm和40nm。
[0087]圖7為本發(fā)明的第I實(shí)施例中的晶體管的Hff特性的定性說明性視圖。細(xì)實(shí)線表不低Vth聞1n晶體管的特性曲線，粗實(shí)線表不聞Vth低Itjff晶體管的特性曲線。應(yīng)注意，虛線表示當(dāng)屏蔽層的用量提高而不改變溝道長度時(shí)的高Vth低Itjff晶體管的特性曲線，以作為參考。
[0088]如圖中的虛線所表示的，當(dāng)屏蔽層的用量提高而不改變溝道長度以獲得高Vth時(shí)，結(jié)漏電流增加使得漏電流1。?沒有明顯減少。另一方面，如粗實(shí)線所表示的，當(dāng)溝道長度增加而不改變用量以獲得高Vth時(shí)，漏電流Itjff顯著地減少。
[0089]本發(fā)明的第I實(shí)施例中的晶體管結(jié)構(gòu)抵抗短溝道效應(yīng)，并主要針對(duì)低電壓操作。結(jié)果是，低Vth高Im晶體管的柵極長度能夠被設(shè)定得短于傳統(tǒng)類型的晶體管。另一方面，高Vth晶體管的柵極長度被設(shè)定為與傳統(tǒng)柵極長度類似。這能夠防止電路面積增加。
[0090]圖8A和圖8B為實(shí)際測量結(jié)果，其中圖8A示出NMOS的結(jié)果，圖8B示出PMOS的結(jié)果。在附圖的每一個(gè)中，細(xì)實(shí)線表示當(dāng)柵極長度被設(shè)定為45nm以及有效溝道長度被設(shè)定為大約30nm時(shí)的特性曲線，粗實(shí)線表示當(dāng)柵極長度被設(shè)定為55nm以及有效溝道長度被設(shè)定為大約40nm時(shí)的特性曲線。應(yīng)注意，虛線表示當(dāng)柵極長度被保持處于45nm以及屏蔽層中的雜質(zhì)濃度增加1.5倍時(shí)的特性曲線。應(yīng)注意，這里，通過將Vdd設(shè)定為0.9V并改變Vbb來檢查NMOS的特性，同時(shí)通過將Vdd設(shè)定為-0.9V來檢查PMOS的特性。附圖中的圓形標(biāo)記的每一個(gè)代表施加到實(shí)際電路的Vbb (即，作為目標(biāo)Vbb的處于0.3V或-0.3V的值)。
[0091]如從附圖中明顯看出的，通過在不增加屏蔽層的用量的情況下使用溝道長度獲得聞Vth，可以在目標(biāo)Vbb處減少漏電流Itxff,同時(shí)提聞聞Vth低Itxff晶體管的Im-1off比。另外，對(duì)于NM0S，可被最小化的Itjff值還能被減小到小于InA，以及對(duì)于PM0S，可被最小化的Itjff值還能被減小到小于InA幾乎一 個(gè)數(shù)量級(jí)的值。
[0092]圖9示出使用溝道摻雜的現(xiàn)有晶體管的Im-1tjff特性曲線。具有這種結(jié)構(gòu)的晶體管具有較低的Vbb依賴性，使得通過改變溝道摻雜量以改變Vth來獲得Im-1tjff特性曲線。應(yīng)注意，實(shí)線表示當(dāng)柵極長度被設(shè)定為50nm以及有效溝道長度被設(shè)定為大約35nm時(shí)的測量結(jié)果，同時(shí)虛線表示當(dāng)柵極長度被設(shè)定為60nm以及有效溝道長度被設(shè)定為大約45nm時(shí)的測量結(jié)果。在現(xiàn)有晶體管中并沒有明確觀察到在本發(fā)明的第I實(shí)施例中觀察到的Im-1tjff比的顯著提高。
[0093]因而，在本發(fā)明的第I實(shí)施例中，使用柵極長度來控制晶體管的閾值電壓Vth，而不用改變用量。它能提高Im-1tjff比并獲得低1。?的非摻雜溝道晶體管，其中由RDF導(dǎo)致的閾值電壓Vth的波動(dòng)能夠顯著地減少。
[0094](第2實(shí)施例)
[0095]接下來，參照?qǐng)D10、圖1lA以及圖11B，將描述本發(fā)明的第2實(shí)施例中的半導(dǎo)體集成電路器件。圖10為本發(fā)明的第2實(shí)施例中的半導(dǎo)體集成電路器件的示意性剖視圖，在該半導(dǎo)體集成電路器件中，低Vth高Im晶體管和高Vth低Itjff晶體管被嵌入在一起。低Vth高1n晶體管在左側(cè)示出，而高Vth低Itjff晶體管在右側(cè)示出。
[0096]如圖10所示，屏蔽層22在半導(dǎo)體襯底21的表面形成，屏蔽層22具有由處于2 X IO13CnT2用量B的離子注入造成的濃度，并且非摻雜層在屏蔽層22上外延生長以用作溝道層23。非摻雜層有意不摻雜有雜質(zhì)(除了自動(dòng)摻雜之外)，以具有小于IXlO17cnT3的超低濃度。半導(dǎo)體襯底21實(shí)際上是阱區(qū)。
[0097]接下來，形成柵極絕緣膜24，然后柵極電極25i和253形成在柵極絕緣膜24上。此時(shí)，左側(cè)的低Vth高Im晶體管的柵極電極25i的柵極長度和右側(cè)的高Vth低Itjff晶體管的柵極電極253的柵極長度被設(shè)定為45nm。
[0098]接下來，使用柵極電極25i和253作為掩模，執(zhí)行雜質(zhì)的淺離子注入以形成LDD區(qū)域261和263。此時(shí)，為了形成LDD區(qū)域261;利用IkeV的加速能量注入8X IO14CnT2用量的As，并且，為了形成LDD區(qū)域263，利用IkeV注入4X IO14CnT2用量的As。應(yīng)注意，對(duì)于PM0S，利用0.3keV注入3.6 X IO1W2的B，以及利用0.3keV注入2 X IO14CnT2的B。
[0099]接下來，形成側(cè)壁(省略對(duì)其的說明)，然后執(zhí)行深離子注入以形成源極/漏極區(qū)域27!和273，緊隨的是用于激活的熱處理。此時(shí)，由于LDD區(qū)域263的雜質(zhì)濃度低于LDD區(qū)域26i，因此，右側(cè)的晶體管的有效溝道長度增加，從而導(dǎo)致高Vth。
[0100]圖1lA和圖1lB為實(shí)際測量的說明性視圖，其中圖1lA示出NMOS的測量結(jié)果，圖1lB示出PMOS的測量結(jié)果。在附圖的每一個(gè)中，細(xì)實(shí)線表示低Vth高Im晶體管的特性曲線，粗實(shí)線表示高Vth低Itjff晶體管的特性曲線。如圖所示，處于目標(biāo)Vbb的漏電流Itjff能被減小一個(gè)數(shù)量級(jí)。另外，對(duì)于NMOS和PMOS的每一個(gè)，最小可達(dá)的Itjff值還能被減小到小于InA
一個(gè)數(shù)量級(jí)。
[0101]因而,在本發(fā)明的第2實(shí)施例中，使用LDD區(qū)域的雜質(zhì)濃度控制Vth，而不用改變溝道長度。結(jié)果是，非摻雜晶體管的電路面積能夠與現(xiàn)有晶體管之一保持相同。
[0102](第3實(shí)施例)
[0103]接下來，參照?qǐng)D12至圖·14B，將描述本發(fā)明的第3實(shí)施例中的半導(dǎo)體集成電路器件。圖12為本發(fā)明的第3實(shí)施例中的半導(dǎo)體集成電路器件的示意性剖視圖，在該半導(dǎo)體集成電路器件中，具有三種類型的Itjff的晶體管被嵌入在一起。低Vth高Im晶體管在左側(cè)示出，聞Vth低1ff晶體管在中間不出，以及超聞Vth超低Itjff晶體管在右側(cè)不出。
[0104]如圖12所示，屏蔽層22在半導(dǎo)體襯底21的表面形成，屏蔽層22具有由處于2 X IO13Cm-2用量的B的離子注入造成的濃度，并且非摻雜層在屏蔽層22上外延生長以用作溝道層23。非摻雜層有意不摻雜有雜質(zhì)(除了自動(dòng)摻雜之外)，以具有不大于IXlO17cnT3的超低濃度。半導(dǎo)體襯底21實(shí)際上是阱區(qū)。
[0105]接下來，形成柵極絕緣膜24，然后柵極電極25p252以及254形成在柵極絕緣膜24上。此時(shí)，左側(cè)的低Vth高Im晶體管的柵極電極25i的柵極長度被設(shè)定為45nm，并且中間的高Vth低Itjff晶體管的柵極電極252的柵極長度被設(shè)定為55nm。而且，右側(cè)的超高Vth超低1ff晶體管的柵極電極254的柵極長度被設(shè)定為65nm。
[0106]然后，使用柵極電極25p252以及254作為掩模，執(zhí)行雜質(zhì)的淺離子注入以形成LDD區(qū)域26p262以及264。此時(shí)，為了形成LDD區(qū)域Zei和262，利用IkeV的加速能量注入8 X IO14用量的As，并且，為了形成LDD區(qū)域264，利用IkeV注入4X IO14CnT2用量的As。應(yīng)注意，對(duì)于 PM0S，利用 0.3keV 注入 3.6 X IO14CnT2 的 B,以及利用 0.3keV 注入 2 X IO1W2 的 B。
[0107]接下來，形成側(cè)壁絕緣膜(省略對(duì)其的說明)，然后執(zhí)行深離子注入以形成源極/漏極區(qū)域27p272以及274，緊隨的是用于激活的熱處理。此時(shí)，由于LDD區(qū)域264的雜質(zhì)濃度低于LDD區(qū)域26i和262，因此，右側(cè)的晶體管的有效溝道長度增加，從而導(dǎo)致高Vth。應(yīng)注意，低Vth高Im晶體管的有效溝道長度是大約30nm，高Vth低Itjff晶體管的有效長度是大約40nm,以及超高Va超低Itjff晶體管的有效長度是大約55nm。
[0108]圖13為本發(fā)明的第3實(shí)施例中的晶體管的Im-1tjff特性的定性說明性視圖。細(xì)實(shí)線表不低Vth聞Im晶體管的特性曲線，粗實(shí)線表不聞Vth低Itjff晶體管的特性曲線。另一方面，點(diǎn)劃線表示超高Vth超低Itjff晶體管的特性曲線。如圖所示，當(dāng)實(shí)施具有不同閾值電壓Vth的三種類型的晶體管時(shí)，能夠顯著地減小具有超高Vth的晶體管中的漏電流1?！?。
[0109]圖14A和圖14B為實(shí)際測量的說明性視圖，其中圖14A示出NMOS的測量結(jié)果，圖14B示出PMOS的測量結(jié)果。在附圖的每一個(gè)中，細(xì)實(shí)線表示低Vth高Im晶體管的特性曲線，粗實(shí)線表不聞Vth低Itjff晶體管的特性曲線，以及點(diǎn)劃線表不超聞Vth超低Itxff晶體管的特性曲線。
[0110]因而，在本發(fā)明的第3實(shí)施例中，通過結(jié)合地改變溝道長度和LDD區(qū)域的雜質(zhì)濃度，能夠獲得三種不同的閾值電壓Vth，而不用改變用量。
[0111](第4實(shí)施例)
[0112]接下來，參照?qǐng)D15至圖17B，將描述本發(fā)明的第4實(shí)施例中的半導(dǎo)體集成電路器件。在第4實(shí)施例中，在上述第3實(shí)施例的半導(dǎo)體集成電路器件中，形成具有很低水平的漏電流1。?的第四晶體管。圖15為本發(fā)明的第4實(shí)施例中的新增加的第四晶體管的示意性剖視圖。柵極長度被設(shè)定為115nm，并且LDD區(qū)域265通過兩步離子注入形成，以具有分等級(jí)的雜質(zhì)濃度分布，從而減 少結(jié)漏電流并進(jìn)一步減少漏電流1。?。應(yīng)注意，有效溝道長度是大約lOOnm。
[0113]具體地，利用IkeV注入2X IO14CnT2用量的As，并且，利用IkeV注入2X IO14CnT2用量的P。由于P擴(kuò)散得比As快，形成在LDD區(qū)域265的每一個(gè)與屏蔽層之間的pn結(jié)附近的雜質(zhì)濃度的梯度比較不陡峭，并且結(jié)漏電流減少。應(yīng)注意，當(dāng)利用0.3keV為PMOS注入2 X IO14CnT2的B時(shí)的結(jié)漏電流處于低水平。因此，能夠僅使用柵極長度充分減少漏電流U。
[0114]圖16為本發(fā)明的第4實(shí)施例中的晶體管的Im-1tjff特性的定性說明性視圖。細(xì)實(shí)線表不低Vth聞Im晶體管的特性曲線，粗實(shí)線表不聞Vth低Itjff晶體管的特性曲線。另一方面，點(diǎn)劃線表不超聞Vth超低Itxff晶體管的特性曲線，以及雙點(diǎn)劃線表不新增加的超聞Vth超低Itjff晶體管的特性曲線。如圖所示，通過在LDD區(qū)域提供比較不陡峭的雜質(zhì)濃度分布，能夠進(jìn)一步減少漏電流1。?。
[0115]圖17A和圖17B為實(shí)際測量的說明性視圖，其中圖17A示出NMOS的測量結(jié)果，圖17B示出PMOS的測量結(jié)果。在附圖的每一個(gè)中，細(xì)實(shí)線表示低Vth高Im晶體管的特性曲線，粗實(shí)線表不聞Vth低Itxff晶體管的特性曲線。另一方面，點(diǎn)劃線表不超聞Vth超低Itxff晶體管的特性曲線，以及雙點(diǎn)劃線表示新增加的超高Vth超低Itjff晶體管的特性曲線。
[0116]因而，在本發(fā)明的第4實(shí)施例中，通過組合地改變溝道長度、LDD區(qū)域的雜質(zhì)濃度以及濃度的分布，能夠獲得四種不同的閾值電壓Vth和不同的漏電流Itjff，而不用改變屏蔽用量。根據(jù)需要，如果例如利用2keV的IX IO14CnT2的P的離子注入被施加到NM0S，以及利用0.6keV的5 X IO13CnT3的B的離子注入被施加到PMOS，pn結(jié)處雜質(zhì)濃度的梯度變得比較不陡峭，以實(shí)現(xiàn)漏電流Itjff的進(jìn)一步減少。
[0117](第5實(shí)施例)
[0118]接下來，參照?qǐng)D18A和圖18B，將描述本發(fā)明的第5實(shí)施例中的半導(dǎo)體集成電路器件。第5實(shí)施例使IP宏能夠共用于現(xiàn)有溝道摻雜晶體管和上述第I實(shí)施例至第4實(shí)施例中的任何晶體管。
[0119]在基于現(xiàn)有溝道摻雜晶體管的IP宏的每一個(gè)中，使用相同的柵極長度，并且使用溝道摻雜的量控制閾值電壓vth。另一方面，在基于上述第I實(shí)施例至第4實(shí)施例中的晶體管的IP宏的每一個(gè)中，使用柵極長度和LDD區(qū)域的雜質(zhì)濃度控制閾值電壓Vth。
[0120]圖18A和圖18B為本發(fā)明的第5實(shí)施例中的IP宏的每一個(gè)中的Im-1tjff曲線的說明性視圖。圖18A示出使用現(xiàn)有晶體管的IP宏的每一個(gè)中的Im-1tjff曲線，其在這里作為示例示出:其中柵極長度被設(shè)定為50nm并使用溝道摻雜量控制Vth。
[0121]圖18B示出使用本發(fā)明的實(shí)施例中的晶體管的IP宏的每一個(gè)中的Im-1tjff曲線，其在這里作為示例示出:其中低Vth高Im晶體管的柵極長度被設(shè)定為45nm以及高Vth低Itjff晶體管的柵極長度被設(shè)定為55nm。前述配置能夠通過從使用現(xiàn)有晶體管的IP宏的設(shè)計(jì)數(shù)據(jù)提取有關(guān)低Vth聞1n晶體管和聞Vth低Itxff晶體管的每一個(gè)的數(shù)據(jù)并將柵極長度減少或增加5nm來實(shí)施。該操作能夠自動(dòng)執(zhí)行以基本上允許IP宏變得通用。
[0122](第6實(shí)施例)
[0123]接下來，參照?qǐng)D19至圖33V，將描述本發(fā)明的第6實(shí)施例中的半導(dǎo)體集成電路器件。應(yīng)注意，圖19至圖33V示出包括第I實(shí)施例至第5實(shí)施例中半導(dǎo)體器件的每一個(gè)的制造方法。
[0124]圖19為本發(fā)明的第6實(shí)施例中的半導(dǎo)體集成電路器件的概念平面圖。半導(dǎo)體集成電路器件包括多個(gè)宏單元。多個(gè)宏單元包括；高電壓操作宏單元31，以高電壓操作；以及低電壓操作宏單元32、33以及34，每一個(gè)以低電壓操作。以低電壓操作的低電壓操作宏單兀32、33以及34的每一個(gè)包括通過將聞Vth晶體管與低Vth晶體管結(jié)合獲得的電路。
[0125]圖20示出包括在低電壓操作宏單元的每一個(gè)中的電路的部件的配置的示例。在圖中，由實(shí)點(diǎn)表不的電路的每一個(gè)由聞Vth晶體管形成。在圖中，由空點(diǎn)表不的電路的每一個(gè)由低Vth晶體管形成。
[0126]接下來，參照?qǐng)D21A至圖33V，將描述本發(fā)明的第6實(shí)施例中半導(dǎo)體集成電路器件的制造工藝步驟。首先，如圖21A所示，用于掩模校準(zhǔn)的標(biāo)記52形成在硅襯底51的產(chǎn)物形成區(qū)域的外側(cè)。然后，厚度為0.5nm的SiO2膜53形成在硅襯底51的整個(gè)表面的上方，以保護(hù)其表面。
[0127]接下來，如圖21B所示，形成具有與NMOS形成區(qū)域?qū)?yīng)的開口的光刻掩模54。然后，為了形成深P型阱區(qū)55，利用150keV的加速能量從四個(gè)方向離子注入7.5 X IO12CnT2用量的B。應(yīng)注意，總用量是3X1013cm_2。
[0128]隨后，如圖22C所示，利用30keV的加速能量離子注入5 X IO14CnT2用量的Ge，以及利用5keV的加速能量離子注入5 X IO14CnT2用量的C。應(yīng)注意，Ge在Si襯底中產(chǎn)生非晶區(qū)，C更可能被設(shè)定在晶格位置，并且置于晶格位置的C有助于阻止B擴(kuò)散。然后，為了在溝道區(qū)域正下方形成高濃度屏蔽層56，利用20keV的加速能量離子注入0.9 X IO13CnT2的B，以及利用IOkeV的加速能量離子注入1.0X IO13CnT2的B，同時(shí)利用IOkeV的加速能量離子注入
1.0XlO1W2 的 BF2。
[0129]接下來，去除光刻掩模54。然后，厚度為3nm的SiO2膜53新形成在硅襯底51的整個(gè)表面的上方，以通過在810°C執(zhí)行了 20秒鐘的ISSG (原位蒸汽產(chǎn)生)工藝保護(hù)其表面。之后，如圖22D所示，設(shè)置具有與PMOS形成區(qū)域?qū)?yīng)的開口的新光刻掩模57，利用360keV的加速能量從四個(gè)方向離子注入7.5X IO12CnT2濃度的P，以形成深η型阱區(qū)58。
[0130]隨后，如圖23Ε所示，利用130keV的加速能量離子注入0.9X IO13CnT2的Sb、利用80keV的加速能量離子注入0.9X IO13CnT2的Sb以及利用20keV的加速能量離子注入
1.5 X IO13CnT2的Sb,以形成位于溝道正下方的高濃度屏蔽層59。
[0131]接下來，去除光刻掩模57。之后，在600°C執(zhí)行退火處理150秒鐘以發(fā)生再結(jié)晶，然后，在1000°c執(zhí)行快速熱退火O秒鐘(S卩，幾微秒)，以激活注入離子的每一個(gè)。然后，如圖23F所示，去除Si02膜53，并且氧化整個(gè)表面以通過在810°C執(zhí)行了 20秒鐘的ISSG (原位蒸汽產(chǎn)生)工藝生長3nm的SiO2膜(然后將其去除)。通過這么做，能夠去除在硅襯底的表面中注入的撞擊(knock-on)氧。然后，外延生長厚度為25nm的非摻雜硅層60。硅層60用作溝道區(qū)域。
[0132]接下來，如圖24G所示，通過在810°C執(zhí)行了 20秒鐘的ISSG(原位蒸汽產(chǎn)生)工藝，在硅層60的表面上形成厚度為3nm的SiO2膜61。然后，通過在775°C執(zhí)行了 60分鐘的低壓CVD工藝，形成厚度為90nm的SiN膜62。
[0133]接下來，如圖24H所示，形成用于STI (淺溝槽隔離)的隔離溝槽63。之后，通過再次在810°C執(zhí)行了 20秒鐘的ISSG工藝，在隔離溝槽63的表面形成線性氧化膜64。然后，使用HDP (高密度等離子體)_CVD方法，在整個(gè)表面的的上方，在450°C生長SiO2膜65以完全填充隔離溝槽63。然后，使用將SiN膜62用作停止層(stopper)的CMP (化學(xué)機(jī)械拋光)方法，通過拋光去除剩余的SiO2膜65。
[0134]接下來，如圖251所示，使用HF溶液，去除與50nm的厚度對(duì)應(yīng)的SiO2膜65的表面。之后，使用磷酸去除SiN膜62。
[0135]接下來，如圖25J所示，設(shè)置具有與高電壓操作NMOS形成區(qū)域?qū)?yīng)的開口的光刻掩模66，利用150keV的加速能量從四個(gè)方向離子注入7.5X IO12CnT2用量的B，以形成深p型阱區(qū)67。隨后，利用2keV的加速能量注入5 X IO12CnT2用量的B以形成溝道摻雜區(qū)域68。
[0136]接下來，如圖26K所示，去除光刻掩模66，然后新設(shè)置具有與高電壓操作PMOS形成區(qū)域?qū)?yīng)的開口的光刻掩模69。然后，使用光刻掩模69作為掩模，利用360keV的加速能量從四個(gè)方向離子注入7.5X IO12CnT2用量的P，以形成深η型阱區(qū)70。隨后，利用2keV的加速能量注入5 X IO12CnT2用量的P以形成溝道摻雜區(qū)域71。
[0137]接下來，如圖26L所示，去除光刻掩模69，之后，去除SiO2膜61，并且在750°C執(zhí)行氧化處理52分鐘以形成厚度為7nm的柵極氧化膜72。然后，從低電壓操作MOS形成區(qū)域的表面選擇性地去除柵極氧化膜72。之后，通過在810°C執(zhí)行了 8秒鐘的ISSG工藝，厚度為2nm的SiO2膜形成以用作柵極氧化膜73。
[0138]接下來，如圖27M所示，通過在605°C執(zhí)行的低壓CVD方法，厚度為IOOnm的非摻雜多晶硅層形成然后圖案化以形成柵極電極751至756。這里，低電壓操作高速M(fèi)OS形成區(qū)域中的柵極電極75i和753的每一個(gè)的柵極長度被設(shè)定為45nm，低電壓操作低漏電流MOS形成區(qū)域中的柵極電極752和754的每一個(gè)的柵極長度被設(shè)定為55nm。另一方面，高電壓操作MOS形成區(qū)域中的柵極電極755和756的每一個(gè)的柵極長度被設(shè)定為340nm。
[0139]接下來，如圖27N所示，設(shè)置具有與高電壓操作NMOS形成區(qū)域?qū)?yīng)的開口的光刻掩模76，并且利用35keV的加速能量離子注入2 X IO13CnT2用量的P以形成η型LDD區(qū)域77。
[0140]接下來，如圖280所示，去除光刻掩模76，并且然后設(shè)置具有與高電壓操作PMOS形成區(qū)域和低電壓操作低漏電流PMOS形成區(qū)域?qū)?yīng)的開口的光刻掩模78。然后，使用光刻掩模78作為掩模，利用0.3keV的加速能量離子注入2 X IO14CnT2用量的B以同時(shí)形成p型LDD區(qū)域79和80。
[0141]接下來，如圖28P所示，去除光刻掩模76，然后設(shè)置具有與低電壓操作低漏電流NMOS形成區(qū)域?qū)?yīng)的開口的光刻掩模81。然后，使用光刻掩模81作為掩模，利用IkeV的加速能量離子注入4X IO14CnT2用量的As以形成η型延伸區(qū)域82。
[0142]接下來，如圖29Q所示，去除光刻掩模81，并且然后設(shè)置具有與低電壓操作高速NMOS形成區(qū)域?qū)?yīng)的開口的光刻掩模83。然后，使用光刻掩模83作為掩模，利用IkeV的加速能量離子注入8 X IO14CnT2用量的As以形成η型延伸區(qū)域84。
[0143]接下來，如圖29R所示，去除光刻掩模83，并且然后設(shè)置具有與低電壓操作高速PMOS形成區(qū)域?qū)?yīng)的開口的光刻掩模85。然后，使用光刻掩模85作為掩模，利用0.3keV的加速能量離子注入3.6X IO14CnT2用量的B以形成P型延伸區(qū)域86。
[0144]接下來，如圖30S所示，去除光刻掩模85，之后，通過CVD方法，厚度為80nm的SiO2膜在520°C形成在整個(gè)表面的上方然后通過反應(yīng)離子刻蝕進(jìn)行蝕刻以形成側(cè)壁87。
[0145]接下來，如圖31T所示，形成具有與NMOS形成區(qū)域?qū)?yīng)的開口的光刻掩模88，并且利用SkeV的加速能量離子注入1.2X IO16Cm-2用量的P以形成η型源極/漏極區(qū)域8%至893。此時(shí)，在柵極電極753、754以及756上同時(shí)執(zhí)行柵極摻雜。
[0146]接下來，如圖32U所示， 去除光刻掩模88，并且然后形成具有與PMOS形成區(qū)域?qū)?yīng)的開口的光刻掩模90。使用光刻掩模90作為掩模，利用4keV的加速能量離子注入6X IO15CnT2用量的B以形成P型源極/漏極區(qū)域禮至則^此時(shí)，在柵極電極75ρ752以及755上同時(shí)執(zhí)行柵極摻雜。
[0147]然后，去除光刻掩模90。之后，在1025°C執(zhí)行快速熱退火O秒鐘(幾微秒)，以激活注入離子并且還在柵極電極75i至756中擴(kuò)散雜質(zhì)。應(yīng)注意，在1025°C執(zhí)行O秒鐘的快速熱退火足以將雜質(zhì)擴(kuò)散到柵極電極75ρ752以及755的最低部分與柵極氧化膜之間的界面。另一方面，在NMOS的溝道區(qū)域中，注入的C抑制B的擴(kuò)散，同時(shí)，在PMOS的溝道區(qū)域中，Sb的慢擴(kuò)散保持陡峭的雜質(zhì)分布。
[0148]之后，依次執(zhí)行Co濺射步驟、用于硅化的熱處理步驟、去除未反應(yīng)的Co的步驟以及形成厚度為50nm的SiN停止膜(stopper film)的步驟,然而省略對(duì)其的說明。
[0149]接下來，如圖33V所示，由SiO2制成且厚度為500nm的中間層絕緣膜92通過HDP-CVD方法形成且通過CMP方法平坦化。在中間層絕緣膜92中，形成抵達(dá)源極/漏極區(qū)域的通孔，并且插塞93形成在其中。
[0150]接下來，形成SiN停止膜(省略對(duì)其的說明)和第二中間層絕緣膜94，并且在其中形成曝光插塞93的導(dǎo)線溝槽。在導(dǎo)線溝槽中，Cu經(jīng)由阻擋金屬嵌入(省略對(duì)其的說明)并通過CMP方法拋光以形成嵌入導(dǎo)線95。之后，根據(jù)需要的多層互連的數(shù)量執(zhí)行形成中間層絕緣膜、形成插塞、形成中間層絕緣膜以及形成嵌入導(dǎo)線的步驟，然而省略對(duì)其的說明。在此方式，完成半導(dǎo)體集成電路器件基本結(jié)構(gòu)。
[0151]因而，在本發(fā)明的第6實(shí)施例中，高電壓驅(qū)動(dòng)部分由現(xiàn)有宏單元形成，而低電壓驅(qū)動(dòng)部分由本發(fā)明的宏單元形成。在低電壓驅(qū)動(dòng)部分的每一個(gè)中，使用LDD區(qū)域的溝道長度和雜質(zhì)濃度控制Vth，以獲得低Itjff。另外，高電壓操作PMOS的LDDs和低電壓操作低Ltjff PMOS的LDDs在相同的共同步驟中形成，以獲得省略步驟和高電壓操作PMOS中的結(jié)泄漏減小的
每一個(gè)。
[0152](第7實(shí)施例)
[0153]接下來，參照?qǐng)D34A至圖40，將描述本發(fā)明的第7實(shí)施例中的半導(dǎo)體集成電路器件。然而，由于其整體配置與上述第6實(shí)施例中的相同，將描述制造工藝步驟。應(yīng)注意，本發(fā)明的第7實(shí)施例將TiN代替多晶硅用于柵極電極的每一個(gè)。在其它方面，基本步驟與上述實(shí)施例的每一個(gè)相同。
[0154]首先，如圖34A所示，通過與上述圖21A至圖26L中的完全相同的步驟，形成六種類型的阱區(qū)。然后，厚度為IOOnm的TiN膜通過濺射方法形成然后被圖案化以形成柵極電極這里，低電壓操作高速M(fèi)OS形成區(qū)域中的柵極電極IOOjP IOO3的每一個(gè)的柵極長度被設(shè)定為45nm，而低電壓操作低漏電流MOS形成區(qū)域中的柵極電極IOO2和IOO4的每一個(gè)的柵極長度被設(shè)定為55nm。另一方面，高電壓操作MOS形成區(qū)域中的柵極電極IOO5和IOO6的每一個(gè)的柵極長度被設(shè)定為340nm。應(yīng)注意，TiN的構(gòu)成比是Ti:N=1:1。
[0155]接下來，如圖34B所示，設(shè)置具有與高電壓操作NMOS形成區(qū)域?qū)?yīng)的開口的光刻掩模101，并且利用35keV的加速能量離子注入2X IO13CnT2用量的P以形成η型LDD區(qū)域102。
[0156]接下來，如圖35C所示，去除光刻掩模101，然后設(shè)置具有與高電壓操作PMOS形成區(qū)域和低電壓操作低漏電流PMOS形成區(qū)域?qū)?yīng)的各開口的光刻掩模103。然后，使用光刻掩模103作為掩模，利用0.3keV的加速能量離子注入2 X IO14CnT2用量的B以同時(shí)形成p型LDD 區(qū)域 104 和 105。
[0157]接下來，如圖3?所示，去除光刻掩模103，然后設(shè)置具有與低電壓操作低漏電流NMOS形成區(qū)域?qū)?yīng)的開口的光刻掩模106。然后，使用光刻掩模106作為掩模，利用IkeV的加速能量離子注入4X IO14CnT2用量的As以形成η型延伸區(qū)域107。
[0158]接下來，如圖36Ε所示，去除光刻掩模106，然后設(shè)置具有與低電壓操作高速NMOS形成區(qū)域?qū)?yīng)的開口的光刻掩模108。然后，使用光刻掩模108作為掩模，利用IkeV的加速能量離子注入8X IO14CnT2用量的As以形成η型延伸區(qū)域109。
[0159]接下來，如圖36F所示，去除光刻掩模108，然后設(shè)置具有與低電壓操作高速PMOS形成區(qū)域?qū)?yīng)的開口的光刻掩模110。然后，使用光刻掩模110作為掩模，利用0.3keV的加速能量離子注入3.6X IO14CnT2用量的B以形成P型延伸區(qū)域111。
[0160]接下來，如圖37G所示，去除光刻掩模110，之后，通過CVD方法，厚度為80nm的SiO2膜在520°C形成在整個(gè)表面的上方然后通過反應(yīng)離子刻蝕進(jìn)行蝕刻以形成側(cè)壁112。
[0161]接下來，如圖38H所示，形成具有與NMOS形成區(qū)域?qū)?yīng)的開口的光刻掩模113，并且利用SkeV的加速能量離子注入4X IO15CnT2用量的P以形成η型源極/漏極區(qū)域IH1至1143。
[0162]接下來，如圖391所示，去除光刻掩模113，并且然后形成具有與PMOS形成區(qū)域?qū)?yīng)的開口的光刻掩模115。使用光刻掩模115作為掩模,利用4keV的加速能量離子注入4X IO1W2用量的B以形成P型源極/漏極區(qū)域Iiei至1163。
[0163]接下來，去除光刻掩模115。之后，在950°C執(zhí)行快速熱退火O秒鐘(幾微秒)以激活注入離子。[0164]之后，依次執(zhí)行Co濺射步驟、用于硅化的熱處理步驟、去除未反應(yīng)的Co的步驟以及形成SiN停止膜的步驟，然而省略對(duì)其的說明。
[0165]然后，如圖40J所示，由SiO2制成且厚度為500nm的中間層絕緣膜117通過HDP-CVD方法形成且通過CMP方法平坦化。在中間層絕緣膜117中，形成抵達(dá)源極/漏極區(qū)域的通孔，并且插塞118形成在其中。
[0166]接下來，形成SiN停止膜(省略對(duì)其的說明)和第二中間層絕緣膜119以形成曝光插塞118的導(dǎo)線溝槽。在導(dǎo)線溝槽中，Cu經(jīng)由阻擋金屬(省略對(duì)其的說明)嵌入并通過CMP方法拋光以形成嵌入導(dǎo)線120。之后，根據(jù)需要的多層互連的數(shù)量執(zhí)行形成中間層絕緣膜、形成插塞、形成中間層絕緣膜以及形成嵌入導(dǎo)線的步驟，然而省略對(duì)其的說明。在此方式，完成本發(fā)明的第7實(shí)施例的半導(dǎo)體集成電路器件的基本結(jié)構(gòu)。
[0167]在本發(fā)明的第7示例中，TiN用于柵極電極的每一個(gè)。結(jié)果是，使用N濃度控制功函數(shù)，以能夠被設(shè)定在處于Si的帶隙中間附近的值。通過這么做，與η型多晶硅用于NMOS和P型多晶硅用于PMOS的情況相比，能夠減少獲得相同的閾值電壓Vth需要的溝道雜質(zhì)濃度。因此，能夠減少結(jié)泄漏。
[0168]與使用多晶硅柵極電極的情況不同，由于TiN本質(zhì)上是金屬，因而不需要在柵極電極中擴(kuò)散雜質(zhì)。這能夠減少熱處理溫度并抑制由于短溝道效應(yīng)引起的閾值電壓Vth減小。而且在這一方面，能夠減少溝道雜質(zhì)濃度以允許減少結(jié)泄漏。
[0169]另外，由于TiN不需要摻雜有雜質(zhì)，因而當(dāng)形成源極/漏極區(qū)域時(shí)能夠減少雜質(zhì)濃度。這里，對(duì)于NM0S，當(dāng)使用多晶硅柵極電極時(shí)，雜質(zhì)濃度減少到雜質(zhì)濃度的1/3，并且，對(duì)于PM0S，當(dāng)使用多晶硅柵極電極時(shí)，雜質(zhì)濃度減少到雜質(zhì)濃度的2/3。
[0170]應(yīng)注意，當(dāng)多晶硅用于柵極電極的每一個(gè)且同時(shí)執(zhí)行多晶硅的摻雜和源極/漏極形成時(shí)，以抑制多晶硅柵極電極的損耗，雜質(zhì)濃度需要增加到顯著高的水平。結(jié)果是，閾值電壓Vth由于短溝道效應(yīng)顯著減少，從而使得需要增加溝道雜質(zhì)濃度，導(dǎo)致較大的結(jié)泄漏。通過執(zhí)行多晶硅的摻雜和源極/漏極區(qū)域的形成解決該問題，但是工藝步驟的數(shù)量增加。
[0171]這里，對(duì)于包括第I實(shí)施例至第7實(shí)施例的本發(fā)明的實(shí)施例，增加以下注解。
【權(quán)利要求】
1.一種半導(dǎo)體集成電路器件，包括: 第一晶體管；以及 第二晶體管，具有高于所述第一晶體管的閾值電壓和處于比所述第一晶體管低的水平的漏電流，其中 所述第一晶體管包括:非摻雜第一溝道區(qū)域；以及第一屏蔽區(qū)域，接觸所述第一溝道區(qū)域且位于所述第一溝道區(qū)域的正下方， 所述第二晶體管包括:非摻雜第二溝道區(qū)域；以及第二屏蔽區(qū)域，接觸所述第二溝道區(qū)域且位于所述第二溝道區(qū)域的正下方， 所述第一溝道區(qū)域和所述第一屏蔽區(qū)域的每一個(gè)中的第一雜質(zhì)濃度分布等于所述第二溝道區(qū)域和所述第二屏蔽區(qū)域的每一個(gè)中的第二雜質(zhì)濃度分布，以及 所述第一晶體管的第一有效溝道長度短于所述第二晶體管的第二有效溝道長度。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路器件，其中， 所述第一晶體管的第一柵極長度短于所述第二晶體管的第二柵極長度。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路器件，其中， 第一柵極長度等于第二柵極長度，以及 均接觸所述第二溝道區(qū)域的第二源極區(qū)域和第二漏極區(qū)域的每一個(gè)中的第二雜質(zhì)濃度低于均接觸所述第一溝道區(qū)域的第一源極區(qū)域和第一漏極區(qū)域的每一個(gè)中的第一雜質(zhì)濃度。
4.根據(jù)權(quán)利要求3所述的半導(dǎo)體集成電路器件，其中， 所述第二源極區(qū)域和所述第二漏極區(qū)域的每一個(gè)中的所述第二雜質(zhì)濃度的梯度不及所述第一源極區(qū)域和所述第一漏極區(qū)域的每一個(gè)中的所述第一雜質(zhì)濃度的梯度陡峭。
5.根據(jù)權(quán)利要求1至4中任何一項(xiàng)所述的半導(dǎo)體集成電路器件，其中， 體偏壓被施加到所述第一晶體管和所述第二晶體管的每一個(gè)。
6.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路器件，還包括: 第三晶體管，具有大于所述第二有效溝道長度的第三有效溝道長度；以及 第三電路，具有高于第二電路的閾值電壓和處于比所述第二電路低的水平的漏電流。
7.根據(jù)權(quán)利要求6所述的半導(dǎo)體集成電路器件，其中， 所述第三晶體管包括:第三溝道區(qū)域；以及第三屏蔽區(qū)域，接觸所述第三溝道區(qū)域且位于所述第三溝道區(qū)域的正下方， 所述第三溝道區(qū)域和所述第三屏蔽區(qū)域的每一個(gè)中的第三雜質(zhì)濃度分布等于所述第一雜質(zhì)濃度分布和所述第二雜質(zhì)濃度分布的每一個(gè)， 所述第二柵極長度大于所述第一柵極長度， 所述第二源極區(qū)域和所述第二漏極區(qū)域的每一個(gè)中的所述第二雜質(zhì)濃度等于所述第一源極區(qū)域和所述第一漏極區(qū)域的每一個(gè)中的所述第一雜質(zhì)濃度， 所述第三晶體管的第三柵極長度等于或大于所述第二柵極長度，以及所述第三晶體管的第三源極區(qū)域和第三漏極區(qū)域的每一個(gè)中的第三雜質(zhì)濃度低于所述第二雜質(zhì)濃度。
8.根據(jù)權(quán)利要求6所述的半導(dǎo)體集成電路器件，其中， 所述第三源極區(qū)域和所述第三漏極區(qū)域的每一個(gè)中的第三雜質(zhì)與所述第二源極區(qū)域和所述第二漏極區(qū)域的每一個(gè)中的第二雜質(zhì)相同，以及 所述第三晶體管是以比驅(qū)動(dòng)所述第二晶體管的電壓高的電壓驅(qū)動(dòng)的晶體管。
9.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路器件，其中， 所述第一晶體管、第二晶體管以及第三晶體管的每一個(gè)的柵極電極是金屬柵極。
10.一種半導(dǎo)體集成電路器件，其中， 第一電路和第二電路形成共用于第一產(chǎn)品組和第二產(chǎn)品組的電路宏，所述第一電路包括第一晶體管，所述第二電路包括第二晶體管且具有高于所述第一電路的閾值電壓以及處于比所述第一電路低的水平的漏電流， 當(dāng)所述電路宏用于所述第一產(chǎn)品組時(shí)，通過使用所述第一晶體管的第一溝道區(qū)域中和所述第二晶體管的第二溝道區(qū)域中的各雜質(zhì)濃度之間的差，所述第一晶體管的第一閾值電壓被調(diào)整為低于所述第二晶體管的第二閾值電壓，以及 當(dāng)所述電路宏用于所述第二產(chǎn)品組時(shí)，通過使用所述第一晶體管的第一柵極長度和所述第二晶體管的第二柵極長度之間的差，所述第一閾值電壓被調(diào)整為低于所述第二閾值電壓，以及所述第二產(chǎn)品組中的所述第一晶體管和第二晶體管中的最小柵極長度被調(diào)整為短于所述第一產(chǎn)品組中的所述第一晶體管和第二晶體管中的最小柵極長度。
11.根據(jù)權(quán)利要求10所述的半導(dǎo)體集成電路器件,其中， 所述第一產(chǎn)品組和所述第二產(chǎn)品組的每一個(gè)包括有效溝道長度大于所述第二晶體管的第二有效溝道長度的第三晶體管，并且還包括操作速度低于所述第二電路以及漏電流處于比所述第二電路低的水平的第三電路， 當(dāng)所述電路宏用于所述第一產(chǎn)品組時(shí)，通過使用溝道區(qū)域中的雜質(zhì)濃度，所述第三晶體管的第三閾值電壓被調(diào)整為高于所述第二晶體管的所述第二閾值電壓，以及 當(dāng)所述電路宏用于所述第二產(chǎn)品組時(shí)，通過使用柵極長度，所述第三閾值電壓被調(diào)整為高于所述第二閾值電壓。
12.—種半導(dǎo)體集成電路器件的制造方法，包括: 在半導(dǎo)體襯底中形成第一導(dǎo)電類型的第一阱區(qū)，同時(shí)在所述第一阱區(qū)的表面形成雜質(zhì)濃度高于所述第一阱區(qū)的第一屏蔽層； 在所述半導(dǎo)體襯底的上方形成非摻雜層； 形成第一隔離區(qū)域，以將所述第一阱區(qū)分成第一導(dǎo)電類型的第二阱區(qū)和第一導(dǎo)電類型的第三阱區(qū)； 在所述第二阱區(qū)的上方經(jīng)由柵極絕緣膜形成第一柵極電極，同時(shí)在所述第三阱區(qū)的上方經(jīng)由柵極絕緣膜形成柵極長度大于所述第一柵極電極的第二柵極電極； 通過使用所述第一柵極電極作為掩模將與第一導(dǎo)電類型相反的第二導(dǎo)電類型的雜質(zhì)引入所述第二阱區(qū)中，以形成第一源極區(qū)域和第一漏極區(qū)域；以及 通過使用所述第二柵極電極作為掩模將第二導(dǎo)電類型的雜質(zhì)引入所述第三阱區(qū)中，以形成第二源極區(qū)域和第二漏極區(qū)域，所述第二源極區(qū)域和所述第二漏極區(qū)域的每一個(gè)的雜質(zhì)濃度低于所述第一源極區(qū)域和所述第一漏極區(qū)域的每一個(gè)。
13.根據(jù)權(quán)利要求12所述的半導(dǎo)體集成電路器件的制造方法，還包括: 在所述半導(dǎo)體襯底中形成具有第二導(dǎo)電類型的第四阱區(qū)，同時(shí)在所述第四阱區(qū)的表面形成雜質(zhì)濃度高于所述第四阱區(qū)的第二屏蔽層；形成第二隔離區(qū)域，以將所述第四阱區(qū)分成第五阱區(qū)和第六阱區(qū)； 在所述第五阱區(qū)的上方經(jīng)由柵極絕緣膜形成柵極長度與所述第一柵極電極相同的第三柵極電極，同時(shí)在所述第六阱區(qū)的上方經(jīng)由柵極絕緣膜形成柵極長度與所述第二柵極電極相同的第四柵極電極； 通過使用所述第三柵極電極作為掩模將第一導(dǎo)電類型的第一雜質(zhì)引入所述第五阱區(qū)中，以形成第三源極區(qū)域和第三漏極區(qū)域，所述第三源極區(qū)域和所述第三漏極區(qū)域的每一個(gè)是第一導(dǎo)電類型；以及 通過使用所述第四柵極電極作為掩模將第一導(dǎo)電類型的第二雜質(zhì)引入所述第六阱區(qū)中，以形成第四源極區(qū)域和第四漏極區(qū)域，所述第四源極區(qū)域和所述第四漏極區(qū)域的每一個(gè)是第一導(dǎo)電類型且雜質(zhì)濃度低于所述第三源極區(qū)域和所述第三漏極區(qū)域的每一個(gè)。
14.根據(jù)權(quán)利要求13所述的半導(dǎo)體集成電路器件的制造方法，還包括: 在形成所述非摻雜層之后，在沒有形成所述第一阱區(qū)和所述第四阱區(qū)的區(qū)域中形成第一導(dǎo)電類型的第七阱區(qū)和第二導(dǎo)電類型的第八阱區(qū)； 在所述第七阱區(qū)的上方形成柵極長 度等于或大于所述第二柵極電極的第五柵極電極； 通過使用所述第五柵極電極作為掩模引入第二導(dǎo)電類型的第三雜質(zhì)，以形成第五源極區(qū)域和第五漏極區(qū)域； 在所述第八阱區(qū)的上方形成柵極長度等于或大于所述第四柵極電極的第六柵極電極；以及 通過使用所述第六柵極電極作為掩模引入第一導(dǎo)電類型的第四雜質(zhì)，以形成第六源極區(qū)域和第六漏極區(qū)域。
15.根據(jù)權(quán)利要求12所述的半導(dǎo)體集成電路器件的制造方法，還包括: 在所述源極區(qū)域的每一個(gè)和所述漏極區(qū)域的每一個(gè)的外側(cè)形成高濃度源極區(qū)域和高濃度漏極區(qū)域。
16.根據(jù)權(quán)利要求12所述的半導(dǎo)體集成電路器件的制造方法，其中， 所述第一導(dǎo)電類型是P型，以及 同時(shí)實(shí)施所述第四源極區(qū)域和所述第四漏極區(qū)域的形成以及所述第六源極區(qū)域和所述第六漏極區(qū)域的形成。
17.根據(jù)權(quán)利要求12所述的半導(dǎo)體集成電路器件的制造方法，其中， 所述柵極電極的每一個(gè)是TiN柵極電極。
【文檔編號(hào)】H01L29/10GK103715194SQ201310461549
【公開日】2014年4月9日 申請(qǐng)日期:2013年9月30日 優(yōu)先權(quán)日:2012年10月2日
【發(fā)明者】江間泰示, 藤田和司, 鳥居泰伸, 堀充明 申請(qǐng)人:富士通半導(dǎo)體股份有限公司