半導(dǎo)體器件的制作方法
【專利摘要】通過使用化合物半導(dǎo)體層（溝道層CNL）形成晶體管SEL。溝道層CNL形成于緩沖層BUF之上。在其中布置晶體管SEL的漏極電極DRE、柵極電極GE和源極電極SOE的第一方向上，掩埋電極BE的至少一部分關(guān)于柵極電極GE被定位于與源極電極相對的側(cè)上。掩埋電極BE連接到晶體管SEL的源極電極SOE。掩埋電極BE的頂端侵入到緩沖層BUF中。
【專利說明】半導(dǎo)體器件
[0001]相關(guān)申請的交叉引用
[0002]包括說明書、說明書附圖和說明書摘要的、于2012年10月5日提交的第2012-222724號日本專利申請的公開內(nèi)容通過弓I用整體并入于此。
【技術(shù)領(lǐng)域】
[0003]本發(fā)明涉及半導(dǎo)體器件，并且涉及可應(yīng)用于具有在化合物半導(dǎo)體層中形成的晶體管的半導(dǎo)體器件的技術(shù)。
【背景技術(shù)】
[0004]由于化合物半導(dǎo)體(諸如GaN)具有比硅的帶隙更大的帶隙并且具有更大的臨界電場，因此化合物半導(dǎo)體可以容易地形成具有低損耗的高電壓晶體管。然而，難以獲得P型化合物半導(dǎo)體。因此，難以形成p/n結(jié)二極管作為用于晶體管的保護(hù)器件。
[0005]作為對策，第2007-59589號日本待審查專利申請描述了使用肖特基勢壘二極管作為用于晶體管的保護(hù)器件。在第2007-59589號日本待審查專利申請中，肖特基電極形成于肖特基勢壘二極管的肖特基結(jié)中的GaN層的表面之上。
[0006]第2001-210657號日本待審查專利申請描述了在一個(gè)相同襯底之上布置耗盡型晶體管和增強(qiáng)型晶體管。在第2001-210657號日本待審查專利申請中，襯底具有包括以如下順序堆疊的P型GaN層、η型GaN層和AlGaN層的結(jié)構(gòu)。隨后，在η型GaN層和AlGaN層中，向定位于增強(qiáng)型晶體管的柵極電極之下的區(qū)域中引入受主(P型雜質(zhì))。

【發(fā)明內(nèi)容】

[0007]根據(jù)由本發(fā)明人進(jìn)行的調(diào)查，已經(jīng)發(fā)現(xiàn)電場在第2007-59589號日本待審查專利申請中描述的結(jié)構(gòu)中趨向于集中到在肖特基電極的與柵極電極相對的下表面的邊緣處的區(qū)域。在這一情況下，在向肖特基勢壘二極管施加電壓并且肖特基勢壘二極管開始作為保護(hù)器件操作時(shí)，電流趨向于集中到半導(dǎo)體層的形成與柵極電極相對的肖特基結(jié)的區(qū)域。在這一情況下，溫度在電流集中到的部分處增加，從而導(dǎo)致肖特基勢壘二極管遭受損壞的可能。鑒于本說明書的描述和所附附圖，其它目的和新穎特征將變得明顯。
[0008]根據(jù)本發(fā)明的一個(gè)實(shí)施例，通過使用化合物半導(dǎo)體層形成晶體管?；衔锇雽?dǎo)體層形成于緩沖層之上。在其中布置晶體管的漏極、柵極電極和源極的第一方向上，掩埋電極的至少一部分定位于關(guān)于柵極電極與源極相對的側(cè)上。掩埋電極借由連接構(gòu)件連接至晶體管的源極。隨后，掩埋電極的頂端侵入(intrude)到緩沖層中。
[0009]根據(jù)上述實(shí)施例，肖特基勢壘二極管在作為保護(hù)器件操作期間可以免于經(jīng)歷損壞。
【專利附圖】

【附圖說明】
[0010]圖1是圖示根據(jù)第一實(shí)施例的半導(dǎo)體器件的配置的平面圖；[0011]圖2是沿著圖1中的線A-A’的截面圖；
[0012]圖3是其中從圖1去除漏極電極、漏極焊盤、源極電極和源極焊盤的圖；
[0013]圖4是圖示制造圖1至圖3中所示的半導(dǎo)體器件的方法的截面圖；
[0014]圖5是圖示制造圖1至圖3中所示的半導(dǎo)體器件的方法的截面圖；
[0015]圖6是圖示沿著A-A’截面的圖2的第一修改實(shí)施例的圖；
[0016]圖7是圖示沿著A-A’截面的圖2的第二修改實(shí)施例的圖；
[0017]圖8是圖示沿著A-A’截面的圖2的第三修改實(shí)施例的圖；
[0018]圖9是圖示沿著A-A’截面的圖2的第四修改實(shí)施例的圖；
[0019]圖10是圖示沿著A-A’截面的圖2的第五修改實(shí)施例的圖；
[0020]圖11是圖示沿著A-A’截面的圖2的第六修改實(shí)施例的圖；
[0021]圖12是圖示根據(jù)第二實(shí)施例的半導(dǎo)體器件的配置的平面圖；
[0022]圖13是圖示沿著圖12中的線B-B’的截面的圖；
[0023]圖14是圖示沿著圖12中的線C-C’的截面的圖；
[0024]圖15是根據(jù)第三實(shí)施例的半導(dǎo)體器件的電路的電路圖；以及
[0025]圖16A和圖16B是用于說明圖15中所示的肖特基勢壘二極管的操作的圖。
【具體實(shí)施方式】
[0026]將參考附圖描述本發(fā)明的優(yōu)選實(shí)施例。貫穿附圖，相同的構(gòu)成元件采用相同的標(biāo)號，針對相同標(biāo)號將可選地省略重復(fù)操作。
[0027]第一實(shí)施例
[0028]圖1是圖示根據(jù)第一實(shí)施例的半導(dǎo)體器件SD的配置的平面圖。圖2是沿著圖1中的線A-A’的截面圖。圖3是其中從圖1去除漏極電極DRE、漏極焊盤DRP、源極電極SOE和源極焊盤SOP的圖。如圖2中所示，半導(dǎo)體器件SD具有襯底SUB1、晶體管SEL和掩埋電極BE。
[0029]如圖2中所示，襯底SUBl具有第一傳導(dǎo)類型外延硅層BPl (基部層)、緩沖層BUF和溝道層CNL (化合物半導(dǎo)體層)。晶體管SEL形成于襯底SUBl中。具體而言，晶體管SEL的溝道形成于溝道層CNL中。此外，晶體管SEL具有漏極電極DRE、柵極電極GE和源極電極SOE (源極)。掩埋電極BE被掩埋于溝道層CNL中并且在頂端處侵入到緩沖層BUF中。在其中布置漏極電極DRE、柵極電極BE和源極電極SOE的第一方向(附圖中的方向X)上，掩埋電極BE的至少一部分設(shè)置于關(guān)于柵極電極GE與源極電極SOE相對的側(cè)上。此外，掩埋電極BE借由源極焊盤SOP (連接構(gòu)件)連接到源極電極S0E。
[0030]在上述配置中，由于掩埋電極BE與溝道層CNL之間的邊界形成肖特基結(jié)，因此該部分作為肖特基勢壘二極管SBD操作。此外，肖特基勢壘二極管SBD的掩埋電極BE電連接到源極電極S0E。溝道層CNL也電連接到漏極電極DRE。肖特基勢壘二極管SBD因而作為晶體管SEL的保護(hù)器件操作。
[0031]此外，掩埋電極BE的頂端被掩埋于緩沖層BUF中。因此，形成肖特基勢壘二極管SBD的肖特基結(jié)形成于掩埋電極BE的側(cè)邊上。因此，可以抑制電場免于集中到肖特基結(jié)形成區(qū)域中的掩埋電極BE的特定部分。因此，在肖特基勢壘二極管SBD作為保護(hù)器件操作期間，可以抑制由于電流向肖特基勢壘二極管SBD的特定部分的局部化而引起的對肖特基勢壘二極管SBD的損壞。
[0032]將假設(shè)第一傳導(dǎo)類型為P型并且第二傳導(dǎo)類型為η型來具體地描述半導(dǎo)體器件SD的配置。備選地，第一傳導(dǎo)類型可以是η型并且第二傳導(dǎo)類型可以是P型。此外，在圖1和圖3中，為了便于說明而未示出層間絕緣膜INSL等。
[0033]首先，將參考圖3描述半導(dǎo)體器件SD的平面布局。器件隔離區(qū)域EI形成于襯底SUBl中。器件隔離區(qū)域EI將器件形成區(qū)域EA與其它區(qū)域隔離。器件隔離區(qū)域EI是如下區(qū)域，在該區(qū)域中例如向阻擋層BAR (隨后將參考圖2描述細(xì)節(jié))和溝道層CNL中引入高濃度雜質(zhì)(例如B)以增加電阻。器件隔離區(qū)域EI的下端被定位到緩沖層BUF的表面層。多個(gè)晶體管SEL形成于器件形成區(qū)域EA中。
[0034]在第一方向(方向X)上布置晶體管SEL。晶體管SEL中的每個(gè)晶體管具有柵極電極GE。柵極電極GE在第二方向(方向Y)上相互平行地延伸。具體而言，器件形成區(qū)域EA具有矩形形狀。柵極電極GE平行于器件形成區(qū)域EA的更短側(cè)延伸。柵極電極GE例如由含Au或者Al的金屬形成。
[0035]柵極電極GE的兩端定位于器件隔離區(qū)域EI之上。隨后，柵極電極GE的一端借由柵極互連GEI連接到柵極焊盤GEP。柵極互連GEI形成于器件隔離區(qū)域EI之上并且在第一方向(方向X)上延伸。也就是說，柵極電極GE具有梳形(comb-shape)。
[0036]掩埋電極BE設(shè)置于在器件形成區(qū)域EA中的柵極電極GE之間的區(qū)域中。具體而言，在器件形成區(qū)域EA的柵極電極GE之間的區(qū)域中，交替地定位具有掩埋電極BE的區(qū)域和不具有掩埋電極BE的區(qū)域。在柵極電極GE之間的區(qū)域中，具有掩埋電極BE的區(qū)域用作晶體管SEL的漏極。此外，在柵極電極GE之間的區(qū)域中，不具有掩埋電極BE的區(qū)域用作晶體管SEL的源極。
[0037]盡管在圖3中未示出，但是源極電極SOE和漏極電極DRE形成于襯底SUBl之上。源極電極SOE定位于在用作源極的區(qū)域之上的器件形成區(qū)域EA中，并且漏極電極DRE定位于用作漏極的器件形成區(qū)域EA中。
[0038]隨后，將參考圖1描述源極電極SOE和漏極電極DRE的平面布局。在這一實(shí)施例中，源極電極S0E、柵極電極GE、漏極電極DRE、掩埋電極BE、漏極電極DRE和柵極電極GE以這一順序在第一方向(方向X)上重復(fù)布置于器件形成區(qū)域EA中。也就是說，晶體管SEL中的多個(gè)晶體管在第一方向上并排布置。兩個(gè)相鄰晶體管SEL在相反方向上。掩埋電極BE定位于兩個(gè)相鄰晶體管的漏極之間。以這樣的配置，可以減少掩埋電極BE的數(shù)目以減小半導(dǎo)體器件SD的尺寸。
[0039]隨后，借由源極焊盤SOP相互平行地連接源極電極SOE中的多個(gè)源極電極，并且借由漏極焊盤DRP將漏極電極DRE中的多個(gè)漏極電極相互連接。源極焊盤SOP和漏極電極DRE在平面圖中與器件隔離區(qū)域EI重疊。源極焊盤SOP的一部分在平面圖中在掩埋電極BE之上延伸并且連接到掩埋電極BE。
[0040]由于源極焊盤SOP與源極電極SOE集成，可以說源極焊盤SOP是源極電極SOE的一部分。以相同方式，由于漏極焊盤DRP與漏極電極DRE集成，可以說漏極焊盤DRP是漏極電極DRE的一部分。也就是說，在這一實(shí)施例中，源極電極SOE和漏極電極DRE中的每個(gè)電極具有梳齒形狀(comb-teeth shape)。源極電極SOE和漏極電極DRE例如由Al或者Al合金形成。[0041]隨后，將參考圖2描述半導(dǎo)體器件SD的截面結(jié)構(gòu)。襯底SUBl具有如下配置，該配置包括在襯底SUB2以上以如下順序外延地生長的外延硅層EP1、緩沖層BUF、溝道層CNL和阻擋層BAR。襯底SUBl例如是p+型體硅襯底。外延硅層EPI是P型外延層并且形成于襯底SUB2之上。緩沖層BUF是溝道層CNL和外延硅層EPI之間的緩沖區(qū)。緩沖層BUF例如包括氮化物半導(dǎo)體層，在氮化物半導(dǎo)體層中重復(fù)堆疊AlN層和GaN層。溝道層CNL是在緩沖層BUF之上外延地生長的層。溝道層CNL例如包括GaN，但是其也可以是例如包括AlGaN的其它氮化物半導(dǎo)體層。也就是說，溝道層CNL是具有Ga和N的層。阻擋層BAR由具有與溝道層CNL的晶格常數(shù)不同的晶格常數(shù)的材料形成。阻擋層BAR例如包括AlGaN。當(dāng)形成阻擋層BAR時(shí)，生成二維電子氣(electron gas)作為溝道層CNL中的載流子。
[0042]在這一實(shí)施例中，晶體管SEL是常導(dǎo)通類型晶體管，在常導(dǎo)通類型晶體管中，生成二維電子氣作為溝道層CNL中的載流子。然而，晶體管SEL也可是如將在下文描述的修改實(shí)施例中的常關(guān)斷類型晶體管。
[0043]器件隔離區(qū)域EI被掩埋于阻擋層BAR、溝道層CNL和緩沖層BUF中。具體而言，器件隔離區(qū)域EI穿透阻擋層BAR和溝道層CNL，并且被定位于緩沖層BUF中的下表面處。
[0044]如上所述，掩埋電極BE的下端侵入到緩沖層BUF中。掩埋電極BE的侵入到緩沖層BUF中的區(qū)域的深度例如是IOOnm或者更多。然而，該深度可以少于IOOnm并且例如其可以足以使下端穿透在最頂層處的ALN層。以這樣的配置，可以充分抑制電場向掩埋電極BE的下端局部化。掩埋電極BE的上表面與層間絕緣膜INSL的上表面共面。
[0045]此外，在附圖中的方向X (第一方向)上，從掩埋電極BE到漏極電極DRE的距離比從漏極電極DRE到柵極電極GE的距離更短。以這樣的配置，掩埋電極BE和漏極電極DRE之間的電場增加至在漏極電極DRE和柵極電極GE之間的電場增加到引起雪崩擊穿這樣的程度之前引起雪崩擊穿這樣的程度。因此，肖特基勢壘二極管SBD容易地作為用于晶體管SEL的保護(hù)器件操作。在這一實(shí)施例中，漏極電極DRE定位于掩埋電極BE和柵極電極GE之間。
[0046]掩埋電極BE例如由被引入雜質(zhì)的半導(dǎo)體(例如多晶硅)形成。以這樣的配置，掩埋電極BE和溝道層CNL之間的連接趨向于形成肖特基結(jié)。在這一實(shí)施例中，使用P型雜質(zhì)作為雜質(zhì)。掩埋電極BE也可以由金屬形成，只要掩埋電極BE和溝道層CNL之間的連接形成肖特基結(jié)。
[0047]隨后，向在阻擋層BAR之上的形成柵極電極GE的區(qū)域形成柵極絕緣膜GINS。柵極絕緣膜GINS例如包括處于非晶態(tài)的A1203或者Si02。柵極絕緣膜GINS也可以形成于器件隔離區(qū)域EI之上。柵極互連GEI形成于定位于器件隔離區(qū)域EI之上的柵極絕緣膜GINS之上。
[0048]層間絕緣膜INSL形成于柵極絕緣膜GINS之上和柵極電極GE之上。層間絕緣膜INSL例如由SiN膜形成。此外，源極焊盤SOP和漏極焊盤DRP形成于層間絕緣膜INSL之上。隨后，掩埋電極BE的上端暴露于層間絕緣膜INSL之上并且在暴露部分處與源極焊盤SOP連接。
[0049]背部電極BEL形成于襯底SUB2的背部處。背部電極例如由堆疊的Au/Ti膜形成。在背部電極BEL上施加參考電勢(例如與用于源極焊盤SOP的電勢相等的電勢)。
[0050]圖4和圖5是圖示制造在圖1至圖3中所示的半導(dǎo)體器件的方法的截面圖。首先，如圖4中所示，以如下順序在襯底SUB2以上外延地生長外延硅層EP1、緩沖層BUF、溝道層CNL和阻擋層BAR。隨后，在阻擋層BAR和溝道層CNL中形成器件隔離區(qū)域EI。
[0051]隨后，例如通過使用CVD方法在阻擋層BAR和器件隔離區(qū)域EI之上形成柵極絕緣膜GINS。隨后，通過濺射方法在柵極絕緣膜GINS之上形成傳導(dǎo)膜以形成柵極電極GE、柵極互連GEI和柵極焊盤DEP。隨后，例如通過使用抗蝕劑圖案蝕刻來選擇性地去除傳導(dǎo)膜。因此，形成柵極電極GE、柵極互連GEI和柵極焊盤GEP。隨后，通過CVD方法在柵極電極GE之上和在柵極絕緣膜GINS之上形成層間絕緣膜INSL。
[0052]隨后，如圖5中所示，在層間絕緣膜INSL之上形成掩膜圖案(未示出)，并且使用掩膜圖案作為掩膜蝕刻柵極絕緣膜GINS、溝道層CNL和緩沖層BUF。因此，形成用于對掩埋電極BE進(jìn)行掩埋的溝槽。溝槽的頂端(底部)侵入到緩沖層BUF中。隨后，去除掩膜圖案。
[0053]隨后，在溝槽中并且在層間絕緣膜INSL之上嵌入傳導(dǎo)膜以形成掩埋電極BE。隨后，回蝕傳導(dǎo)膜。因此，形成掩埋電極BUF。
[0054]接下來，層間絕緣膜INSL的定位于器件形成區(qū)域BA之上的部分定位于其中將形成源極電極SOE和漏極電極DRE的區(qū)域之上。例如通過濺射方法在層間絕緣膜INSL之上、在掩埋電極BE之上并且在定位于器件形成區(qū)域EA中的阻擋層BAR之上形成金屬膜以形成源極電極SOE和漏極電極DRE。隨后。選擇性地去除金屬膜。因此，形成源極電極S0E、源極焊盤S0P、漏極電極DRE和漏極焊盤S0P。此外，在襯底SUB2的背部處形成背部電極BEL。
[0055]根據(jù)這一實(shí)施例，掩埋電極BE的側(cè)邊與溝道層CNL接觸并且它們之間的邊界形成肖特基結(jié)。因此，該部分作為肖特基勢壘二極管SBD操作。隨后，將肖特基勢壘二極管SED的掩埋電極BE電連接到源極電極S0E。此外，將溝道層CNL與漏極電極DRE電連接。因此，肖特基勢壘二極管SBD作為用于晶體管SEL的保護(hù)器件操作。
[0056]此外，掩埋電極BE的頂端侵入到緩沖層BUF中。因此，可以抑制電場向掩埋電極BE的形成肖特基結(jié)的區(qū)域中的特定部分的局部化。因此，在肖特基勢壘二極管SBD作為保護(hù)器件操作期間，可以抑制電流向肖特基勢壘二極管SBD的特定部分的局部化對肖特基勢壘二極管SED的損壞。
[0057]晶體管SEL的結(jié)構(gòu)并不限于上述結(jié)構(gòu)。
[0058]圖6圖示沿著截面A-A’的圖2的第一修改實(shí)施例的圖。在該圖中所示的實(shí)施例除了掩埋電極BE的上表面與柵極絕緣膜GINS的上表面共面之外與圖2中所述的實(shí)施例相同?？梢栽谛纬蓶艠O絕緣膜GINS之后并且在形成層間絕緣膜INSL之前通過執(zhí)行形成掩埋電極BL的步驟來實(shí)現(xiàn)這一配置。
[0059]圖7圖示沿著截面A-A’的圖2的第二修改實(shí)施例的圖。在該圖中所示的實(shí)施例例除了掩埋電極BE的上表面與阻擋層BAR的上表面共面之外與圖2中所述的實(shí)施相同。可以在形成阻擋層BAR之后并且在形成柵極絕緣膜GINS之前通過執(zhí)行形成掩埋電極BE的步驟來實(shí)現(xiàn)這一配置。
[0060]圖8圖示圖2中的第三修改實(shí)施例的圖。在該圖中所示的示例除了從柵極電極GE到漏極電極DRE的距離大于從柵極電極GE到源極電極SOE的距離之外與圖2中所述的實(shí)施例相同。根據(jù)在該圖中所示的實(shí)施例，可以增加?xùn)艠O電極GE和漏極電極DRE之間的耐電壓(withstanding voltage)。
[0061]圖9圖示沿著截面A-A’的圖2的第四修改實(shí)施例的圖。在該圖中所示的實(shí)施例中，晶體管SEL是MIS-HJ-FET (金屬絕緣體半導(dǎo)體異質(zhì)結(jié)場效應(yīng)晶體管)。具體而言，絕緣膜INS形成于阻擋層BAR之上。絕緣膜INS例如包括SiN膜。隨后，柵極電極GE和柵極絕緣膜GINS的一部分被掩埋在絕緣膜INS中。柵極電極GE借由柵極絕緣膜GINS與阻擋層BAR連接。柵極絕緣膜GINS也形成于絕緣膜INS之上。
[0062]在這一實(shí)施例中，形成于溝道層CNL中的二維電子氣在定位于柵極電極GE之下的部分處斷開。因此，在其中未在柵極電極GE上施加電壓的狀態(tài)下，電流不在溝道層CNL中流動(dòng)。隨后，當(dāng)在柵極電極GE上施加電壓時(shí)，電流在溝道層CNL中流動(dòng)。也就是說，晶體管是常關(guān)斷類型。
[0063]圖10圖示沿著截面A-A’的圖2的第五修改實(shí)施例的圖。在該圖所示的是示例中，晶體管SEL時(shí)MIS-FET (金屬絕緣體半導(dǎo)體場效應(yīng)晶體管)，MIS_FET是常關(guān)斷類型晶體管。具體而言，在該圖中所示的實(shí)施例除了柵極電極GE的一部分和層間絕緣膜INSL侵入到溝道層CNL中之外與圖9中所示的實(shí)施例相同。
[0064]在這一實(shí)施例中，形成于溝道層CNL中的二維電子氣由柵極電極GE斷開。因此，在其中未在柵極電極GE上施加電壓的狀態(tài)下，電流不在溝道層CNL中流動(dòng)。隨后，當(dāng)在柵極電極GE上施加電壓時(shí)，電流在溝道層CNL中流動(dòng)。
[0065]圖11圖示沿著截面A-A’的圖2的第六修改實(shí)施例的圖。在該圖所示的是示例中，晶體管SEL時(shí)J-FET (結(jié)型場效應(yīng)晶體管)，J-FET是常關(guān)斷類型晶體管。具體而言，第一傳導(dǎo)類型層SEM形成于阻擋層BAR和柵極電極GE之間。第一傳導(dǎo)類型層SEM例如包括AlGaN。第二實(shí)施例
[0066]圖12是圖示根據(jù)第二實(shí)施例的半導(dǎo)體器件SD的配置的平面圖。根據(jù)這一實(shí)施例的半導(dǎo)體器件SD與根據(jù)第一實(shí)施例的半導(dǎo)體器件的配置除了以下描述之外相同。
[0067]首先，在第一方向(圖中的方向X)上，掩埋電極BE定位于柵極電極GE和漏極電極DRE之間。也在這一實(shí)施例中，由于從掩埋電極BE到漏極電極DRE的距離比從漏極電極DRE到柵極電極GE的距離更短，可以獲得與第一實(shí)施例中的效果相同的效果。
[0068]此外，在該圖中所示的實(shí)施例中，在第二方向(圖中的方向Y)上將柵極電極GE劃分成多個(gè)部分。借由接觸CON向被劃分的柵極電極GE中的每個(gè)柵極電極施加電壓。在第二方向上，掩埋電極BE定位于多個(gè)柵極電極GE之間并且在第一方向上與柵極電極GE部分地重疊。因此，可以抑制晶體管SEL在第一方向(圖中的方向X)上的尺寸中的增加。
[0069]此外，源極電極SOE的與柵極電極GE之間的部分在第二方向(圖中的方向Y)上重疊的部分在第一方向(圖中的方向X)上延伸并且與掩埋電極BE連接。
[0070]圖13是圖示沿著圖12中的線B-B’的截面的圖。在這一實(shí)施例中，柵極互連GEI形成于層間絕緣膜INSL之上，并且源極焊盤SOP和漏極焊盤DRP形成于器件隔離區(qū)域EI上。隨后，柵極互連GEI借由在層間絕緣膜INSL中掩埋的接觸CON連接到多個(gè)柵極電極GE中的每個(gè)柵極電極。
[0071]圖14是圖示沿著圖12中的線C-C’的截面的圖。如上所述，源極電極SOE的與柵極電極GE之間的部分在第二方向(圖中的方向Y)上重疊的部分在第一方向(圖中的方向X)上延伸并且與掩埋電極BE連接。具體而言，掩埋電極BE的上表面與柵極絕緣膜GINS的上表面共面。源極電極SOE的在第一方向上延伸的部分定位于柵極絕緣膜GINS之上。源極電極SOE的定位于柵極絕緣膜GINS之上的部分與掩埋電極BE連接。[0072]制造這一實(shí)施例的半導(dǎo)體器件SD的方法除了在形成源極電極SOE和漏極電極DRE之后形成層間絕緣膜INSL以及在形成層間絕緣膜INSL之后形成接觸CON之外與制造圖6中所示的半導(dǎo)體器件SD的方法相同。
[0073]也在這一實(shí)施例中，可以獲得與第一實(shí)施例的效果相同的效果。此外，掩埋電極BE部分地與柵極電極GE在第一方向(圖中的方向X)上重疊。因此，可以抑制晶體管SEL在第一方向(圖中的方向X)上的尺寸中的增加。
[0074]第三實(shí)施例
[0075]圖15是根據(jù)第三實(shí)施例的半導(dǎo)體器件SD的電路的電路圖。該圖中所示的電路是DC/DC變換器，在該DC/DC變換器中第一晶體管SEL和第二晶體管SEL串聯(lián)連接。肖特基勢壘二極管SBD與兩個(gè)晶體管SEL中的每個(gè)晶體管并聯(lián)連接。DC/DC變換器的輸出端子連接到第一晶體管SEL和第二晶體管SEL的連接部分。此外，電容器件C連接在DC/DC變換器的輸出端子和接地端子之間。晶體管SEL的配置和肖特基勢壘二極管SBD的配置與第一實(shí)施例或者第二實(shí)施例的配置相同。
[0076]圖16是用于說明圖15中所示的肖特基勢壘二極管SBD的操作的曲線圖。圖16A示出流經(jīng)第一晶體管SEL的電流的改變，而圖16B示出第一晶體管SEL的漏極電壓(VDS)的改變。
[0077]在圖15中所示的電路中，第一晶體管SEL (高側(cè))和第二晶體管(低側(cè))通過高頻波交替地接通和關(guān)斷。隨后，根據(jù)兩個(gè)晶體管SEL的導(dǎo)通時(shí)間比將DC輸入電壓Vin變換成DC輸出電壓Vout。
[0078]本文考慮如下實(shí)例，其中第一晶體管SEL (高側(cè))從導(dǎo)通狀態(tài)變成關(guān)斷狀態(tài)。沖擊電壓假定通過晶體管SEL的浮動(dòng)電感的效應(yīng)而在VDS。當(dāng)沖擊電壓足夠高時(shí)，肖特基勢壘二極管SBD在第一晶體管SEL中產(chǎn)生雪崩擊穿之前操作。因此，肖特基勢壘二極管SBD可以保護(hù)第一晶體管SEL。當(dāng)導(dǎo)通電流相當(dāng)大時(shí)(例如在激勵(lì)DC/DC變換器時(shí))，這樣的情形趨向于發(fā)生。
[0079]另一方面，當(dāng)在第一晶體管SEL的漏極側(cè)上施加負(fù)偏置時(shí)，電流在肖特基勢壘二極管的正向上流動(dòng)。在這一情況下，也在第二晶體管SEL的漏極側(cè)上施加負(fù)偏置，并且作為結(jié)果，電流也在與第二晶體管SEL (低側(cè))并聯(lián)的肖特基勢壘二極管SBD中在正向上流動(dòng)。
[0080]根據(jù)這一實(shí)施例如上所述的那樣，可以通過使用化合物半導(dǎo)體制造DC/DC變換器。
[0081]雖然已經(jīng)基于優(yōu)選實(shí)施例具體描述由本發(fā)明人進(jìn)行的發(fā)明，但是本發(fā)明并不限于實(shí)施例，而是可以在不背離本發(fā)明的主旨的范圍內(nèi)進(jìn)行各種修改。
【權(quán)利要求】
1.一種半導(dǎo)體器件,包括 襯底，具有基部層、形成于所述基部層之上的緩沖層以及形成于所述緩沖層之上的化合物半導(dǎo)體層， 晶體管，具有形成于所述化合物半導(dǎo)體層中的溝道，并且具有漏極、柵極電極和源極，以及 掩埋電極，被掩埋于所述化合物半導(dǎo)體層中，具有侵入到所述緩沖層中的頂端，并且其至少一部分在第一方向上關(guān)于所述柵極電極被定位于與所述源極相對的側(cè)上，在所述第一方向上布置所述漏極、所述柵極電極和所述源極，以及連接構(gòu)件，用于連接所述掩埋電極和所述源極。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中 從所述掩埋電極到所述漏極的距離在所述第一方向上比從所述漏極到所述柵極電極的距離更短。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中 所述漏極在所述第一方向上被定位于所述掩埋電極和所述柵極電極之間。
4.根據(jù)權(quán)利要求3所述的半導(dǎo)體器件，其中 第一晶體管和第二晶體管并排并且在第一方向上在相反方向上布置，并且 所述掩埋電極被定位于所述第一晶體管的漏極和所述第二晶體管的漏極之間。
5.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中 所述掩埋電極在所述第一方向上被定位于所述漏極和所述柵極電極之間。
6.根據(jù)權(quán)利要求5所述的半導(dǎo)體器件，其中 所述柵極電極在與所述第一方向垂直的第二方向上延伸，并且被劃分成多個(gè)部分，并且具有 柵極互連，形成于在所述柵極電極以上的層中，以及 多個(gè)接觸，用于將所述柵極互連連接到所劃分的柵極電極中的每個(gè)柵極電極，其中所述掩埋電極在所述第二方向上被定位于所劃分的柵極電極之間并且在所述第一方向上與所述柵極電極在一部分處重疊。
7.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中 所述化合物半導(dǎo)體層包括Ga和N， 所述緩沖層具有重復(fù)堆疊AlN層和GaN層的結(jié)構(gòu)，并且 所述掩埋電極的所述頂端至少侵入到在最頂層處的所述AlN層中。
8.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中 所述掩埋電極由用雜質(zhì)摻雜的半導(dǎo)體形成。
【文檔編號】H01L29/40GK103715254SQ201310462189
【公開日】2014年4月9日 申請日期:2013年9月30日 優(yōu)先權(quán)日:2012年10月5日
【發(fā)明者】三浦喜直 申請人:瑞薩電子株式會(huì)社