全襯底隔離finfet晶體管的制作方法
【專利摘要】通過在半傳導(dǎo)溝道(鰭)與襯底之間插入絕緣層來防止FinFET器件中的溝道到襯底泄漏。類似地，通過在源極／漏極區(qū)域與襯底之間插入絕緣層隔離源極／漏極區(qū)域與襯底來防止FinFET器件中的源極／漏極到襯底泄漏。絕緣層物理和電隔離傳導(dǎo)路徑與襯底，因此防止電流泄漏。如果半傳導(dǎo)鰭陣列由多層堆疊組成，則可以去除底部材料，因此產(chǎn)生在硅表面上方懸置的鰭陣列。然后可以向在剩余頂部鰭材料下面的所得間隙填充氧化物以更好地支撐鰭并且隔離鰭陣列與襯底。所得FinFET器件在柵極區(qū)域和源極／漏極區(qū)域二者中為全襯底隔離。
【專利說明】全襯底隔離FINFET晶體管
【技術(shù)領(lǐng)域】
[0001]本公開內(nèi)容涉及集成電路晶體管的制作，并且具體涉及低泄漏三維FinFET (場效應(yīng)晶體管)器件的制作。
【背景技術(shù)】
[0002]在數(shù)字電路中，晶體管是開關(guān)，該開關(guān)理想地:a)在它關(guān)斷時傳遞零電流；b)在它導(dǎo)通時供應(yīng)大電流流動；并且c)在導(dǎo)通與關(guān)斷狀態(tài)之間瞬時地切換。遺憾的是，在構(gòu)造于集成電路中時晶體管并非是理想的并且往往即使在它關(guān)斷時仍然泄漏電流。經(jīng)過器件或者從器件泄漏的電流往往耗盡向器件供應(yīng)功率的電池。多年來，通過縮減臨界尺度以增加切換速度來改進集成電路晶體管性能。然而隨著基于硅的晶體管的尺度繼續(xù)縮減，維持包括關(guān)斷狀態(tài)泄漏的各種電特性的控制變得越來越有挑戰(zhàn)性，而從縮減器件尺度獲得的性能益處已經(jīng)變得不太顯著。因此一般有利的是通過包括改變材料和器件幾何形狀的備選手段減少晶體管中的漏電流。
[0003]集成電路通常并入FET，在這些FET中，電流響應(yīng)于向柵極施加的電壓流過在源極與漏極之間的半傳導(dǎo)溝道。在圖1A中示出并且以下更具體描述傳統(tǒng)平面(2D)晶體管結(jié)構(gòu)。為了提供對電流流動的更佳控制，已經(jīng)開發(fā)有時稱為3D晶體管的FinFET晶體管，諸如圖1B中所示FinFET晶體管。FinFET是電子切換器件，在該電子切換器件中，傳統(tǒng)FET的平面半傳導(dǎo)溝道被替換為與襯底表面垂直向外延伸的半傳導(dǎo)鰭(fin)。在這樣的器件中，控制鰭中的電流流動的柵極在鰭的三側(cè)周圍卷包(wrap)以便從三個表面而不是一個表面影響電流流動。用FinFET設(shè)計實現(xiàn)的改進的控制產(chǎn)生更快的切換性能和減少的電流泄漏。
[0004]英特爾在2011年5月4日的通報中描述了這一類型的晶體管，將它冠以包括3D晶體管、3D三柵極晶體管或者FinFET的各種稱謂。(例如參見在因特網(wǎng)上位于http: / /news.cnet.com / 8301-13924_3-20059431_64.html 的、標(biāo)題為"How Intel1 s3D techredefines the transistor〃的文章；也參見:Kavalieros 等人的美國公開 N0.2009 /0090976，公開于2009年4月9日；Rakshit等人的美國專利N0.8，120，073 ；Rios等人的美國專利N0.7，973，389 ；Hareland等人的美國專利N0.7，456，476 ；以及Chau等人的美國專利 N0.7，427，794。)
[0005]在圖2中示出半傳導(dǎo)鰭陣列。通常，可以通過在鰭陣列之上保形地沉積公共柵極來形成多個晶體管的陣列。另外，可以通過在鰭陣列之上保形地沉積多個公共柵極來形成多柵極晶體管陣列。在源極與漏極區(qū)域之間有三個柵極的這樣的FinFET陣列稱為三柵極
晶體管。
[0006]在開發(fā)FinFET之前，開發(fā)了應(yīng)變硅晶體管以增加對半傳導(dǎo)溝道中的電荷載流子的遷移率控制。向晶體管材料中引入壓縮應(yīng)變往往增加電荷遷移率，從而產(chǎn)生對向柵極施加的電壓的改變的更快切換響應(yīng)。可以例如通過用外延生長的硅化合物替換源極和漏極區(qū)域中或者溝道本身中的體硅來引入應(yīng)變。術(shù)語外延指的是受控晶體生長工藝，在該工藝中從體晶體的表面生長新外延晶體層，而維持下面的體晶體管的相同晶體結(jié)構(gòu)。[0007]盡管有三維結(jié)構(gòu)和應(yīng)變硅材料提供的改進，晶體管仍然隨著器件尺度縮減到1-50納米的范圍內(nèi)而繼續(xù)遭受某些類型的性能下降。這些性能下降具體包括在半傳導(dǎo)溝道與襯底之間的電荷泄漏。

【發(fā)明內(nèi)容】

[0008]根據(jù)如本文描述的一個實施例，通過在作為鰭的溝道與襯底之間插入絕緣層而隔離溝道與襯底來防止FinFET器件中的溝道到襯底泄漏。絕緣層物理和電隔離鰭與襯底，因此防止在鰭與襯底之間的電流泄漏。理論上，在無泄漏時，器件為全通或者全斷。
[0009]如果鰭包含兩種不同材料，則可以容易去除底部材料而留下頂部材料，因此產(chǎn)生在硅表面上方懸置的半傳導(dǎo)鰭陣列。然后如果希望則可以用氧化物填充在剩余頂部鰭材料下面的所得間隙以更好地支撐鰭并且隔離鰭溝道陣列與襯底。
[0010]類似地，根據(jù)如本文描述的一個實施例，通過在源極/漏極區(qū)域與襯底之間插入絕緣層而隔離源極/漏極區(qū)域與襯底來防止FinFET器件中的源極/漏極到襯底泄漏。絕緣層物理和電隔離源極/漏極區(qū)域與襯底，因此防止在源極/漏極與襯底之間的電流泄漏。因此，所得FinFET器件在柵極區(qū)域和源極/漏極區(qū)域二者中為全襯底隔離。
【專利附圖】

【附圖說明】
[0011]在附圖中，相同標(biāo)號標(biāo)識相似元件。未必按比例繪制附圖中的元件的尺寸和相對位置。
[0012]圖1A是現(xiàn)有技術(shù)平面FET的圖解透視圖。
[0013]圖1B是現(xiàn)有技術(shù)FinFET的圖解透視圖。
[0014]圖2是從實際掃描電子顯微鏡(SEM)圖像獲得的外延生長的半傳導(dǎo)鰭的陣列的透視圖。
[0015]圖3是示出在形成如本文描述的全隔離FinFET時的基本步驟的高級工藝流程圖。
[0016]圖4是示出在形成如本文描述的全隔離FinFET的工藝中的附加細節(jié)的中級工藝流程圖。
[0017]圖5A是示出根據(jù)一個實施例的可以用來向硅襯底注入摻雜物并且形成鰭堆疊的工藝步驟序列的工藝流程圖。
[0018]圖5B是圖5A中所示工藝流程形成的器件輪廓的側(cè)視圖，其中示出組成鰭堆疊的掩蓋(blanket)層。
[0019]圖6A是示出可以用來形成虛設(shè)芯棒(mandrel)和氮化硅間隔物的又一工藝步驟序列的工藝流程圖。
[0020]圖6B是圖6A中所示工藝流程形成的器件輪廓的側(cè)視圖，其中示出完成的犧牲結(jié)構(gòu)。
[0021]圖7A圖示工藝流程圖，該工藝流程圖示出可以用來使用側(cè)壁圖像轉(zhuǎn)移工藝來圖案化鰭堆疊的又一工藝步驟序列的工藝流程圖。
[0022]圖7B是圖7A中所示工藝流程形成的器件輪廓的側(cè)視圖，其中示出完成的多層外延鰭陣列。
[0023]圖8A是工藝流程圖，該工藝流程圖示出可以用來為圖7B中所示外延鰭陣列提供局部化隔離的又一工藝步驟序列。
[0024]圖SB是圖8A中所示工藝流程形成的器件輪廓的側(cè)視圖，其中建立鰭間隔離。
[0025]圖9A是工藝流程圖，該工藝流程圖示出可以用來在鰭陣列的任一端上蝕刻和填充隔離溝槽的又一工藝步驟序列。
[0026]圖9B是圖9A中所示工藝流程形成的器件輪廓的側(cè)視圖，其中在鰭陣列與鄰近區(qū)域之間提供橫向隔離。
[0027]圖10A、11A、12A、13A和14A是在其中將溝道和源極/漏極區(qū)域與襯底隔離的工藝期間沿著柵極區(qū)域中的FinFET器件輪廓的線A-A’切割的側(cè)視圖。
[0028]圖10B、11B、12B、13B和14B是在其中將溝道和源極/漏極區(qū)域與襯底隔離的工藝期間沿著源極/漏極區(qū)域中的FinFET器件輪廓的線B-B’切割的側(cè)視圖。
[0029]圖10C、11C、12C、13C和14C是如本文描述的兩晶體管結(jié)構(gòu)的透視圖，這些透視圖示出在形成隔離柵極和源極/漏極結(jié)構(gòu)時柵極區(qū)域(A-A’ )的改變和源極/漏極區(qū)域輪廓(B-B，)的改變。
[0030]圖1OD是示出可以用來沉積犧牲柵極和間隔物的又一工藝步驟序列的工藝流程圖。
[0031]圖1lD是工藝流程圖，該工藝流程圖示出示出可以用來制備鰭的用于原位摻雜外延生長的頂層表面的又一工藝步驟序列。
[0032]圖12D是工藝流程圖，該工藝流程圖示出可以用來去除底部鰭層以創(chuàng)建空隙的又一工藝步驟序列。
[0033]圖13D是工藝流程圖，該工藝流程圖示出可以用來向空隙填充氧化物以隔離鰭與襯底的又一工藝步驟序列。
[0034]圖14D是工藝流程圖，該工藝流程圖示出可以用來用可操作金屬柵極替換犧牲柵極的又一工藝步驟序列。
【具體實施方式】
[0035]在以下描述中，闡述某些具體細節(jié)以便提供對公開的主題內(nèi)容的各種方面的透徹理解。然而，無這些具體細節(jié)仍然可以實現(xiàn)公開的主題內(nèi)容。在一些實例中，尚未具體描述包括本文公開的主題內(nèi)容的實施例的公知結(jié)構(gòu)和半導(dǎo)體處理方法以免模糊本公開內(nèi)容的其它方面的描述。
[0036]除非上下文另有要求，貫穿說明書和所附權(quán)利要求，字眼“包括(comprise) ”及其變化，諸如“包括(comprises) ”和“包括(comprising) ”將在開放、包含意義上加以解釋，也就是解釋為“包括但不限于”。
[0037]貫穿說明書對“一個實施例”或者“一實施例”的引用意味著結(jié)合該實施例描述的具體特征、結(jié)構(gòu)或者特性包含于至少一個實施例中。因此，在貫穿說明書的各處出現(xiàn)短語“在一個實施例中”或者“在一實施例中”未必都指代相同方面。另外，可以在本公開內(nèi)容的一個或者多個方面中以任何適當(dāng)方式組合具體特征、結(jié)構(gòu)或者特性。
[0038]貫穿說明書對絕緣材料或者半傳導(dǎo)材料的引用可以包括除了用來舉例說明呈現(xiàn)的晶體管器件的具體實施例的材料之外的各種材料。不應(yīng)狹義地解釋術(shù)語“外延硅化合物”使外延生長的結(jié)構(gòu)例如限于Si或者SiGe，但是實際上廣義地解釋術(shù)語“外延硅化合物”覆蓋可以從晶體娃表面外延生長的任何化合物。
[0039]貫穿說明書對用于沉積氮化硅、二氧化硅、金屬或者相似材料的常規(guī)薄膜沉積技術(shù)的引用包括諸如化學(xué)氣相沉積(CVD)、低壓化學(xué)氣相沉積(LPCVD)、金屬有機化學(xué)氣相沉積(MOCVD)、等離子體增強化學(xué)氣相沉積(PECVD)、等離子體氣相沉積(PVD)、原子層沉積(ALD)、分子束外延(MBE)、電鍍、無電鍍等這樣的工藝。本文參照這樣的工藝的示例描述具體實施例。然而，本公開內(nèi)容和對某些沉積技術(shù)的引用不應(yīng)限于描述的沉積技術(shù)。例如在一些境況中，可以備選地使用PVD來完成引用CVD的描述，或者可以備選地使用無電鍍來實現(xiàn)指定電鍍的描述。另外，對常規(guī)薄膜形成技術(shù)的引用可以包括原位生長膜。例如在一些實施例中，可以通過在受熱室中使硅表面暴露于氧氣或者潮氣來實現(xiàn)控制氧化物生長至所需厚度。
[0040]貫穿說明書對半導(dǎo)體制作領(lǐng)域已知的用于圖案化各種薄膜的常規(guī)光刻技術(shù)的引用包括涉及到光刻膠的旋涂-曝光-顯影工藝序列。這樣的光刻序列需要在光刻膠上旋涂、通過圖案化的掩模使光刻膠的區(qū)域暴露于紫外光并且顯影掉光刻膠的暴露(或者備選地未暴露)區(qū)域，由此向光刻膠轉(zhuǎn)移正或者負掩模圖案。光刻膠掩模然后可以用來將掩模圖案蝕刻到一個或者多個下面的膜中。通常，如果后續(xù)蝕刻相對淺，則光刻膠掩模有效，這是因為可能在蝕刻工藝期間消耗光刻膠。否則，光刻膠可以用來圖案化硬掩模，該硬掩模又可以用來圖案化更厚的下面的膜。
[0041 ] 貫穿說明書對半導(dǎo)體制作領(lǐng)域已知的用于選擇性去除多晶硅、氮化硅、二氧化硅、金屬、光刻膠、聚酰亞胺或者相似材料的常規(guī)蝕刻技術(shù)的引用包括諸如濕法化學(xué)蝕刻、反應(yīng)離子(等離子體)蝕刻(RIE)、清洗、濕法清理、預(yù)清理、噴射清理、化學(xué)機械平坦化(CMP)等這樣的工藝。本文參照這樣的工藝的示例描述具體實施例。然而本公開內(nèi)容和對某些沉積技術(shù)的引用不應(yīng)限于描述的沉積技術(shù)。在一些實例中，兩種這樣的技術(shù)可以可互換。例如剝離光刻膠可能需要在濕法化學(xué)浴器中浸潰樣本或者備選地向樣本上直接噴射濕化學(xué)劑。
[0042]本文參照已經(jīng)產(chǎn)生的FinFET結(jié)構(gòu)的示例描述具體實施例；然而，本公開內(nèi)容以及對某些材料、尺度以及處理步驟的細節(jié)和排序的引用為舉例而不應(yīng)限于所示公開內(nèi)容和引用。
[0043]在圖中,相同標(biāo)號標(biāo)識相似特征或者元件。未必按比例繪制圖中的特征的尺寸和相對位置。
[0044]圖1A示出在硅襯底102上構(gòu)建的常規(guī)平面晶體管100。常規(guī)平面晶體管的部分包括有源區(qū)域104、源極106、漏極108、平面?zhèn)鲗?dǎo)溝道110和柵極112。未示出的柵極電介質(zhì)如本領(lǐng)域熟知的那樣電隔離溝道與柵極。有源區(qū)域104占據(jù)襯底的頂層，該襯底可以用雜質(zhì)來摻雜以創(chuàng)建具有凈負或者凈正電荷的阱。在常規(guī)平面晶體管100導(dǎo)通時，電流經(jīng)過平面?zhèn)鲗?dǎo)溝道110從源極106流向漏極108。通過施加?xùn)艠O電壓由柵極112控制平面?zhèn)鲗?dǎo)溝道中的電流流動。與柵極電壓關(guān)聯(lián)的電場具有如果柵極電壓超過某個閾值則接通常規(guī)平面晶體管100的效果。如果施加的柵極電壓降至閾值電壓以下，則常規(guī)平面晶體管100關(guān)斷并且電流停止從源極106流向漏極108。由于柵極112僅能從一側(cè)(即從平面?zhèn)鲗?dǎo)溝道110的頂部)影響平面?zhèn)鲗?dǎo)溝道110，所以向硅襯底102中的電荷泄漏往往在溝道/襯底結(jié)處出現(xiàn)。
[0045]圖1B示出在硅襯底102上構(gòu)建的常規(guī)FinFET器件150。與圖1A中所示器件相似，常規(guī)FinFET器件150的部分包括有源區(qū)域104、源極152、漏極154、傳導(dǎo)鰭溝道156和卷繞柵極(wrap-around) 158。常規(guī)FinFET器件150的有源區(qū)域104可以用雜質(zhì)來摻雜以創(chuàng)建具有凈負或者凈正電荷的阱。在常規(guī)FinFET器件150導(dǎo)通時，電流在卷繞柵極158的控制之下經(jīng)過高的(tall)傳導(dǎo)鰭溝道156從源極152流向漏極154。施加具有超過某個閾值電壓值的值的電壓接通常規(guī)FinFET器件150。如果施加的電壓降至閾值電壓值以下，則常規(guī)FinFET器件150關(guān)斷，并且電流停止從源極152流向漏極154。由于卷繞柵極158從三側(cè)影響傳導(dǎo)鰭溝道156，所以實現(xiàn)對傳導(dǎo)鰭溝道156的傳導(dǎo)性質(zhì)的改進控制。這樣的改進控制使從傳導(dǎo)鰭溝道156向硅襯底102的電荷泄漏雖然未被消除，但是被減少。由于鰭溝道160的載流容量比平面?zhèn)鲗?dǎo)溝道110的載流容量大得多，所以常規(guī)FinFET器件150的切換特性也比常規(guī)平面晶體管100的切換特性有提高。
[0046]圖2示出外延生長的半傳導(dǎo)鰭陣列200?？梢砸?2nm和更小的技術(shù)節(jié)點構(gòu)造用于如本文描述的全襯底隔離FinFET晶體管的鰭156。例如鰭156的寬度可以在范圍18_22nm內(nèi)，鰭高度204在范圍25-100nm內(nèi)而優(yōu)選范圍50_75nm。在鰭156之間的空間208可以在與鰭的寬度相同的范圍內(nèi)，例如18-22nm。
[0047]對于22nm鰭而言，鰭的節(jié)距206 (即從一個鰭156的中心到下一個鰭156的中心的距離)將一般在范圍40-48nm內(nèi)并且通常是鰭156的寬度的兩倍，節(jié)距206也是從一個空間208的中心到下一個空間208的中心的距離。因此，對于18nm的鰭寬度，優(yōu)選36nm的節(jié)距206，但是也可以使用在范圍30-50nm內(nèi)的節(jié)距。具有這些總體尺度和更小尺度的鰭156用于如現(xiàn)在將參照圖3-14D說明的本發(fā)明的各種實施例。隨著半導(dǎo)體工藝發(fā)展，尺度也可以改變以與可用技術(shù)匹配。例如鰭根據(jù)所需設(shè)計特性和可用幾何形狀可以寬度在范圍8-20nm內(nèi)并且具有在范圍10_200nm內(nèi)的高度。
[0048]圖3是描述制作工藝300中的基本動作的高級流程圖，該制作工藝用于被設(shè)計用于防止溝道到襯底泄漏和源極/漏極到襯底泄漏的全隔離FinFET器件。在302，使用側(cè)壁圖像轉(zhuǎn)移(SIT)工藝來形成多層半傳導(dǎo)鰭陣列。在304，在硅襯底中形成成對的溝槽并且向該對溝槽填充絕緣材料以電隔離半傳導(dǎo)鰭與鄰近區(qū)域。在306，形成犧牲柵極。在308，從半傳導(dǎo)鰭的頂層向外橫向生長外延層而被原位摻雜。在310，通過插入絕緣層將半傳導(dǎo)鰭和原位摻雜層與襯底隔離。在312，用可操作柵極替換犧牲柵極。
[0049]圖4是描述用于圖3中描述的全隔離FinFET器件的更具體制作工藝400的低級流程圖。在402，向硅襯底注入并且沉積掩蓋層鰭堆疊。掩蓋層包括外延生長的雙層，即氮化硅和未摻雜硅酸鹽玻璃(USG)。在404，通過圖案化氮化物和USG膜來形成虛設(shè)芯棒結(jié)構(gòu)。在406，虛設(shè)芯棒用來執(zhí)行側(cè)壁圖像轉(zhuǎn)移(SIT)工藝以創(chuàng)建半傳導(dǎo)鰭陣列，然后去除芯棒。在408，用絕緣材料填充在半傳導(dǎo)鰭之間的空間以提供局部化鰭間隔離。在410，蝕刻隔離溝槽并且向隔離溝槽填充絕緣氧化物。在412，在柵極區(qū)域中形成犧牲多晶硅柵極和偏移間隔物，而在414，在源極/漏極區(qū)域中從每個鰭的頂層各向同性地生長原位摻雜(ISD)外延層。在416，在柵極區(qū)域和源極/漏極區(qū)域二者中去除外延生長的雙層的底層，從而創(chuàng)建空隙。在418，向空隙填充絕緣材料，諸如氧化物。在420，去除并且用可操作金屬柵極替換犧牲多晶硅柵極。
[0050]以下參照圖5A-14D，每組圖通過呈現(xiàn)更全面工藝步驟序列和在完成該步驟序列時產(chǎn)生的對應(yīng)側(cè)視圖來更具體示出來自圖4的工藝步驟之一。[0051]圖5A和5B更具體圖示步驟402，根據(jù)一個實施例，在該步驟中向硅襯底注入并且沉積掩蓋層鰭堆疊。圖5A示出包括步驟502、504、506、508、510和512的工藝步驟序列，可以執(zhí)行這些步驟以形成圖5B中所示掩蓋層堆疊514。掩蓋層堆疊514分別包括硅襯底516、掩蓋外延生長半傳導(dǎo)底層518 (例如鍺化硅(SiGe)或者另一外延硅化合物)、掩蓋外延生長半傳導(dǎo)頂層520 (例如硅或者外延硅化合物)、掩蓋氮化硅帽層522以及未摻雜的非晶硅酸鹽玻璃(USG)的第一和第二掩蓋犧牲層524和526。
[0052]在502，硅襯底可以接收阱注入物以分別根據(jù)制作的器件是否被設(shè)計為N-P-N或者P-N-P晶體管而變成用P型或者η型原子來摻雜。
[0053]在504，可以沉積或者生長焊盤氧化物層。在506，可以執(zhí)行外延預(yù)清理步驟以制備硅襯底的用于外延晶體生長的表面。通常，外延預(yù)清理步驟使用濕法化學(xué)處理(諸如氫氟酸(HF))來去除所有表面氧化物(包括原生氧化物和在504沉積的焊盤氧化物層)。
[0054]在508，生長外延半傳導(dǎo)底層518。半傳導(dǎo)底層518可以由鍺化硅制成，其中鍺含量希望約為35%，并且厚度希望約為30nm。半傳導(dǎo)底層518的鍺含量可以范圍從約20%到約60%。半傳導(dǎo)底層518的厚度可以在范圍約20nm-60nm內(nèi)。此外，在508，通過從鍺化硅半傳導(dǎo)底層518的頂表面的外延晶體生長形成外延生長的半傳導(dǎo)頂層520。半傳導(dǎo)頂層520可以由硅或者鍺化硅制成，具有在約25nm-50nm的范圍內(nèi)的厚度。
[0055]在510，可以用掩蓋氮化硅帽層522對外延半傳導(dǎo)頂層520進行加帽?？梢猿练e氮化硅帽層522以用作具有約40nm的厚度的硬掩模。在512，可以例如使用常規(guī)方法(諸如本領(lǐng)域通常用來沉積多晶硅的方法)來分別沉積第一和第二 USG犧牲掩蓋層524和526。第
一USG犧牲掩蓋層524希望具有在范圍約20nm-40nm內(nèi)的厚度。第二 USG犧牲掩蓋層526希望具有在范圍約80nm-120nm內(nèi)的厚度。第一和第二 USG犧牲掩蓋層可以基本上相同，或者它們可以例如在密度上或者在一個或者多個其它膜性質(zhì)的改變上有所差別，這可以在后續(xù)處理步驟中針對兩個USG膜產(chǎn)生不同蝕刻速率。
[0056]圖6A和6B更具體圖示步驟404，在該步驟中形成犧牲芯棒以支撐在非常規(guī)側(cè)壁圖像轉(zhuǎn)移(SIT)工藝中用作掩模結(jié)構(gòu)的側(cè)壁間隔物。SIT工藝可以對于圖案化窄和/或近間距結(jié)構(gòu)尤其有用。圖6A示出包括步驟602、604和606的工藝步驟序列，可以執(zhí)行這些步驟以形成圖6B中的犧牲(虛設(shè))芯棒614(示出三個)。每個芯棒614是支撐成對的側(cè)壁間隔物628的圖案化的未摻雜的非晶硅酸鹽玻璃(USG)結(jié)構(gòu)。在SIT工藝中，將向多層鰭的寬度轉(zhuǎn)移側(cè)壁間隔物628的寬度而不是使用掩模以圖案化鰭。所得多層鰭的寬度在一個示例實施例中希望在范圍約3-15nm內(nèi)。此外，芯棒寬度630確定在示例實施例中希望在范圍約10-50nm內(nèi)的鰭間間距。類似地，側(cè)壁間隔物628和芯棒614的均勻性分別確定鰭陣列內(nèi)的鰭和鰭間距的均勻性。
[0057]在602，可以使用常規(guī)光刻和蝕刻工藝來圖案化未摻雜的非晶硅酸鹽玻璃(USG)的掩蓋犧牲層526以形成芯棒614。由于常規(guī)光刻為半導(dǎo)體處理領(lǐng)域技術(shù)人員所熟知，所以在圖中未明示，但是將簡述它。常規(guī)光刻需要在光刻膠上旋涂、通過圖案化的掩模使光刻膠的部分暴露于紫外光并且顯影掉光刻膠的未暴露部分，由此向光刻膠轉(zhuǎn)移掩模圖案。光刻膠掩模然后可以用來將圖案蝕刻到一個或者多個下面的的層中。通常，如果后續(xù)蝕刻相對淺，則可以使用光刻膠掩模，這是因為可能在蝕刻工藝期間消耗光刻膠。可以使用這樣的光刻膠掩模和對第一 USG犧牲層有選擇性的濕法蝕刻或者RIE化學(xué)劑來圖案化第二 USG犧牲層526。備選地，可以使用其中可接受部分消耗第一 USG犧牲層524的定時蝕刻。
[0058]在604，可以使用常規(guī)沉積技術(shù)在USG結(jié)構(gòu)526之上沉積保形氮化硅層(未示出)。
[0059]在606，可以執(zhí)行掩蓋(無掩模)濕法或者干法蝕刻以去除氮化物層的均勻厚度，因此形成成對的側(cè)壁間隔物628。在這樣的工藝中，可以使用芯棒614作為蝕刻停止層或者可以對蝕刻工藝進行定時。由于第一 USG掩蓋犧牲層524和芯棒614均為暫時的，所以可以可接受造成部分消耗這些層的非最優(yōu)蝕刻選擇性。根據(jù)使用的蝕刻工藝，側(cè)壁間隔物628可以從芯棒614的頂表面略微或者顯著傾斜掉(slope away)。
[0060]圖7A和7B更具體圖示步驟406，在該步驟中通過向掩蓋層堆疊514轉(zhuǎn)移側(cè)壁間隔物628的覆蓋區(qū)(圖像)來圖案化多層鰭陣列。圖7A示出包括步驟702、704、706和708的工藝步驟序列，可以執(zhí)行這些步驟以形成圖7B中的多層鰭陣列714(示出六個)。根據(jù)一個實施例，每個多層鰭716包括圖案化的外延鍺化硅底層718、在圖7中示出為由殘留的圖案化的氮化硅帽722覆蓋的圖案化的外延硅頂層720。
[0061]在702，在形成側(cè)壁間隔物628之后，可以通過使用對氮化硅側(cè)壁間隔物628高度地有選擇性的濕法蝕刻或者干法蝕刻來蝕刻USG從而去除虛設(shè)芯棒614。用來去除芯棒614的蝕刻劑然后也將往往去除第一 USG犧牲層524，除了它在側(cè)壁間隔物628下面受保護之外。
[0062]在704，可以執(zhí)行SIT工藝，在該工藝中在蝕刻下面的的層(524、522、520和518)的全堆疊時在示例實施例中使用剩余IOnm以下的側(cè)壁間隔物628作為硬掩模。在例壁圖像轉(zhuǎn)移完成時，如圖7B中所示從硅襯底516豎直地延伸的所得多層鰭716將具有與側(cè)壁間隔物628的覆蓋區(qū)近似地相同的寬度和均勻性。因此，已經(jīng)向鰭轉(zhuǎn)移側(cè)壁間隔物的圖像。
[0063]在706，在鰭形成之后，可以使用常規(guī)濕法蝕刻劑(諸如熱磷酸或者分別對體硅襯底516以及外延硅底層和頂層718和720有選擇性的另一蝕刻劑)來去除覆蓋多層鰭716的剩余側(cè)壁間隔物628。
[0064]在708，可以例如使用基于HF的化學(xué)劑來去除第一 USG犧牲層524的作為殘留USG帽層(未示出)保留于多層鰭716上面的部分，因此留下包括氮化硅帽722的多層鰭716。
[0065]圖8A和8B更具體圖示步驟408,在該步驟中可以在多層鰭716之間沉積絕緣材料以形成局部地隔離的多層鰭陣列814。圖8A示出包括步驟802、804、806、808、810和812的工藝步驟序列，可以執(zhí)行這些步驟以形成圖8B中的局部地隔離的多層鰭陣列814(示出六個鰭)。根據(jù)一個實施例，多層鰭716由局部化的鰭間隔離填充材料816和原硅酸四乙酯(TEOS)衍生的氧化物層或者TE0S818分離。
[0066]在802，可以向在多層鰭716之間的空間填充局部隔離填充材料816，例如氧化物。
[0067]在804，然后可以使用在氮化物帽722上停止的化學(xué)機械平坦化(CMP)工藝來平坦化填充的多鰭陣列。
[0068]在806，可以使用對下面的外延硅頂層720至少部分地有選擇性的濕法化學(xué)蝕刻劑來去除氮化硅帽層722。
[0069]在808，可以使用對硅有選擇性的蝕刻劑(諸如基于HF的濕化學(xué)蝕刻)來凹陷局部隔離填充材料816。凹陷的局部隔離填充材料816的最終厚度希望使得凹陷的局部隔離填充材料816的頂表面在位于外延鍺化硅底層718內(nèi)的點處與多層鰭716相交。
[0070]在810，可以在多鰭陣列814之上保形地沉積薄TEOS層818 (例如少于約IOnm厚)。TEOS層818將用作柵極電介質(zhì)。
[0071]在812，可以沉積焊盤氮化物層820以便替換凹陷的填充材料816并且在多層鰭陣列814的高度上方延伸?？梢允褂煤副P氮化物層820作為硬掩模以形成隔離溝槽。
[0072]圖9A和9B更具體圖示步驟410，在該步驟中在多鰭陣列814的任一側(cè)上形成絕緣溝槽以隔離多層鰭陣列914與鄰近區(qū)域。圖9A示出包括步驟902、904、906、908、910和912的工藝步驟序列，可以執(zhí)行這些步驟以形成圖9B中所示橫向地隔離的鰭陣列914。
[0073]在902，可以如以上描述的那樣使用常規(guī)光刻技術(shù)來圖案化焊盤氮化物層820，以便覆蓋多鰭陣列814并且暴露超出多鰭陣列814的末端以外的區(qū)域。
[0074]在904，然后可以在去除局部隔離填充材料816和硅的蝕刻工藝期間使用焊盤氮化物層820作為硬掩模以在硅襯底516中創(chuàng)建深溝槽。用來創(chuàng)建隔離溝槽的蝕刻工藝希望是各向異性等離子體蝕刻。
[0075]在906，可以向深隔離溝槽填充絕緣體。絕緣體可以例如是二氧化硅，諸如高縱橫比工藝(HARP?)填充材料916?？梢允褂迷趶腟anta Clara, California的AppliedMaterials, Inc.可用的專門化的化學(xué)氣相沉積(CVD)設(shè)備上執(zhí)行的專有工藝來沉積這樣的HARP?填充材料916。
[0076]在908，可以使用在焊盤氮化物層920上停止的CMP工藝來平坦化HARP?填充材料 916。
[0077]在910，可以使用HF浸潰來凹陷HARP?填充材料916，繼而為在912的氮化物去除步驟(例如熱磷酸濕法蝕刻)。在所得示例橫向地隔離的鰭陣列914中，如圖9B中所示，HARP?填充材料916的高度在鰭的高度以下、但是在鰭內(nèi)的兩個外延硅層718和720的結(jié)上方。
[0078]圖10A、10B和IOC更具體圖示步驟412，在該步驟中形成犧牲柵極和間隔物。圖1OD示出包括步驟1002、1004和1006的工藝步驟序列，可以執(zhí)行這些步驟以在柵極區(qū)域中形成覆蓋在橫向地隔離的六個鰭的陣列914上面的犧牲柵極1018(圖10A)。在圖1OC中示出所得FinFET陣列1014(示出僅兩個鰭)的透視圖。
[0079]在1002，犧牲柵極1018可以保形地沉積于橫向地隔離的鰭陣列914之上，并且與鰭基本上正交地對準。犧牲柵極1018因此與每個多層鰭的三側(cè)鄰接。犧牲柵極1018可以根據(jù)用來形成常規(guī)平面晶體管柵極的技術(shù)例如由多晶硅制成。犧牲柵極1018是。在1004，可以沉積掩蓋氮化硅硬掩模層1020。犧牲柵極1018和氮化硅硬掩模層1020僅形成于柵極區(qū)域中、未形成于源極/漏極區(qū)域中。這可以通過沉積掩模沉積材料來實現(xiàn)?；蛘吣た梢匝谏w沉積于柵極和源極/漏極區(qū)域二者之上，然后從源極和漏極區(qū)域被選擇性地去除(圖10B)，使得犧牲柵極1018和氮化硅硬掩模層1020 二者僅保留于柵極區(qū)域中(圖10A)。
[0080]圖1OB因此基本上是圖9B的再現(xiàn)。圖1OA是如圖1OC中呈現(xiàn)的透視圖1014中所示沿著切割線A-A’在柵極區(qū)域中的FinFET陣列的側(cè)視圖。圖1OB是如圖1OC中呈現(xiàn)的透視圖1014中所示沿著切割線B-B’在源極/漏極區(qū)域中的FinFET陣列的側(cè)視圖。在沿著A-A’形成保形柵極之前，圖1OB是在圖9B中出現(xiàn)的相同結(jié)構(gòu)914。
[0081]在1006，可以使用另一常規(guī)沉積和圖案化(光刻和蝕刻)循環(huán)在犧牲柵極結(jié)構(gòu)的任一例上形成偏移間隔物。間隔物可以例如由氮化硅制成。然而，間隔物在圖1OC中出現(xiàn)，來自A-A’的截圖和來自B-B’的截圖均未與間隔物相交，因此它們未出現(xiàn)于圖1OA或者IOB中所示側(cè)視圖中。
[0082]圖11A、11B和IIC更具體圖示步驟414，在該步驟中從半傳導(dǎo)頂層520外延地生長原位摻雜(ISD)層。圖1lD示出包括步驟1102、1104和1106的工藝步驟序列，可以執(zhí)行這些步驟以在源極/漏極區(qū)域中形成摻雜的鰭陣列1112 (圖11B)。在圖1lC中示出摻雜的鰭陣列114的透視圖。
[0083]在1102，可以使用N2H2氣體來完成第一預(yù)清理。
[0084]在1104，可以完成與本領(lǐng)域已知為在形成硅化鎳之前的預(yù)清理相似的第二預(yù)清理SiCoNi。預(yù)清理步驟1102和1104從硅表面去除原生氧化物、雜質(zhì)等以允許外延晶體生長未受表面污染物阻礙地發(fā)生。
[0085]在1106，可以從多層鰭的圖案化的外延硅頂層720向外外延地生長晶體硅以形成分面的原位摻雜(ISD)結(jié)構(gòu)1108?？梢酝ㄟ^在外延生長期間引入雜質(zhì)(諸如硼或者磷)來實現(xiàn)原位摻雜。如果貫穿充分長的時間間隔維持外延生長，則從鰭的頂層延伸出的分面的ISD結(jié)構(gòu)1108可以一起生長以形成與凹陷的氧化物816接觸的外延層。
[0086]圖12A、12B和12C更具體圖示步驟416，在該步驟中去除傳導(dǎo)鰭溝道的底層以在頂部半傳導(dǎo)材料與襯底之間創(chuàng)建空隙。圖12D示出包括步驟1202和1204的工藝步驟序列，可以執(zhí)行這些步驟以形成柵極區(qū)域空隙1210(圖12A)和源極/漏極區(qū)域空隙1212(圖12B)。在圖12C中圖示在形成空隙之后的透視圖1214。
[0087]在1202，可以執(zhí)行另一 SiCoNi預(yù)清理以有助于在后續(xù)步驟中的更有效的膜去除。
[0088]在1204，可以例如使用在鹽酸溶液中的浸潰從在柵極區(qū)域和源極/漏極區(qū)域二者中的鰭去除外延底層718以創(chuàng)建柵極區(qū)域空隙1210和源極/漏極區(qū)域空隙1212。外延頂層720保持懸置于襯底上方，但是在垂直方向上(即沿著鰭)錨定到柵極結(jié)構(gòu)。
[0089]在備選工藝流程中，圖1lB中所示分面的ISD結(jié)構(gòu)1108的外延生長可以發(fā)生于形成柵極區(qū)域空隙1210和源極/漏極區(qū)域空隙1212之后。
[0090]圖13A、13B和13C更具體圖示步驟418，在該步驟中可以向柵極區(qū)域空隙1210和源極/漏極區(qū)域空隙1212填充氧化物以物理和電絕緣傳導(dǎo)鰭溝道與襯底。圖13C示出包括步驟1302、1304、1306和1308的工藝步驟序列，可以執(zhí)行這些步驟以在柵極區(qū)域(圖13A)中形成向源極/漏極區(qū)域(圖13B)中的襯底隔離鰭溝道1312延伸的襯底隔離鰭溝道陣列1310。在圖13C中示出全襯底隔離鰭溝道的透視圖1310。
[0091]在1302，可以通過在柵極和源極/漏極區(qū)域二者中從硅襯底516的表面生長二氧化硅來填充柵極區(qū)域空隙1210和源極/漏極區(qū)域空隙1212。然后在源極/漏極區(qū)域中，可以生長或者沉積附加氧化物至略微在柵極上面的氮化硅間隔物和硬掩模的高度上方的高度。
[0092]在1304，可以執(zhí)行常規(guī)退火工藝以在源極/漏極區(qū)域中的分面的ISD結(jié)構(gòu)1108內(nèi)擴散摻雜物。
[0093]在1306，可以例如使用其中氮化硅硬掩模層1020可以用作拋光停止層的常規(guī)CMP工藝來拋光氧化物。
[0094]在1308，可以通過使用各向異性(向下引向)等離子體蝕刻工藝從柵極去除氮化硅硬掩模1020而未去除氮化硅側(cè)壁間隔物，繼而為常規(guī)濕法化學(xué)清理步驟。
[0095]圖14A、14B和14C更具體圖示步驟420，在該步驟中用可操作柵極替換犧牲柵極。這樣的工藝被本領(lǐng)域技術(shù)人員稱為替換金屬柵極(RMG)工藝。圖14D示出包括步驟1402、1404、1406、1408和1410的工藝步驟序列420，可以執(zhí)行這些步驟以在柵極區(qū)域中形成可操作柵極結(jié)構(gòu)1412(圖14A)。在圖14C中示出可操作柵極結(jié)構(gòu)1412的透視圖1414。
[0096]在1402，可以例如使用對氮化硅和二氧化硅有選擇性的侵蝕硅的濕化學(xué)蝕刻劑來去除犧牲多晶硅柵極?；蛘呖梢栽谙嗤に嚥襟E中使用兩部分(two-part)干法蝕刻工藝以去除多晶硅柵極和柵極電介質(zhì)(1404)。
[0097]在1406，可以如圖14B中所示回蝕源極/漏極區(qū)域中的氧化物1318至與外延頂層720重合的高度。
[0098]在1408，可以在柵極區(qū)域中的外延頂層720之上保形地沉積具有大于約4.0的高介電常數(shù)(k)的高k柵極電介質(zhì)1418。
[0099]在1410，可以在柵極區(qū)域中并且也在源極/漏極區(qū)域中沉積可操作金屬柵極1420作為去往隔離鰭的金屬接觸層(即外延頂層720)。與犧牲柵極1018相似，可操作金屬柵極與每個多層鰭的三側(cè)鄰接，使得向柵極施加的電勢可以從三個方向中的每個方向影響在鰭內(nèi)流動的電流。
[0100]可以組合以上描述的各種實施例以提供更多實施例。在本說明書中引用的和/或在申請數(shù)據(jù)表中列舉的所有美國專利、美國專利申請公開、美國專利申請、外國專利、外國專利申請和非專利公開通過引用而完全結(jié)合于此?？梢匀鐬榱诉\用各種專利、申請和公開的概念而必需的那樣修改實施例的方面以提供更多實施例。
[0101]將理解雖然本文出于示例的目的而描述本公開內(nèi)容的具體實施例，但是可以進行各種修改而未脫離本公開內(nèi)容的精神實質(zhì)和范圍。因而，本公開內(nèi)容除了受所附權(quán)利要求限制之外不受限制。
[0102]可以按照以上詳述的描述對實施例進行這些和其它改變。一般而言，在所附權(quán)利要求中，不應(yīng)解釋使用的術(shù)語使權(quán)利要求限于在說明書和權(quán)利要求中公開的具體實施例，但是應(yīng)當(dāng)解釋這些術(shù)語包括所有可能實施例以及這樣的權(quán)利要求有權(quán)具有的等效含義的完全范圍。因而，權(quán)利要求未受公開內(nèi)容限制。
【權(quán)利要求】
1.一種在娃襯底上形成FinFET晶體管的方法,所述方法包括: 向所述硅襯底注入摻雜物； 形成從所述硅襯底豎直地延伸的凸起多層鰭陣列，所述凸起多層鰭至少包括底部半傳導(dǎo)材料和頂部半傳導(dǎo)材料； 在所述鰭之間沉積絕緣材料以提供局部鰭間隔離； 形成絕緣溝槽以將所述FinFET晶體管與鄰近區(qū)域電隔離； 形成覆蓋在所述凸起多層鰭陣列上面并且與所述凸起多層鰭陣列基本上正交地對準的犧牲柵極，所述犧牲柵極與每個多層鰭的三側(cè)鄰接，每個多層鰭的位于所述犧牲柵極下面的部分作為傳導(dǎo)鰭溝道操作； 在所述犧牲柵極的相對側(cè)上形成與所述頂部半傳導(dǎo)材料接觸的原位摻雜外延層；從所述傳導(dǎo)鰭溝道去除所述底部半傳導(dǎo)材料以在所述頂部半傳導(dǎo)材料與所述硅襯底之間形成空隙，所述空隙提供在所述傳導(dǎo)鰭溝道與所述硅襯底之間的物理分離； 向所述空隙填充氧化物以使所述傳導(dǎo)鰭溝道與所述硅襯底電絕緣；并且 用可操作柵極替換所述犧牲柵極。
2.根據(jù)權(quán)利要求1所述的方法，還包括在形成所述凸起多層鰭陣列之時使用側(cè)壁圖像轉(zhuǎn)移工藝來圖案化所述陣列。
3.根據(jù)權(quán)利要求2所述的方法，還包括形成犧牲芯棒作為所述側(cè)壁圖像轉(zhuǎn)移工藝的一部分。
4.根據(jù)權(quán)利要求3所述的方法，`其中所述犧牲芯棒包括非晶硅材料。
5.根據(jù)權(quán)利要求1所述的方法，其中所述犧牲柵極包括多晶硅并且所述可操作柵極包括金屬。
6.根據(jù)權(quán)利要求5所述的方法，還包括在用所述可操作柵極替換所述犧牲柵極期間沉積附加金屬以形成源極接觸和漏極接觸。
7.根據(jù)權(quán)利要求1所述的方法，其中所述可操作柵極包括由具有大于約4.0的介電常數(shù)的材料制成的電介質(zhì)層。
8.根據(jù)權(quán)利要求1所述的方法，其中所述底部半傳導(dǎo)材料是外延生長的鍺化硅，并且所述頂部半傳導(dǎo)材料是外延生長的硅。
9.一種在硅襯底上的全隔離FinFET晶體管，所述晶體管包括: 傳導(dǎo)鰭溝道陣列，懸置于所述硅襯底之上并且通過絕緣層與所述硅襯底間隔開； 原位摻雜外延層，與所述傳導(dǎo)鰭溝道陣列的部分接觸，所述原位摻雜外延層懸置于所述硅襯底之上并且通過絕緣層與所述硅襯底間隔開； 保形柵極，覆蓋在所述傳導(dǎo)鰭溝道陣列上面，所述保形柵極可操作用于響應(yīng)于施加的電壓控制所述傳導(dǎo)鰭溝道內(nèi)的電流流動；以及 成對的絕緣溝槽，與所述傳導(dǎo)鰭溝道基本上平行地對準。
10.根據(jù)權(quán)利要求9所述的FinFET晶體管，其中所述保形柵極包括具有大于4.0的介電常數(shù)的電介質(zhì)層和包括金屬的體柵極材料。
11.根據(jù)權(quán)利要求9所述的FinFET晶體管，還包括在所述硅襯底內(nèi)的阱注入物和袋注入物中的一個或者多個注入物。
12.根據(jù)權(quán)利要求9所述的FinFET晶體管，其中所述傳導(dǎo)鰭溝道陣列包括外延生長的硅材料。
13.根據(jù)權(quán)利要求9所述的FinFET晶體管，其中所述絕緣層是氧化物。
14.根據(jù)權(quán)利要求9所述的FinFET晶體管，其中所述原位摻雜外延層與所述傳導(dǎo)鰭溝道陣列的在所述保形柵極以外的部分接觸。
15.一種形成與硅襯底隔離的FinFET晶體管的方法，所述方法包括: 形成半傳導(dǎo)鰭陣列； 形成絕緣溝槽以將所述FinFET晶體管與鄰近區(qū)域電隔離； 形成覆蓋在所述半傳導(dǎo)鰭陣列上面的保形柵極； 在所述保形柵極以外形成與所述半傳導(dǎo)鰭陣列接觸的摻雜外延層；并且 用絕緣層將所述半傳導(dǎo)鰭陣列和所述摻雜外延層與所述硅襯底隔離。
16.根據(jù)權(quán)利要求15所述的方法，其中所述半傳導(dǎo)鰭陣列包括頂部外延層和底部外延層。
17.根據(jù)權(quán)利要求16所述的方法，其中隔離所述半傳導(dǎo)鰭陣列需要用所述絕緣層替換所述底部外延層。
18.根據(jù)權(quán)利要求15所述的方法，其中所述絕緣層是二氧化硅。
19.根據(jù)權(quán)利要求15所述的方法，其中所述保形柵極還包括具有大于4.0的介電常數(shù)的電介質(zhì)層和金屬層。`
20.一種在硅襯底上形成的電隔離晶體管，所述晶體管包括: 一個或者多個半傳導(dǎo)鰭溝道； 摻雜外延層，與所述半傳導(dǎo)鰭溝道接觸； 保形金屬柵極，覆蓋在所述一個或者多個半傳導(dǎo)鰭溝道上面，所述柵極可操作用于響應(yīng)于施加的電壓控制所述半傳導(dǎo)鰭溝道內(nèi)的電流流動； 用于將所述半傳導(dǎo)鰭溝道與鄰近區(qū)域隔離的裝置；以及 用于將所述半傳導(dǎo)鰭溝道和所述摻雜外延層與所述硅襯底隔離以便防止向所述硅襯底中的電荷泄漏的裝置。
【文檔編號】H01L21/336GK103887172SQ201310489429
【公開日】2014年6月25日 申請日期:2013年10月12日 優(yōu)先權(quán)日:2012年12月21日
【發(fā)明者】N·勞貝特, P·卡雷 申請人:意法半導(dǎo)體公司