電荷減少晶體管的制作方法
【專利摘要】本發(fā)明涉及一種電荷減少晶體管。器件和技術的代表性實施例提供一種減少電荷晶體管布置。晶體管結(jié)構(gòu)的電容和／或電荷可通過最小化頂柵關于晶體管的漏的重疊來減少。
【專利說明】電荷減少晶體管
【技術領域】
本發(fā)明涉及一種電荷減少晶體管。背景[0001]在晶體管的操作期間，電荷可能形成于晶體管結(jié)構(gòu)內(nèi)，例如基于結(jié)構(gòu)的電容。對于一些晶體管，諸如對于一些結(jié)型場效應晶體管(JFET)器件，當器件結(jié)構(gòu)的布置包括被布置使得其具有電容性結(jié)果的元件時，電荷區(qū)域可能產(chǎn)生在器件內(nèi)。例如，電荷可能產(chǎn)生在晶體管器件的柵和漏或柵和源之間。[0002]形成于晶體管器件內(nèi)的電荷可能具有不良效果，特別是當電荷在量級上增加時。例如，柵和漏之間的大電荷量可減緩器件開關時間。此外，當柵-漏和柵-源之間的電荷比率變得太大，器件可能被觸發(fā)以不希望地打開。因此，晶體管器件的性能可能基于器件內(nèi)的積聚電荷來被限制。
【專利附圖】

【附圖說明】
[0003]參照附圖闡述詳細的描述。在圖中，參考數(shù)字的最左側(cè)的(多個)位識別在其中參考數(shù)字第一次出現(xiàn)的圖。在不同圖中，用相同的參考數(shù)字的使用指示相似或相同的項。
[0004]對于該討論，圖中所圖示的器件和系統(tǒng)被示出為具有多個部件。器件和/或系統(tǒng)的各種實施例，如在這里所描述，可包括更少的元件，且仍然留在本公開的范圍內(nèi)?？商鎿Q地，器件和/或系統(tǒng)的其他實施例可包括額外的部件或所述部件的各種組合，且仍然留在本公開的范圍內(nèi)。
[0005]圖1是依照實施例的示例晶體管結(jié)構(gòu)一部分的剖面圖，該示例晶體管結(jié)構(gòu)具有多個單元。示例晶體管結(jié)構(gòu)一部分被示出以突出晶體管結(jié)構(gòu)的單元處的細節(jié)。
[0006]圖2A是依照一個實施例的圖1的示例晶體管結(jié)構(gòu)一部分的剖面圖。圖2A的圖示表示晶體管單元的一半。
[0007]圖2B是依照另一個實施例的示例晶體管結(jié)構(gòu)一部分的剖面圖。圖2B的圖示表示依照實施例的晶體管單元的一半，該晶體管單元具有減少的電荷和/或電容。
[0008]圖3示出依照實施例的圖示晶體管器件示例性能的兩個曲線圖。上部曲線圖圖示了應用和不應用在這里所描述的技術的晶體管器件的電容的區(qū)別。下部曲線圖圖示了針對各種頂柵重疊及三個頂柵深度的應用在這里所描述的技術的第一示例晶體管器件的柵-漏電荷。
[0009]圖4示出依照一個實施例的圖示晶體管器件的示例性能的兩個曲線圖。上部曲線圖圖示了針對各種頂柵重疊及三個頂柵深度的應用在這里所描述的技術的第二示例晶體管器件的柵-漏電荷。下部曲線圖圖示了針對各種頂柵重疊及三個頂柵深度的應用在這里所描述的技術的晶體管器件的漏-源導通電阻。
[0010]圖5示出依照一個實施例的圖示晶體管器件的示例性能的兩個曲線圖。上部曲線圖圖示了應用和不應用在這里所描述的技術的晶體管器件的轉(zhuǎn)移特性。下部曲線圖圖示了應用和不應用在這里所描述的技術的晶體管器件的擊穿特性。[0011]圖6示出依照一個實施例的圖示晶體管器件示例性能的兩個曲線圖。上部曲線圖顯示針對各種頂柵重疊及三個頂柵深度的應用在這里所描述的技術的晶體管器件的擊穿電壓。下部曲線圖圖示了針對不同頂柵重疊及三個頂柵深度的應用在這里所描述的技術的晶體管器件的夾斷電壓。
[0012]圖7示出了在這里所描述的技術和器件的兩個示例晶體管器件實施例的剖面圖。
[0013]圖8示出了在這里所描述的技術和器件的另外兩個示例晶體管器件實施例的剖面圖。
[0014]圖9是圖示依照一個實施例的用于減少晶體管器件上的電容和/或電荷的示例工藝的流程圖。

【發(fā)明內(nèi)容】

根據(jù)本發(fā)明的一個方面，提供了一種晶體管器件，包括:布置于襯底上的漂移區(qū)域?qū)樱茀^(qū)域?qū)影ǖ谝粎^(qū)域和第二區(qū)域，襯底耦合到漏；背柵，所述背柵形成在漂移區(qū)域?qū)拥牡谝粎^(qū)域處；覆蓋背柵的溝道；覆蓋溝道的頂柵，所述頂柵覆蓋漂移區(qū)域?qū)拥牡谝粎^(qū)域的至少一部分，而不完全覆蓋漂移區(qū)域?qū)拥牡诙^(qū)域。
根據(jù)本發(fā)明的另一個方面，提供了一種晶體管單元，包括:布置于襯底上的漂移區(qū)域；形成在漂移區(qū)域的第一部分的第一背柵區(qū)域和形成在漂移區(qū)域的第二部分的第二背柵區(qū)域，漂移區(qū)域的第三部分位于第一背柵區(qū)域和第二背柵區(qū)域之間，漂移區(qū)域的第三部分覆蓋漏區(qū)域；覆蓋第一背柵區(qū)域的第一溝道和覆蓋第二背柵區(qū)域的第二溝道；覆蓋第一溝道且覆蓋第一背柵區(qū)域的至少一部分的第一頂柵和覆蓋第二溝道且覆蓋第二背柵區(qū)域的至少一部分的第二頂柵，漂移區(qū)域的第三部分的至少一部分不被第一頂柵或第二頂柵覆蓋。
根據(jù)本發(fā)明的還有另一個方面，提供了一種形成晶體管的方法，包括:在襯底上布置漂移區(qū)域?qū)?，襯底耦合到漏；在漂移區(qū)域?qū)拥囊徊糠稚闲纬杀硸?；形成覆蓋背柵的溝道層；以及在溝道層的一部分上方形成頂柵，使得頂柵覆蓋背柵，而不完全覆蓋漂移區(qū)域?qū)忧也煌耆采w漏。
根據(jù)本發(fā)明的還有另一個方面，提供了一種晶體管器件，包括:具有第一摻雜類型的漂移區(qū)域；形成在漂移區(qū)域內(nèi)的第二摻雜類型的井對，每個井包括背柵，每個井電耦合到源接觸；具有第二摻雜類型且電耦合到柵接觸的頂柵對，頂柵層疊于漂移區(qū)域的覆蓋背柵的一部分的上方，并形成第一摻雜類型的溝道對，溝道形成在背柵和頂柵之間且電耦合到源接觸，井對之間的漂移區(qū)域的一部分沒有被頂柵對中的任意一個覆蓋。
綜述
[0015]器件和技術的代表性實施例提供減少電荷晶體管布置。例如，晶體管結(jié)構(gòu)的柵-漏電荷和/或柵-漏電容可以通過最小化頂柵結(jié)構(gòu)相對于晶體管的漏的重疊來減少。
[0016]在一個實施例中，當在晶體管的柵和源之間施加預先設定的電壓時，頂柵與背柵一起布置為耗盡晶體管的溝道。頂柵可布置為重疊背柵的至少一部分以夾斷溝道。然而，在一個實施例中，頂柵可布置為使得其不完全重疊晶體管覆蓋漏的區(qū)域。在漏區(qū)域上頂柵的重疊量確定了晶體管的柵-漏電容以及也可形成的柵-漏電荷。
[0017]在該公開中，討論了晶體管器件的各種實施例和布置。參照圖中圖示的示例準垂直結(jié)型場效應晶體管(JFET)器件，討論技術和器件。然而，這并非意圖是限制性的，并且是出于討論的簡單和圖示的方便。所討論的技術和器件可應用于各種晶體管器件設計、結(jié)構(gòu)等等中的任何一個(例如，金屬-氧化物-半導體FET (MOSFET)、金屬-絕緣體-半導體FET(MISFET)、金屬-半導體FET(MESFET)、絕緣柵FET(IGFET)、絕緣柵雙極晶體管(IGBT)等等)，也應用于其他半導體器件(例如，半導體二極管等)，且仍然在公開的范圍內(nèi)。為了討論的簡單，這里對于所有這樣的器件使用通用術語“晶體管”。
[0018]下面通過使用多個實例更詳細地解釋實施例。盡管這里和下文討論了各種實施例和示例，但是通過組合單獨的實施例和實例的特征和要素，另外的實施例和示例也是可能的。
示例晶體管結(jié)構(gòu)
[0019]圖1是依照一個實施例的具有多個單元的示例晶體管結(jié)構(gòu)100的一部分的透視圖。從左到右，圖1的圖示示出了半個晶體管單元、整個晶體管單元、終端區(qū)域單元以及位于晶體管結(jié)構(gòu)100的邊緣的結(jié)終端擴展(JTE, junction termination extension)。這里所描述的關于晶體管結(jié)構(gòu)的100的技術、元件和器件并不限于圖1中的圖示，并且在不背離本公開的范圍的情況下，可應用于其他晶體管結(jié)構(gòu)設計。在某些情況下，可以使用更少、額外的或者可替代的元件來實施此處所描述的技術。應該理解的是，晶體管結(jié)構(gòu)100可被實施為獨立器件或作為另一個系統(tǒng)的一部分(例如，與其他部件、系統(tǒng)等集成)。
[0020]圖1中所圖示的晶體管結(jié)構(gòu)100示出并描述為包括一個或多個晶體管“單元”。取決于單元中所包括的部件，晶體管單元可包括一個或多個晶體管器件。示例單元被示出為由虛線劃界，所述虛線描述了示例單元之間的節(jié)距(例如，從一個源接觸到下一個源接觸)。晶體管結(jié)構(gòu)100可包括一個單元或多個單元。在一些實施例中，在晶體管結(jié)構(gòu)100中可以一起使用多個單元，以在最大化晶體管結(jié)構(gòu)100的溝道密度的同時，最小化成本以及芯片面積。在各種實施例中，晶體管結(jié)構(gòu)100可包括布置成行或矩陣等的多個單元。因此，單元可具有多種形狀，包括條形、多邊形等等。在一些實施例中，單元可以是不規(guī)則形狀。
[0021]在各種實施例中，包括在單元中的晶體管器件可包括襯底層102、漂移區(qū)域104(也稱為塊、體等)、井區(qū)域106、源區(qū)域108、溝道區(qū)域110、頂柵112、背柵114、漂移區(qū)域104的電流區(qū)域116、一個或多個金屬化層118、漏區(qū)域120、源接觸122、柵接觸124等等。在替換實施例中，晶體管器件可包括替換的或額外的部件，或可具有不同的邊界。
[0022]在各種實施例中，晶體管結(jié)構(gòu)100的多個部件可以由例如P型或η型半導體材料組成。在實施例中，源區(qū)域108、溝道區(qū)域110、漂移區(qū)域104以及襯底102可由相同類型的半導體材料(可能在不同的摻雜水平)組成。頂柵112和背柵106可由相反類型的半導體材料(可能在不同的摻雜水平)組成。半導體材料可包括例如硅、鍺、碳化硅、氮化鎵或具有半導體性質(zhì)的另一個材料的區(qū)域。在一些實施例中，源接觸122和柵接觸124為例如導電材料，諸如金屬。
[0023]圖2Α為依照實施例的圖1的示例晶體管結(jié)構(gòu)100的一部分的剖面圖。圖2Α的圖示表示晶體管單元的一半，例如，放大以顯示一些細節(jié)。為了清晰以及討論的簡單，并非來自圖1的所有部件都圖示于圖2Α中。圖1和圖2Α的示例晶體管結(jié)構(gòu)100示出準垂直布置。例如，晶體管100的一些部件以垂直方式布置(例如，漏120、襯底102、漂移區(qū)域104、井106、源區(qū)域108以及柵124)，并且其他部件以更加橫向的方式布置(例如，溝道110和源接觸122)。這僅為示例，并不意圖為限制性的。在替換的實施例中，晶體管結(jié)構(gòu)100可以以各種不同的配置來布置，并且依然留在本公開的范圍內(nèi)。
[0024]如果被包括，襯底層102可與漏120和漂移區(qū)域104電接觸。例如，襯底層102可具有與漂移區(qū)域104相同的摻雜類型。在圖1的圖中，襯底102為η型，且漂移區(qū)域104為η型層。在替換的實施例中，襯底102和漂移區(qū)域104可具有P型摻雜作為替代。
[0025]在實施例中，井區(qū)域106具有與漂移區(qū)域104(例如，η型)相反的摻雜類型(例如，P型)。在各種實施例中，井106還包括背柵114。在實施例中，背柵114包括鄰近溝道110的區(qū)域，其被布置以依照施加在源122和/或柵124處的電壓來協(xié)助關閉或打開溝道110。在實施例中，背柵114上方的層包括溝道區(qū)域110。溝道區(qū)域110可與漂移區(qū)域104具有相同摻雜類型，并且與漂移區(qū)域104是連續(xù)的。
[0026]例如，圖1的圖示示出了流過晶體管結(jié)構(gòu)100的示例電流。在各種實施例中，電流將基于源122和漏120之間的電勢流過晶體管。電流從漏120流過襯底102以及漂移區(qū)域104到漂移區(qū)域104的電流區(qū)域116。之后電流流到溝道區(qū)域110，其一般位于背柵114上方。如果溝道110打開，電流從溝道區(qū)域110流到源區(qū)域108，并且之后流到源接觸122。
[0027]在實施例中，如圖1和2Α中所示，頂柵112—般位于溝道區(qū)域110上方。頂柵112電耦合到柵接觸124，并且具有與背柵114相同類型的摻雜(且與溝道110和漂移區(qū)域104具有相反的摻雜類型)。在一個實施例中，通過在源接觸122和柵接觸124之間施加預先選擇的電壓，頂柵112連同背柵114 一起夾斷溝道110，終止流過溝道110的電流(或減少電流流動或阻止電流流過溝道110)。當預先選擇的電壓從源接觸122和柵接觸124之間移除時，溝道110打開，從而恢復電流流過溝道110 (或增加電流流動或允許電流流過溝道110)。
[0028]在替換的實施例中，晶體管結(jié)構(gòu)100可布置為使得對于電流是關閉的，除非預先選擇的電壓施加到晶體管結(jié)構(gòu)100的源接觸122和柵接觸124。在其他實施例中，晶體管結(jié)構(gòu)100可布置為使得其他電勢或電流施加到晶體管結(jié)構(gòu)100的一個或多個接觸(例如，120、122、124)，以使得電流流過晶體管結(jié)構(gòu)100。
[0029]如圖1和圖2Α中所示，頂柵112 —般可位于溝道區(qū)域110上方，并且可延伸超過溝道區(qū)域110某距離(“Xgate”)以重疊電流區(qū)域116和位于電流區(qū)域116之下的漏區(qū)域120。圖2A中，重疊距離Xgate由虛線指示。在各種實施例中，晶體管結(jié)構(gòu)100的柵-漏電容Cgd和/或柵-漏電荷Qgd基于頂柵112延伸超過背柵114的距離。換句話說，晶體管結(jié)構(gòu)100的柵-漏電容Cgd和/或柵-漏電荷Qgd基于頂柵112在位于電流區(qū)域116之下的漏區(qū)域120之上的重疊距離Xgate。
示例減少電荷晶體管結(jié)構(gòu)
[0030]在各種實施例中，晶體管結(jié)構(gòu)100可設計為使得在保持晶體管結(jié)構(gòu)100的性能特性(例如，轉(zhuǎn)移特性、擊穿電壓等)的同時，減少晶體管結(jié)構(gòu)100的柵-漏電容Cgd和/或柵-漏電荷Qgd(導致改進的開關時間并且減少或消除不意圖的開關)。
[0031]圖2B是依照一個實施例的示例晶體管結(jié)構(gòu)200的一部分的剖面圖。在該實施例中，晶體管結(jié)構(gòu)200包括如上描述的晶體管結(jié)構(gòu)100，除了調(diào)整的頂柵112的尺寸。在該實施例中，調(diào)整頂柵112的一個或多個尺寸減少了晶體管結(jié)構(gòu)100的柵-漏電容Cgd和/或柵-漏電荷Qgd。圖2B中所圖示了晶體管結(jié)構(gòu)200，采用以微米(um)為單位示出晶體管結(jié)構(gòu)200的示例尺寸的尺度。這只是個示例，并不意圖是限制性的。在各種實施例中，晶體管結(jié)構(gòu)200可具有其他尺寸，并且依然留在本公開的范圍內(nèi)。[0032]關于晶體管結(jié)構(gòu)200所描述的技術和器件也適用于單個晶體管器件等等。例如，圖2B的圖示示出了晶體管結(jié)構(gòu)200的半個晶體管單元。這不意圖是限制性的，并且所公開的技術和器件也適用于其他單個晶體管或多個晶體管組合。
[0033]如圖2B中所示，可在第一區(qū)域202和第二區(qū)域204方面討論晶體管結(jié)構(gòu)200或單個晶體管器件。出于討論的目的，如圖2B中所示的第一區(qū)域202和第二區(qū)域204的勾畫(delineation)被概括。一般，第一區(qū)域202意圖包括井106和背柵114，并且第二區(qū)域204意圖包括漂移區(qū)域104的電流區(qū)域116和位于電流區(qū)域116之下的漏區(qū)域120的一部分。在各種實施例中，第一區(qū)域202和/或第二區(qū)域204可包括或多或少的晶體管結(jié)構(gòu)200。此夕卜，在替換的實施例中，區(qū)域(202，204)可在一個或多個位置重疊。
[0034]參照圖2B，在一個實施例中，晶體管結(jié)構(gòu)200包括布置在襯底102上的漂移區(qū)域?qū)?04 (如圖1中所示)。漂移區(qū)域?qū)?04包括第一區(qū)域202和第二區(qū)域204，并且襯底102耦合到漏120。背柵114形成在漂移區(qū)域?qū)?04的第一區(qū)域202處。在一個實施例中，如上所討論，背柵114和頂柵112具有第一摻雜類型，并且漂移區(qū)域?qū)?04和溝道110具有第二摻雜類型。
[0035]在所述實施例中，溝道110布置為覆蓋背柵114。在一個實例中，溝道110電耦合到漂移區(qū)域?qū)?04的第二區(qū)域204，其耦合到襯底102。溝道110還電耦合到源接觸122。
[0036]頂柵112覆蓋溝道110和漂移區(qū)域?qū)?04的第一區(qū)域202的至少一部分，并不完全覆蓋漂移區(qū)域?qū)?04的第二區(qū)域204。如上所述，如圖2B中所示，頂柵112可布置為覆蓋溝道區(qū)域110和背柵114。在一個實施例中，頂柵112電耦合到柵接觸124，并且背柵114電耦合到源接觸122。
[0037]頂柵112與背柵114 一起可布置為夾斷溝道區(qū)域110 ( S卩，耗盡溝道110)，例如，當在源接觸122和柵接觸124之間施加預先設定的電壓時。因此，頂柵112和背柵114可基本上對準，而溝道110定位于它們之間。在各種實施例中，頂柵112不需要延伸超過背柵114 (如，延伸到第二區(qū)域204中)，以和背柵114 一起夾斷溝道110。
[0038]如圖2B中所示，頂柵112重疊電流區(qū)域116以及位于電流區(qū)域116之下的漏區(qū)域120的一部分，達距離Xgate。換句話說，頂柵112重疊第二區(qū)域204達距離Xgate。在一個實施例中，最小化距離Xgate以減少晶體管結(jié)構(gòu)200的柵-漏電容Cgd和/或柵-漏電荷Qgd。換句話說，第二區(qū)域204(包括位于電流區(qū)域116之下的漏區(qū)域120的一部分)沒有與頂柵112完全重疊。在實施例中，距離Xgate越小，晶體管結(jié)構(gòu)200的柵-漏電容Cgd和/或柵_漏電荷Qgd越低。
[0039]在一個實施例中，參照圖2B中所示的布置，頂柵112延伸超過背柵114的重疊Xgate在電流區(qū)域116的寬度的-10%和+50%之間的范圍中。在替換實施例和/或布置中，頂柵112的重疊Xgate可以是電流區(qū)域I 16的寬度的不同百分比或比率。
[0040]在一個實施例中，晶體管器件200還包括覆蓋背柵11 4的至少一部分的源區(qū)域108。源區(qū)域108耦合到溝道110，源區(qū)域108耦合到源接觸122，并且溝道I 10耦合到源接觸122或源區(qū)域108，或同時兩個區(qū)域。在實施例中，源區(qū)域I 08比漂移區(qū)域104或襯底102更高地摻雜。在一個實施例中，這促進從襯底102穿過漂移區(qū)域104且到達源區(qū)域108的電流流動。在替換的實施例中，源區(qū)域108可具有與漂移區(qū)域104和/或襯底102不同的摻雜特性。[0041]在各種實施例中，晶體管結(jié)構(gòu)200可包括額外的或可替換的部件以實現(xiàn)所公開的電荷減少技術和布置。
示例性能特性
[0042]如之前所提及，晶體管結(jié)構(gòu)200 (包括單個晶體管器件)可設計為使得(相對于晶體管結(jié)構(gòu)I 00)減少晶體管結(jié)構(gòu)200的柵-漏電容Cgd和/或柵-漏電荷Qgd，同時保持想要的性能特性(例如，轉(zhuǎn)移特性、擊穿電壓等)。包括數(shù)個曲線圖以圖示其。圖中的多數(shù)曲線圖包括歸一化的值，為了討論的更簡單以及更好的圖示相關特性。
[0043]依照實施例，圖3示出了圖示晶體管結(jié)構(gòu)200的示例性能的兩個曲線圖。圖3的上面一個曲線圖圖示了應用(“改進的”)和沒有應用(“標準的”)在這里所描述的技術的晶體管結(jié)構(gòu)200的柵-漏電容Cgd之間的區(qū)別。X-軸表示額定在大約650V的示例晶體管結(jié)構(gòu)200器件的源-漏電壓Vds。
[0044]如圖3的上面一個曲線圖中所示，當調(diào)節(jié)頂柵112(例如，變短等)以最小化頂柵對位于電流區(qū)域116之下的漏區(qū)域120的重疊時，示例晶體管結(jié)構(gòu)200器件的柵-漏電容Cgd基本上減少。
[0045]在實施例中，柵-漏電容Cgd的減少導致了晶體管結(jié)構(gòu)200內(nèi)柵-漏電荷Qgd的減少。這在圖3下面一個曲線圖中，針對Xgate(重疊距離)和Ygate(頂柵112的凹槽深度或?qū)雍穸?的數(shù)個值來圖示。在一個實施例中，頂柵112的凹槽深度Ygate通過移除頂柵112的一部分(重疊位于電流區(qū)域116下方的漏區(qū)域120的部分)到想要的深度來確定。在替換的實施例中，頂柵112的凹槽深度Ygate通過其他技術(包括在溝道區(qū)域110上方沉積一個或多個層或區(qū)域、沉積和移除的組合等等)來確定。
[0046]圖3下面一個曲線圖圖示了應用了在這里所描述的技術的示例晶體管結(jié)構(gòu)200(額定在1200V)的柵-漏電荷Qgd(以納-庫倫為單位)。曲線圖示出了對于各種頂柵112重疊Xgate (以微米為單位)以及對于頂柵112凹槽深度或厚度Ygate (目標-10%、目標和目標+10%)的三個示例值的柵-漏電荷Qgd。如圖3下面一個曲線圖所示,示例晶體管結(jié)構(gòu)200器件的柵-漏電荷Qgd基本上隨著位于電流區(qū)域116下方的漏區(qū)域120的頂柵112重疊Xgate的減少而減少。針對每個示例頂柵112凹槽深度或厚度值，都可以看出該效果。重疊Xgate越短,則示例晶體管結(jié)構(gòu)200的柵-漏電荷Qgd越小。此外,柵-漏電荷Qgd可減少到幾乎為O,通過使用具有稍微負的重疊Xgate的頂柵112。
[0047]圖4的上面一個曲線圖示出了應用了在這里所描述的技術的示例晶體管結(jié)構(gòu)200(額定在600V)的柵-漏電荷Qgd(以納-庫倫為單位)。曲線圖示出了對于各種頂柵112重疊Xgate (以微米為單位)以及對于頂柵112凹槽深度或厚度Ygate的三個示例值(目標-10%、目標和目標+10% )的柵-漏電荷Qgd。如圖4上面一個曲線圖所示,示例晶體管結(jié)構(gòu)200器件的柵-漏電荷Qgd基本上隨著位于電流區(qū)域116下方的漏區(qū)域120的頂柵112重疊Xgate的減少而減少。該效果針對每個示例頂柵112凹槽深度或厚度值都可以看出。重疊Xgate越短,則示例晶體管結(jié)構(gòu)200的柵-漏電荷Qgd越小。
[0048]剩余的曲線圖圖示了關于應用了在這里所描述的技術的晶體管結(jié)構(gòu)200的性能特性的效果。圖4下面一個曲線圖示出了對于各種頂柵112重疊Xgate以及三個頂柵凹槽深度或厚度Ygate的晶體管器件的漏-源導通電阻Rds。如在曲線圖中所見，導通電阻基本上恒定，且對于Xgate和Ygate的各種值是低的。[0049]圖5示出兩條曲線圖，所述兩條曲線圖圖示了依照實施例的應用了( “改進的”)和沒有應用(“標準的”)在這里所描述的技術的晶體管器件的示例性能。上面一個曲線圖圖示了晶體管器件的轉(zhuǎn)移特性。y_軸表示漏電流Id且X-軸表示柵-源電壓Vgs。下面一個曲線圖圖示了晶體管器件的擊穿特性。y_軸由表示了漏電流Id，且X-軸表示漏-源電壓Vds。如曲線圖中所示，通過調(diào)節(jié)(例如，減少其長度)頂柵112關于位于電流區(qū)域116下方的漏區(qū)域120的重疊Xgate，這些轉(zhuǎn)移特性基本上未受影響。
[0050]圖6示出了兩條曲線圖，所述兩條曲線圖圖示了依照實施例的晶體管結(jié)構(gòu)200的示例性能。上面一個曲線圖圖示了對于各種頂柵112重疊Xgate、在三個示例頂柵凹槽深度或厚度Ygate處的應用了在這里所描述的技術的晶體管結(jié)構(gòu)200的擊穿電壓BVDSS。下面一個曲線圖圖示了應用了在這里所描述的技術的對于各種頂柵112重疊Xgate和三個示例頂柵凹槽深度或厚度Ygate的晶體管結(jié)構(gòu)200的夾斷電壓Vpi。如圖6的曲線圖中所示，通過調(diào)節(jié)(例如，減少其長度)頂柵112關于位于電流區(qū)域116下方的漏區(qū)域120的重疊Xgate,對于正的Xgate值(以及稍微負的Xgate值),晶體管結(jié)構(gòu)200的擊穿電壓和夾斷電壓基本上未受影響。
[0051]在各種替換的實施例中，通過調(diào)節(jié)(例如，減少其長度)頂柵112關于位于電流區(qū)域116下方的漏區(qū)域120的重疊Xgate，可以實現(xiàn)其他結(jié)果。此外，也可以通過調(diào)節(jié)晶體管結(jié)構(gòu)200的其他部件(例如，背柵114的長度和/或位置、電流區(qū)域116的寬度等等)來實現(xiàn)其他結(jié)果。
示例實施例
[0052]在各種實施例中，對晶體管結(jié)構(gòu)200進行附加的或替換的調(diào)節(jié)，來改進器件的特性等。圖7和8中示出了 4個示例實施例。為了方便,這些示例實施例示出為晶體管單元700。晶體管單元700基本上等同于背靠背放置的兩個晶體管結(jié)構(gòu)200。所描述的技術也應用于單個或多個晶體管器件，單獨的或者作為多個布置的一部分。在其他實施例中，其他變化和技術仍然留在本公開的范圍內(nèi)。
[0053]在該示例實施例中，如圖7和8中所示，晶體管單元700包括具有第一摻雜類型的漂移區(qū)域104。第二摻雜類型的一對井106形成在漂移區(qū)域104內(nèi)。每個井106都包括背柵(702、704)且每個井106電耦合到源接觸122。
[0054]在該示例實施例中，該晶體管單元700包括形成在漂移區(qū)域104的第一部分706的第一背柵區(qū)域702和形成在漂移區(qū)域104的第二部分708的第二背柵區(qū)域704。漂移區(qū)域的第三部分710位于第一背柵區(qū)域702和第二背柵區(qū)域704之間。在各種實施例中，第一背柵區(qū)域702和第二背柵區(qū)域704等同于上面所討論的背柵114。在實施例中，漂移區(qū)域104的第三部分710覆蓋漏區(qū)域120。
[0055]在實施例中，晶體管單元700包括覆蓋第一背柵區(qū)域702的第一溝道712和覆蓋第二背柵區(qū)域704的第二溝道714。在各種實施例中，第一溝道712和第二溝道714等同于上面討論的溝道110。在實施例中，溝道(702、714)具有第一摻雜類型且電耦合到源接觸122。
[0056]在實施例中，晶體管單元700包括覆蓋第一溝道712并且覆蓋第一背柵區(qū)域702的至少一部分的第一頂柵716，以及覆蓋第二溝道714和覆蓋第二背柵區(qū)域704的至少一部分的第二頂柵718。在實施例中，漂移區(qū)域104的第三部分710的至少一部分不被第一頂柵716或第二頂柵718覆蓋。在實施例中，第一頂柵716和第二頂柵718具有第二摻雜類型，且電耦合到柵接觸。在各種實施例中，如下面所討論，柵接觸可具有不同配置。此外，在各種實施例中，柵接觸(包括當柵接觸實施為“金屬化層”時)可由導電材料組成，諸如金屬材料、半導體材料(諸如高摻雜多晶硅、金屬硅化物等)等等。
[0057]在實施例中，背柵(702、704)與頂柵(716、718) —起被布置為，當電勢相對于背柵(702,704)施加到頂柵(716、718)時，至少在頂柵(716、718)覆蓋背柵(702、704)的區(qū)域，夾斷溝道對(712、714)。例如，在實施例中，當在柵接觸(722、724)和與溝道(712、714)相關聯(lián)的的源接觸122之間施加預先設定的電壓時，溝道(712、714)被夾斷。
[0058]在實施例中，晶體管單元700包括耦合到漂移區(qū)域104的漏區(qū)域120，其中漏120的至少一部分不被頂柵對(716、718)中的任意一個覆蓋。換句話說，組合的頂柵對(716、718)并非完全覆蓋漏區(qū)域120。
[0059]在各種實施例中，第一頂柵716和第二頂柵718的布置相對于漏區(qū)域120減少了晶體管單元700的電容(例如，柵-漏電容Cgd)，如上文關于晶體管結(jié)構(gòu)100和200所討論的那樣。此外，晶體管單元700的柵-漏電荷Qgd基于第一頂柵716在漂移區(qū)域104的第三部分710上的重疊和/或第二頂柵718在漂移區(qū)域104的第三部分710上的重疊，如上文所討論的那樣。例如，晶體管單元700的柵-漏電容Cgd和/或柵-漏電荷Qgd隨著第一頂柵716和/或第二頂柵718相對于漂移區(qū)域104的第三部分710的重疊的減少而減少。在一個實施例中，第一頂柵716相對于第一背柵區(qū)域702的重疊以及第二頂柵718相對于第二背柵區(qū)域704的重疊是基于在漂移區(qū)域104的第三部分710處的載流子通路寬度的預先選擇的部分(即，電流區(qū)域116的寬度)。
[0060]在實施例中，晶體管單元700具有基本上垂直的配置，并且第一溝道712和第二溝道714具有基本上橫向的結(jié)構(gòu)，如上面關于晶體管結(jié)構(gòu)100和200所討論的那樣。
[0061]在一個實施例中，如在圖7的上部所示，晶體管單元700包括覆蓋第一頂柵716而不重疊漂移區(qū)域104的第三部分710的第一金屬化層722，和覆蓋第二頂柵718而不重疊漂移區(qū)域104的第三部分710的第二金屬化層724。換句話說，頂柵112和柵接觸124，如上面所討論的那樣，每個分別被分離成兩部分(716和718)以及(722和724)。此外，柵接觸部分(即，金屬化層)(722或724)耦合到頂柵部分(分別是716、718)，而不完全覆蓋漂移區(qū)域104的第三部分710 (并非完全覆蓋位于電流區(qū)域116之下的漏區(qū)域120)。
[0062]在實施例中，可移除(例如，刻蝕掉等)頂柵的中心部分以形成兩個分離的頂柵
(716,718)。在實例中，剩余的兩個頂柵之間的孔用絕緣材料填充。
[0063]在實施例中，如在圖7上部所示的那樣，晶體管單元700包括覆蓋第一頂柵716、第二頂柵718和漂移區(qū)域104的第三部分710的絕緣層720。例如，絕緣層720可覆蓋晶體管單元700的頂部部件。在各種實施例中，絕緣層720由絕緣材料組成，諸如硅氧化物、二氧化硅、氮氧化硅、或一些其他電絕緣材料。
[0064]在另一個實施例中，如在圖7的下部所示的那樣，晶體管單元700包括絕緣層730，所述絕緣層730覆蓋漂移區(qū)域104的第三部分710。例如，絕緣層730至少部分地填充第一頂柵716和第二頂柵718之間的區(qū)域。在實施例中，絕緣層730不覆蓋晶體管單元700的頂部部件，諸如第一頂柵716和第二頂柵718。在實施例中，絕緣體730具有小于第一頂柵716和/或第二頂柵718的厚度。在示例中，絕緣體730相對于第一頂柵716和/或第二頂柵718凹陷。因此，晶體管單元700的整體厚度或高度相對于先前的圖7上部處所示的之前的實施例例減少了。
[0065]在實施例中，晶體管單元700包括覆蓋第一頂柵716、絕緣層730和第二頂柵718的金屬化層732。在實施例中，金屬化層732為柵接觸，且連續(xù)跨過第一頂柵716、絕緣層730和第二頂柵718。
[0066]在另一個實施例中，如在圖8上部所示的那樣，晶體管單元700包括絕緣層730，并且絕緣層730的厚度大于第一頂柵716的厚度且大于第二頂柵718的厚度。在該實施例中，相對于第一頂柵716和第二頂柵718，金屬化層732與絕緣層730更厚的厚度相符。例如，由于絕緣層730的厚度大于頂柵(716、718)的厚度，所以金屬化層(即，柵接觸)732并非平坦地跨過第一頂柵716、絕緣層730和第二頂柵718的水平。相反，金屬化層730包括如在圖8上部所示的“高點”。
[0067]在另一個實施例中，如在圖8下部所示，晶體管單元700不包括第一 716和第二718頂柵之間的絕緣。相反，漂移區(qū)域104的第三部分710的厚度延伸，以至少部分地填充第一頂柵716和第二頂柵718之間的區(qū)域。例如，包括漂移區(qū)域104的半導體材料填充第一頂柵716和第二頂柵718之間的區(qū)域。
[0068]在一個實施例中，用相反摻雜類型(即，在η-型溝道區(qū)域上的P-型摻雜)，通過掩模和注入溝道(712、714)上方區(qū)域來形成頂柵(716、718)。這可以形成兩個單獨的頂柵
(716,718)且不需要刻蝕單個頂柵。
[0069]在該實施例中，晶體管單元700包括覆蓋第一頂柵716而不重疊漂移區(qū)域104的第三部分710的第一金屬化層722和覆蓋第二頂柵718而不重疊漂移區(qū)域104的第三部分710的第二金屬化層724。在該實施例中，第一金屬化層722和第二金屬化層724包括針對晶體管單元700的兩個半個單元的柵接觸。
代表性工藝
[0070]圖9示出了依照實施例的用于在晶體管結(jié)構(gòu)(諸如例如晶體管結(jié)構(gòu)200)上減少電容和/或電荷的代表性工藝900。示例工藝900包括調(diào)節(jié)晶體管結(jié)構(gòu)的頂柵(諸如例如頂柵122)的一個或多個尺寸。在各種實施例中，調(diào)節(jié)頂柵的長度或重疊。工藝900參考圖1至8描述。
[0071]描述該工藝的順序并不意圖理解為限制，且任意數(shù)目的描述的工藝框可以任意順序組合來實施該工藝或替換的工藝。此外，在不背離在這里所描述的主題的精神和范圍的情況下，單獨的框可以從工藝中刪除。此外，在不背離在這里所描述的主題的范圍的情況下，可以以任意合適材料或其組合來實施該工藝。
[0072]在框902，該工藝包括在襯底(諸如例如襯底102)上布置漂移區(qū)域?qū)?諸如例如漂移區(qū)域104)，其中襯底耦合到漏(諸如例如漏120)。
[0073]在框904，該工藝包括在漂移區(qū)域?qū)拥囊徊糠稚闲纬杀硸?諸如例如背柵114)。在一個實施例中，該工藝包括在漂移區(qū)域?qū)拥囊徊糠稚闲纬删?諸如例如井106)，其中井包括背柵。在一個實施例中，井相對于漂移區(qū)域和襯底具有相反的摻雜類型(如，P型、η型)。
[0074]在框906，該工藝包括形成覆蓋背柵的溝道層(如溝道例如110)，例如通過外延生長、注入等等。在實施例中，溝道層具有和漂移區(qū)域及襯底相同的摻雜類型。
[0075]在框908，該工藝包括在溝道層的一部分上形成頂柵(諸如例如頂柵112)，使得頂柵覆蓋背柵，而不完全覆蓋漂移區(qū)域?qū)忧也煌耆采w漏。在一個實施例中，該工藝包括最小化頂柵超過背柵的重疊。例如，頂柵可以基本上與背柵對準。該工藝包括最小化頂柵延伸超過背柵的距離(即，重疊)。
[0076]在一個實施例中，該工藝包括移除頂柵的一部分，所述頂柵的一部分延伸超過背柵且重疊漏。例如，頂柵的延伸部分可以通過濕法或干法化學刻蝕等等去除。移除頂柵的延伸部分越多，晶體管的柵-漏電荷和柵-漏電容越低。
[0077]在實例中，該工藝包括通過使用頂柵和背柵、通過在晶體管的柵和源之間施加預先設定的電壓來耗盡溝道層。例如，在實施例中，頂柵電耦合到柵，且背柵電耦合到源。通過在柵和源之間施加預先設定的電壓，位于頂柵和背柵之間的溝道被夾斷。
[0078]在實施例中，該工藝包括通過最小化頂柵的面積來減少晶體管的柵-漏電荷和柵-漏電容中的至少一個。例如，在實施例中，頂柵在漏區(qū)域上的重疊距離越小，晶體管的柵-漏電荷和柵-漏電容越低。因此，可以最小化頂柵的面積以減少頂柵在漏區(qū)域上的重疊。
[0079]在一個實施例中，該工藝包括通過調(diào)節(jié)頂柵的面積來修改柵-漏電荷與柵-源電荷之間的比率。如上文所討論的那樣，頂柵在漏區(qū)域上的重疊距離越小，晶體管的柵-漏電荷越低。因此，減少頂柵的長度減少了柵-漏電荷與柵-源電荷之間的比率，且增加頂柵的長度增加了晶體管的柵-漏電荷與柵-源電荷之間的比率。
[0080]在替換的實施例中，在工藝900中可以以各種組合包括其他技術，且依然留在本公開的范圍內(nèi)。
結(jié)論
[0081]盡管已經(jīng)以特定于結(jié)構(gòu)特征和/或方法動作的語言描述了本公開的實施例，應當理解的是，這些實施例不必限于所述特定特征或動作。相反，特定特征和動作被公開為實施示例器件和技術的代表性形式。
【權(quán)利要求】
1.一種晶體管器件，包括: 布置于襯底上的漂移區(qū)域?qū)?，漂移區(qū)域?qū)影ǖ谝粎^(qū)域和第二區(qū)域，襯底耦合到漏； 背柵，所述背柵形成在漂移區(qū)域?qū)拥牡谝粎^(qū)域處； 覆蓋背柵的溝道； 覆蓋溝道的頂柵，所述頂柵覆蓋漂移區(qū)域?qū)拥牡谝粎^(qū)域的至少一部分，而不完全覆蓋漂移區(qū)域?qū)拥牡诙^(qū)域。
2.如權(quán)利要求1的晶體管器件，進一步包括覆蓋背柵的至少一部分且耦合到溝道的源區(qū)域，所述源區(qū)域和溝道耦合到源接觸。
3.如權(quán)利要求1的晶體管器件，其中， 溝道電耦合到漂移區(qū)域?qū)拥牡诙^(qū)域，溝道電耦合到源接觸，且漂移區(qū)域?qū)拥牡诙^(qū)域耦合到襯底。
4.如權(quán)利要求1的晶體管器件，其中， 頂柵電耦合到柵接觸，背柵電耦合到源接觸，且頂柵和背柵布置為當在柵接觸和源接觸之間施加預先設定的電壓時耗盡溝道。
5.如權(quán)利要求1的晶體管器件，其中， 背柵和頂柵具有第一摻雜類型，且漂移區(qū)域?qū)雍蜏系谰哂械诙诫s類型。
6.一種晶體管單元,包括: 布置于襯底上的漂移區(qū)域； 形成在漂移區(qū)域的第一部分的第一背柵區(qū)域和形成在漂移區(qū)域的第二部分的第二背柵區(qū)域，漂移區(qū)域的第三部分位于第一背柵區(qū)域和第二背柵區(qū)域之間，漂移區(qū)域的第三部分覆蓋漏區(qū)域； 覆蓋第一背柵區(qū)域的第一溝道和覆蓋第二背柵區(qū)域的第二溝道； 覆蓋第一溝道且覆蓋第一背柵區(qū)域的至少一部分的第一頂柵和覆蓋第二溝道且覆蓋第二背柵區(qū)域的至少一部分的第二頂柵，漂移區(qū)域的第三部分的至少一部分不被第一頂柵或第二頂柵覆蓋。
7.如權(quán)利要求6的晶體管單元，進一步包括覆蓋第一頂柵、第二頂柵和漂移區(qū)域的第三部分的絕緣層。
8.如權(quán)利要求6的晶體管單元，進一步包括覆蓋漂移區(qū)域的第三部分的絕緣層，所述絕緣層至少部分填充第一頂柵和第二頂柵之間的區(qū)域。
9.如權(quán)利要求8的晶體管單元，進一步包括覆蓋第一頂柵、絕緣層和第二頂柵的導電層。
10.如權(quán)利要求9的晶體管單元，其中， 絕緣層的厚度大于第一頂柵的厚度且大于第二頂柵的厚度，金屬化層與絕緣層相對于第一頂柵和第二頂柵更厚的厚度相符。
11.如權(quán)利要求6的晶體管單元，其中， 漂 移區(qū)域的第三部分的厚度延伸，以至少部分地填充第一頂柵和第二頂柵之間的區(qū)域。
12.如權(quán)利要求11的晶體管單元，進一步包括覆蓋第一頂柵而不覆蓋漂移區(qū)域的第三部分的第一金屬化層和覆蓋第二頂柵而不覆蓋漂移區(qū)域的第三部分的第二金屬化層。
13.如權(quán)利要求6的晶體管單元，其中， 晶體管單元具有基本上垂直的配置，且第一和第二溝道具有基本上橫向的配置。
14.如權(quán)利要求6的晶體管單元，其中， 第一頂柵和第二頂柵相對于漏區(qū)域的布置減少了晶體管單元的電容。
15.如權(quán)利要求6的晶體管單元，其中， 第一頂柵相對于第一背柵區(qū)域的重疊以及第二頂柵相對于第二背柵區(qū)域的重疊基于在漂移區(qū)域第三部分的載流子通路寬度的預先選擇的部分。
16.如權(quán)利要求6的晶體管單元，其中晶體管單元的柵-漏電荷基于第一頂柵在漂移區(qū)域的第三部分上的重疊和第二頂柵在漂移區(qū)域的第三部分上的重疊中的至少一個的重疊。
17.一種形成晶體管的方法，包括: 在襯底上布置漂移區(qū)域?qū)?，襯底耦合到漏； 在漂移區(qū)域?qū)拥囊徊糠稚闲纬杀硸牛? 形成覆蓋背柵的溝道層；以及 在溝道層的一部分上方形成頂柵，使得頂柵覆蓋背柵，而不完全覆蓋漂移區(qū)域?qū)忧也?完全覆蓋漏。
18.如權(quán)利要求17的方法，進一步包括移除頂柵延伸超過背柵且覆蓋漏的一部分。
19.如權(quán)利要求17的方法，進一步包括最小化頂柵超過背柵的重疊。
20.如權(quán)利要求17的方法，進一步包括通過最小化頂柵的面積，來減少晶體管的柵-漏電荷和柵-漏電容中的至少一個。
21.如權(quán)利要求17的方法，進一步包括通過調(diào)節(jié)頂柵的面積，來修改柵-漏電荷與柵-源電荷之間的比率。
22.如權(quán)利要求17的方法，進一步包括通過在晶體管的柵和源之間施加電壓，來通過使用頂柵和背柵耗盡溝道層。
23.一種晶體管器件，包括: 具有第一摻雜類型的漂移區(qū)域； 形成在漂移區(qū)域內(nèi)的第二摻雜類型的井對，每個井包括背柵，每個井電耦合到源接觸； 具有第二摻雜類型且電耦合到柵接觸的頂柵對，頂柵層疊于漂移區(qū)域的覆蓋背柵的一部分的上方，并形成第一摻雜類型的溝道對，溝道形成在背柵和頂柵之間且電耦合到源接觸，井對之間的漂移區(qū)域的一部分沒有被頂柵對中的任意一個覆蓋。
24.如權(quán)利要求23的晶體管器件，進一步包括耦合到漂移區(qū)域的漏，漏的至少一部分沒有被頂柵對中的任意一個覆蓋。
25.如權(quán)利要求23的晶體管器件，其中， 背柵布置為，當關于背柵施加電勢到頂柵時，至少在頂柵覆蓋背柵的區(qū)域與頂柵一起夾斷溝道對。
【文檔編號】H01L29/06GK103715239SQ201310544191
【公開日】2014年4月9日 申請日期:2013年9月30日 優(yōu)先權(quán)日:2012年10月6日
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