半導體裝置與其制造方法
【專利摘要】本發(fā)明提供了一種半導體裝置與其制造方法。該半導體裝置包括：一半導體層；一氧化層，形成于該半導體層上，該氧化層包括一凹部，該凹部位于朝向該半導體層的一垂直方向上；以及一多晶硅遮蔽層，形成于該氧化層的凹部中，該多晶硅遮蔽層包括一接口，該接口位于該凹部中。
【專利說明】半導體裝置與其制造方法

【技術(shù)領域】
[0001]本發(fā)明是有關于一種半導體裝置，且特別是有關于一種以氮化硅與多晶硅硬掩模(polysilicon hard mask)制造的三維存儲器裝置中的遮蔽層。

【背景技術(shù)】
[0002]存儲器裝置，例如是三維存儲器裝置在尺寸上的縮減，造成結(jié)構(gòu)上的外觀比(aspect rat1,例如是高寬比)增加。高度外觀比會使結(jié)構(gòu)穩(wěn)定性降低并造成彎曲。彎曲的結(jié)構(gòu)可能使裝置形成接觸不良甚至短路，造成裝置完全地失效。
[0003]因此，需要一種更進步的工藝以及結(jié)構(gòu)設計，以形成高度外觀比的結(jié)構(gòu)。


【發(fā)明內(nèi)容】

[0004]根據(jù)本發(fā)明的一方面，提出一種半導體裝置，包括一半導體層、一氧化層以及一多晶硅遮蔽層。氧化層形成于半導體層之上，且氧化層包括一凹部，凹部位于朝向半導體層的一垂直方向上。多晶硅遮蔽層形成于氧化層的凹部，且多晶硅遮蔽層在凹部中包括一接縫或一孔隙。
[0005]根據(jù)本發(fā)明的另一方面，提出一種半導體裝置的制造方法，包括以下步驟。提供一第一半導體層。形成一第二半導體層于第一半導體層上。形成一第一硬遮蔽層于第二半導體層上。圖案化第一硬遮蔽層。利用第一硬遮蔽層刻蝕第二半導體層。移除第一硬遮蔽層。形成一第二硬遮蔽層，至少一部分第二硬遮蔽層位于移除第一硬遮蔽層之處，且第二硬遮蔽層包括一孔隙或一接縫。
[0006]為了對本發(fā)明的上述及其他方面有更好的了解，下文特舉實施例，并配合所附附圖，作詳細說明如下:

【專利附圖】

【附圖說明】
[0007]圖1繪示本發(fā)明一實施例的半導體裝置的俯視圖。
[0008]圖2繪示本發(fā)明一實施例的半導體裝置的俯視圖。
[0009]圖3A-圖3G繪示本發(fā)明一實施例的半導體裝置的剖面圖。
[0010]圖4A繪示本發(fā)明一實施例的存儲器裝置的俯視圖。
[0011]圖4B繪示本發(fā)明一實施例的存儲器裝置沿圖4A的線段A所切出的剖面圖。
[0012]圖4C繪示本發(fā)明一實施例的存儲器裝置沿圖4A的線段B所切出的剖面圖。
[0013]圖4D繪示本發(fā)明一實施例的存儲器裝置沿圖4A的線段C所切出的剖面圖。
[0014]圖4E繪示本發(fā)明一實施例的存儲器裝置沿圖4A的線段D所切出的剖面圖。
[0015]圖5A繪示本發(fā)明圖4B的實施例的存儲器裝置后續(xù)工藝的剖面圖。
[0016]圖5B繪示本發(fā)明圖4C的實施例的存儲器裝置后續(xù)工藝的剖面圖。
[0017]圖5C繪示本發(fā)明圖4D的實施例的存儲器裝置后續(xù)工藝的剖面圖。
[0018]圖繪示本發(fā)明圖4E的實施例的存儲器裝置后續(xù)工藝的剖面圖。
[0019]圖6A繪示本發(fā)明圖5A的實施例的存儲器裝置后續(xù)工藝的剖面圖。
[0020]圖6B繪示本發(fā)明圖5B的實施例的存儲器裝置后續(xù)工藝的剖面圖。
[0021]圖6C繪示本發(fā)明圖5C的實施例的存儲器裝置后續(xù)工藝的剖面圖。
[0022]圖6D繪示本發(fā)明圖的實施例的存儲器裝置后續(xù)工藝的剖面圖。
[0023]【符號說明】
[0024]100、200、300、320、330、340、350、360、370、:半導體裝置；
[0025]102、202、324:突出特征；
[0026]104、322:凹部；
[0027]302:埋入氧化物；
[0028]304、410:堆疊層；
[0029]306、332、404:氧化層；
[0030]308,362,402:硬遮蔽層；
[0031]364:孔隙；
[0032]400:存儲器裝置；
[0033]406:光刻膠層；
[0034]408:外框；
[0035]A、B、C、D:剖面線。

【具體實施方式】
[0036]圖1繪示本發(fā)明一實施例的半導體裝置100的俯視圖。半導體裝置100包括向上的突出特征(protruding features) 102以及凹部104。為了形成突出特征102,—遮蔽層形成于一半導體層之上，并執(zhí)行圖案化與刻蝕工藝。在刻蝕后，突出特征102呈波浪型且彎曲。由于半導體裝置尺寸的縮減，舉例來說在存儲器裝置的位線中，形成縮短的節(jié)距(shrinking pitch)與堆疊層的增加，促使突出特征102的彎曲。此結(jié)構(gòu)可以遮蔽層與/或具有較低抗張強度(tensile strength)的半導體層所形成。舉例來說，半導體層可為氧化層且遮蔽層可為多晶娃遮蔽層。氧化物與多晶娃可被認定是壓縮材料(compressivematerial)，其抗張強度分別為_300Mpa與_200Mpa。
[0037]參照圖2，半導體裝置200以一類似半導體裝置100的工藝所形成，其中遮蔽層與半導體層至少其中之一具有一高抗張強度材料。高抗張強度材料可避免突出特征202彎曲。舉例來說，氮化硅可作為遮蔽層，其為具有100Mpa的抗張強度的抗張材料。
[0038]雖然在遮蔽層中使用氮化硅對于形成高度外觀比的裝置有利，但由于其對氧化物的選擇性(selectivity)差，并未被使用于例如是三維存儲器裝置中。氮化硅與氧化物為類似的材料，因此造成兩者間的選擇性差。其他材料例如是多晶硅，與氮化硅不同，因此具有較好的選擇性 。然而，假定使用與氧化物選擇性較好的多晶硅于遮蔽層中，在高度外觀比的裝置中，容易受到彎曲、殘緣物(stringers)、殘留物(residue)的影響。
[0039]圖3A~圖3G繪示本發(fā)明一實施例的半導體裝置300的剖面圖。可以理解的是，半導體裝置300可代表三維存儲器,例如是浮動柵存儲器(floating gate memory)、電荷捕捉存儲器(trapping memory)與其他非揮發(fā)性存儲器裝置或半導體裝置。半導體裝置300包括一埋入氧化物302。堆疊層304形成于埋入氧化物302上。堆疊層304可交替堆疊氧化層與多晶硅遮蔽層，以形成氧化層/多晶硅/氧化層、氧化層/多晶硅/氧化層/多晶硅/氧化層等結(jié)構(gòu)，可應用于例如是三維存儲器裝置中。
[0040]一頂氧化層306的厚度可大于堆疊層304中的氧化層的厚度。一硬遮蔽層308形成于頂氧化層306上。在一實施例中，硬遮蔽層308具有高抗張強度，且可為一氮化硅層。
[0041]參照圖3B，圖案化并刻蝕遮蔽層308，以形成半導體裝置320。半導體裝置320包括凹部322，凹部322為刻蝕工藝所形成。硬遮蔽層308的高抗張強度避免了突出特征324的彎曲。
[0042]參照圖3C，形成一氧化層332于半導體裝置320上，以形成半導體裝置330。圖3B中的凹部322實質(zhì)上或完全地被氧化層332所填滿。
[0043]參照圖3D,執(zhí)行一化學機械平面化(chemical mechanical planarizat1n, CMP)工藝，以形成半導體裝置340?；瘜W機械平面化工藝可對硬遮蔽層308的材料例如是氮化硅具有選擇性，并且停止于硬遮蔽層308上。因此，硬遮蔽層308可通過化學機械平面化工藝而曝露。位于先前在硬遮蔽層308內(nèi)被刻蝕的突出特征之間的氧化層332則被保留。
[0044]參照圖3E，移除硬遮蔽層308，以形成半導體裝置350。舉例來說，若硬遮蔽層308為氮化硅，則可使用熱磷酸移除硬遮蔽層308。此時凹部322被氧化層332所填滿，不再需要高抗張強度的硬遮蔽層308來避免彎曲。因此，硬遮蔽層308可移除并且以一利于后續(xù)步驟的材料所取代。
[0045]參照圖3F，形成一第二硬遮蔽層362于半導體裝置350上，以形成半導體裝置360。第二硬遮蔽層舉例來說可使用沉積法形成，且可為一多晶硅遮蔽層。當?shù)诙舱诒螌?62形成于氧化層332的突出部分上，可在各突出部分之間的凹部的中心附近形成孔隙364。孔隙364也可部分或完全地被填滿，雖然一接縫仍可能出現(xiàn)于孔隙364所繪示的位置(例如參照圖3G)，接縫例如是第二硬遮蔽層362的晶體結(jié)構(gòu)中的一差異(difference)或不連續(xù)(discontinuity)。
[0046]參照圖3G，執(zhí)行一化學機械平面化工藝，以形成半導體裝置370?；瘜W機械平面化工藝可對氧化層332的材料例如是氧化硅具有選擇性，并且停止于氧化層332上。因此，氧化層332可通過化學機械平面化工藝而曝露。位于氧化層332的突出部分之間的第二硬遮蔽層362則被保留。圖3G包括在孔隙364之處為一接口的實施例。此接口包括具有不同斜率的兩側(cè)。此接口也可包括一孔隙與/或一接縫。
[0047]上述利用一具有高抗張強度的第一硬遮蔽層(例如是氮化硅)以及一對氧化層具有高度選擇性的第二硬遮蔽層(例如是多晶硅)來取代第一硬遮蔽層的工藝，對于例如是一三維存儲器裝置的半導體裝置相當有利。例如以一對氧化層具有高度選擇性的第二硬遮蔽層來取代一具有高抗張強度的第一硬遮蔽層，在高外觀比結(jié)構(gòu)中形成位線時，可降低或消除會造成橋接漏電(bridging leakage)的彎曲、殘緣物與殘留物。以一對氧化層具有高度選擇性的第二硬遮蔽層來取代一具有高抗張強度的第一硬遮蔽層的另一好處，為硬遮蔽層的厚度可縮減，使得外觀比降低且更易于形成字線。以一對氧化層具有高度選擇性的第二硬遮蔽層來取代一具有高抗張強度的第一硬遮蔽層的再一好處，為可利用鑲嵌式柵極工藝(damascene gate process)降低或消除會造成橋接漏電的殘緣物與殘留物。在第一硬遮蔽層為氮化硅的實施例中，由于其對氧化層的低選擇性，要執(zhí)行鑲嵌式柵極工藝所需的厚度，會顯著地使裝置的厚度與外觀比增加。以一對氧化層具有高度選擇性，例如是多晶硅的第二硬遮蔽層來取代，將利于執(zhí)行鑲嵌式柵極工藝且?guī)硐嚓P的好處(例如降低或消除會造成橋接漏電的殘緣物與殘留物)。
[0048]圖4A~圖4E繪示依據(jù)上述工藝制造的存儲器裝置400的實施例。圖4A為一俯視圖；圖48為一沿線段A所切出的剖面圖；圖4(:為一沿線段B所切出的剖面圖；圖40為一沿線段C所切出的剖面圖；圖4E為一沿線段D所切出的剖面圖。
[0049]在上述工藝后，多晶硅硬遮蔽層402保留于存儲器裝置400中。形成并圖案化一光刻膠層406,用以形成字線,舉例來說利用一鑲嵌式字線刻蝕(damascene word line etch)而形成。參考附圖，字線與線段B重合，位線對應于線段C。在形成字線后，光刻膠層406可保留或移除。多晶硅硬遮蔽層402在字線刻蝕的過程中提供了對氧化層(例如404)很好的選擇性。因此，多晶硅硬遮蔽層402保護位線輪廓(舉例來說，圖4D以虛線外框408標出的中心部分)在區(qū)域內(nèi)免于受到傷害。
[0050]參照圖5A~圖5D，一堆疊層410可形成于圖4E的存儲器裝置上，堆疊層410例如是氧化層/氮化層/氧化層(ONO)層(或0Ν0Ν0層等)。參照圖6A~圖6D，一多晶硅遮蔽層412可形成于堆疊層410上?？蛇x擇地執(zhí)行化學機械平面化工藝于堆疊層410 (例如ONO 層)。
[0051]形成存儲器裝置的過程中，ONO介電層(例如堆疊層410)舉例來說可以沉積法，在填入多晶硅柵極前先形成，用以在各字線間形成絕緣。
[0052]雖然依據(jù)本發(fā)明的概念的實施例已揭露如上，應能理解其僅為范例性的說明，并非用以限制本發(fā)明。因此，本發(fā)明的廣度與范圍不應被上述任一實施例所限制，而應依據(jù)權(quán)利要求與其等同物的范圍為準。此外，上述優(yōu)點與特征用以描述實施例，但不應用以限制本申請的權(quán)利要求所保護的工藝或結(jié)構(gòu)僅能完成上述任一或所有的優(yōu)點。
[0053]比較、測量與時間的詞匯例如是「同時(at the time)」、「相同(equivalent)」、「在…期間(during)」、「完全(complete)」等應被理解為「實質(zhì)上同時」、「實質(zhì)上相同」、「實質(zhì)上在…期間」、「實質(zhì)上完全」?！笇嵸|(zhì)上」代表這些比較、測量與時間為隱含或明確表示期望的結(jié)果是可行的。
[0054]此外，此處的分類標題用以提供內(nèi)容組識上的提示。這些標題并非用以限定可能據(jù)此說明書而核發(fā)的權(quán)利要求所載的發(fā)明或是用以對其作特征化。具體地舉例來說，雖然標題有關于「【技術(shù)領域】」，權(quán)利要求不應受限于此標題下所采用以描述所謂【技術(shù)領域】的語言。此外，在「【背景技術(shù)】」所描述的技術(shù)不應被認定為承認該項技術(shù)是為本發(fā)明的先前技術(shù)。至于「
【發(fā)明內(nèi)容】
」一節(jié)不應被當作是被核發(fā)的權(quán)利要求所載的發(fā)明的一種特征化描述。本發(fā)明書中任何以單數(shù)方式提及的「發(fā)明」不應被用來爭辯在說明書中僅有的新穎性的唯一觀點。由本發(fā)明書所核發(fā)的多個權(quán)利要求的特征可解釋為多個發(fā)明，并且這些權(quán)利要求可作為借此所保護的此(些)發(fā)明及其等同物的定義。在所有的情況下，這些權(quán)利要求的范圍應就其本身而言來考慮，并可參考本發(fā)明書進行，但標題不應被用作限制的條件。
[0055] 綜上所述，雖然本發(fā)明已以實施例揭露如上，然其并非用以限定本發(fā)明。本發(fā)明所屬【技術(shù)領域】中普通技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當可作各種的更改與修飾。因此，本發(fā)明的保護范圍當視權(quán)利要求所界定者為準。
【權(quán)利要求】
1.一種半導體裝置，其特征在于，包括: 一半導體層； 一氧化層，形成于該半導體層上，該氧化層包括一凹部，該凹部位于朝向該半導體層的一垂直方向上；以及 一多晶硅遮蔽層，形成于該氧化層的凹部中，該多晶硅遮蔽層包括一接口，該接口位于該凹部中。
2.根據(jù)權(quán)利要求1所述的半導體裝置，其中該接口在該垂直方向上具有一主軸。
3.根據(jù)權(quán)利要求1所述的半導體裝置，其中該接口包括一孔隙。
4.根據(jù)權(quán)利要求1所述的半導體裝置，其中該接口包括一接縫。
5.根據(jù)權(quán)利要求4所述的半導體裝置，其中該接縫包括該多晶硅遮蔽層的晶體結(jié)構(gòu)中的一不連續(xù)。
6.根據(jù)權(quán)利要求1所述的半導體裝置，還包括一堆疊結(jié)構(gòu)，該堆疊結(jié)構(gòu)位于該半導體層與該凹部之間。
7.根據(jù)權(quán)利要求6所述的半導體裝置，其中該堆疊結(jié)構(gòu)包括氧化物多晶硅氧化物層。
8.一種半導體裝置 的制造方法，其特征在于，包括: 提供一第一半導體層； 形成一第二半導體層于該第一半導體層上； 形成一第一硬遮蔽層于該第二半導體層上； 圖案化該第一硬遮蔽層； 利用該第一硬遮蔽層刻蝕該第二半導體層； 移除該第一硬遮蔽層；以及 形成一第二硬遮蔽層，至少一部分該第二硬遮蔽層位于移除該第一硬遮蔽層之處，且該第二硬遮蔽層包括一接口。
9.根據(jù)權(quán)利要求8所述的制造方法，其中 該第一硬遮蔽層具有一第一抗張強度； 該第二硬遮蔽層具有一第二抗張強度；及 該第一抗張強度大于該第二抗張強度。
10.根據(jù)權(quán)利要求8所述的制造方法，其中該第二硬遮蔽層對于氧化層的選擇性大于該第一硬遮蔽層對于氧化層的選擇性。
11.根據(jù)權(quán)利要求8所述的制造方法，其中該第一硬遮蔽層包括氮化硅。
12.根據(jù)權(quán)利要求8所述的制造方法，其中該第二硬遮蔽層包括多晶硅。
13.根據(jù)權(quán)利要求8所述的制造方法，其中該些步驟以現(xiàn)有方式所執(zhí)行。
14.根據(jù)權(quán)利要求8所述的制造方法，其特征在于，還包括以一半導體材料填滿該凹部。
15.根據(jù)權(quán)利要求14所述的制造方法，其特征在于，還包括在填滿該凹部后執(zhí)行一化學機械平面化工藝。
16.根據(jù)權(quán)利要求15所述的制造方法，其中該化學機械平面化工藝曝露該第一硬遮蔽層。
17.根據(jù)權(quán)利要求16所述的制造方法，其中該第一硬遮蔽層包括氮化硅，且移除該第一硬遮蔽層的步驟包括曝露該氮化硅于磷酸中。
18.根據(jù)權(quán)利要求8所述的制造方法，其中該接口包括一孔隙。
19.根據(jù)權(quán)利要求8所述的制造方法，其中該接口包括一接縫。
20.根據(jù)權(quán)利要 求19所述的制造方法，其中該接縫包括該第二硬遮蔽層的晶體結(jié)構(gòu)中的一不連續(xù)區(qū)。
【文檔編號】H01L27/00GK104051351SQ201310562393
【公開日】2014年9月17日 申請日期:2013年11月13日 優(yōu)先權(quán)日:2013年3月14日
【發(fā)明者】李冠儒 申請人:旺宏電子股份有限公司