一種閃存中源漏極的制作方法
【專利摘要】本發(fā)明涉及一種閃存中源漏極的制作方法。包括以下步驟：提供半導(dǎo)體襯底，所述半導(dǎo)體襯底上依次沉積有氧化硅薄膜和氮化硅薄膜作為蝕刻的掩擋層；經(jīng)過蝕刻后形成一深溝道；沉積氧化硅薄膜以填充整個(gè)所述深溝道；刻蝕所述深溝道頂部的氧化硅薄膜以形成淺溝道；沉積多晶硅薄膜以填充所述淺溝道；刻蝕所述多晶硅薄膜，直到所述淺溝道內(nèi)多晶硅薄膜深度為20～25納米；在所述多晶硅薄膜上經(jīng)過離子注入制作源漏極。本發(fā)明的技術(shù)方案采用N型離子摻雜的硅作為源漏極，并在其下形成一個(gè)深的氧化硅的溝道，在閃存制程尤其是在32納米以及以下的閃存制程中，能夠減少器件單元由于物理尺寸縮小而導(dǎo)致的數(shù)據(jù)寫入時(shí)的干擾，從而增加了器件循環(huán)使用的可靠性。
【專利說明】一種閃存中源漏極的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體制造領(lǐng)域，特別涉及一種閃存中源漏極的制作方法。
【背景技術(shù)】
[0002]隨著器件單元的物理尺寸越來越小，器件數(shù)據(jù)寫入時(shí)的干擾變得越來越嚴(yán)重。器件在寫入過程中，電子在電場的作用下加速，少量電子可能穿過植入了反型離子的襯底區(qū)域，在相鄰的器件單元進(jìn)行數(shù)據(jù)寫入，造成數(shù)據(jù)的干擾。在45納米及以上的閃存制程工藝中，通常通過襯底的反向摻雜來減少這種瞬間數(shù)據(jù)存儲干擾。對于采用離子注入方法形成的源漏極來說，其物理尺寸越小，干擾越大，因此在45納米及以下的閃存制程中，物理尺寸的安全范圍很窄，而在32納米以下的閃存工藝制程中，就需要開發(fā)新的制程工藝來減少瞬間的數(shù)據(jù)干擾，增加物理尺寸的安全范圍。

【發(fā)明內(nèi)容】

[0003]本發(fā)明所要解決的技術(shù)問題是提供一種閃存中源漏極的制作方法，解決了現(xiàn)有技術(shù)中，器件單元進(jìn)行數(shù)據(jù)寫入時(shí)容易發(fā)生干擾的技術(shù)問題。
[0004]本發(fā)明解決上述技術(shù)問題的技術(shù)方案如下:一種閃存中源漏極的制作方法，包括以下步驟:
[0005]I)提供半導(dǎo)體襯底，所述半導(dǎo)體襯底上依次沉積有氧化硅薄膜和氮化硅薄膜作為蝕刻的掩擋層；
[0006]2)依次刻蝕所述氮化硅薄膜、氧化硅薄膜和半導(dǎo)體襯底，形成一深溝道；
[0007]3)沉積氧化硅薄膜以填充整個(gè)所述深溝道，并覆蓋所述深溝道外的氮化硅薄膜；
[0008]4)刻蝕所述氧化硅薄膜直到露出所述氮化硅薄膜，繼續(xù)刻蝕所述深溝道頂部的氧化硅薄膜以形成淺溝道；
[0009]5)沉積多晶硅薄膜以填充所述淺溝道，并覆蓋所述氮化硅薄膜；
[0010]6)刻蝕所述多晶硅薄膜，直到露出所述氮化硅薄膜，繼續(xù)刻蝕至所述淺溝道內(nèi)多晶硅薄膜深度達(dá)到20?25納米；
[0011]7)在所述多晶硅薄膜上通過離子注入制作源漏極。
[0012]在上述技術(shù)方案的基礎(chǔ)上，本發(fā)明還可以做如下改進(jìn)。
[0013]進(jìn)一步，所述半導(dǎo)體襯底為硅襯底。
[0014]進(jìn)一步，所述氧化硅薄膜厚度為5?20納米。
[0015]進(jìn)一步，所述氮化娃薄膜厚度為30?100納米。
[0016]進(jìn)一步，所述步驟5)中，沉積的多晶娃為多晶無定形娃。
[0017]進(jìn)一步，所述深溝道在半導(dǎo)體襯底上的深度為180?220納米。
[0018]進(jìn)一步，所述步驟4)中，刻蝕后的深溝道內(nèi)氧化硅薄膜深度為150?190納米。
[0019]進(jìn)一步，所述深溝道在氮化硅薄膜開口處的寬度為20?30納米。
[0020]本發(fā)明的有益效果是:本發(fā)明的技術(shù)方案采用N型離子摻雜的硅作為源漏極，并在其下形成一個(gè)深的埋入式氧化硅的溝道，因?yàn)檠趸璧慕^緣系數(shù)更高，因此可以更好隔絕數(shù)據(jù)寫入帶來的干擾，尤其是在32納米以及以下的閃存制程中，能夠減少器件單元由于物理尺寸縮小，而導(dǎo)致的數(shù)據(jù)寫入時(shí)的干擾，從而增加了器件的循環(huán)使用可靠性。
【專利附圖】

【附圖說明】
[0021]圖1為本發(fā)明源漏極制作方法的流程圖；
[0022]圖2a?2f為本發(fā)明制作方法各步驟的襯底結(jié)構(gòu)示意圖；
[0023]圖3為本發(fā)明方法制成的閃存的效果示意圖。
【具體實(shí)施方式】
[0024]以下結(jié)合附圖對本發(fā)明的原理和特征進(jìn)行描述，所舉實(shí)例只用于解釋本發(fā)明，并非用于限定本發(fā)明的范圍。
[0025]如圖1所示，為本發(fā)明制作源漏極的流程圖，包括以下步驟:
[0026]S201提供半導(dǎo)體襯底，所述半導(dǎo)體襯底I上依次沉積有20納米的氧化硅薄膜2和SOnm的氮化硅薄膜3，如圖2a所示，所述半導(dǎo)體襯底I為硅襯底，所述氧化硅薄膜2和氮化硅薄膜3作為蝕刻的掩擋層。在其他優(yōu)選實(shí)施例中，所述氧化硅薄膜為5?20納米，所述氮化硅薄膜為30?100納米。
[0027]S202依次刻蝕所述氮化硅薄膜3、氧化硅2和半導(dǎo)體襯底1，形成一深溝道4，如圖2b所示，所述深溝道4在半導(dǎo)體襯底I上的深度為220納米，所述深溝道4在氮化硅薄膜3開口處的寬度為30納米。在其他優(yōu)選實(shí)施例中，所述深溝道4在半導(dǎo)體襯底I上的深度為180?220納米，所述深溝道4在氮化硅薄膜3開口處的寬度20?30納米。
[0028]S203沉積氧化硅薄膜5以填充整個(gè)所述深溝道4，并覆蓋所述深溝道4外的氮化娃薄膜3,如圖2c所示；
[0029]S204刻蝕所述氧化硅薄膜5直到露出所述氮化硅薄膜3，繼續(xù)刻蝕所述深溝道4頂部的氧化硅薄膜5以形成淺溝道6，如圖2d所示；本實(shí)施采用干法刻蝕方法對氧化硅薄膜5進(jìn)行刻蝕，優(yōu)選的，刻蝕后的深溝道4內(nèi)氧化硅薄膜5深度為150?190納米，本實(shí)施例中氧化硅薄膜5的深度為170納米。
[0030]S205沉積多晶硅薄膜7以填充所述淺溝道5，并覆蓋所述氮化硅薄膜3，如圖2e所示；優(yōu)選的，所述沉積的多晶硅為多晶無定形硅(A-Si)。
[0031]S206刻蝕所述多晶硅薄膜7，直到露出所述氮化硅薄膜3，繼續(xù)刻蝕至所述淺溝道內(nèi)多晶硅薄膜7深度為20?25納米，如圖2f所示；
[0032]S207在所述多晶硅薄膜7上通過離子注入制作源漏極。
[0033]本發(fā)明的技術(shù)方案采用N型離子摻雜的硅作為源漏極，并在其下形成一個(gè)深的埋入式氧化硅的溝道，如圖3所示，因?yàn)檠趸璧慕^緣系數(shù)更高，因此可以更好隔絕數(shù)據(jù)寫入帶來的干擾，尤其是在32納米以及以下的閃存制程中，能夠減少器件單元由于物理尺寸縮小，而導(dǎo)致的數(shù)據(jù)寫入時(shí)的干擾，從而增加了器件的循環(huán)使用可靠性。
[0034]以上所述僅為本發(fā)明的較佳實(shí)施例，并不用以限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)，所作的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。
【權(quán)利要求】
1.一種閃存中源漏極的制作方法，包括以下步驟: 1)提供半導(dǎo)體襯底，所述半導(dǎo)體襯底上依次沉積有氧化硅薄膜和氮化硅薄膜作為蝕刻的掩擋層； 2)依次刻蝕所述氮化硅薄膜、氧化硅薄膜和半導(dǎo)體襯底，形成一深溝道； 3)沉積氧化硅薄膜以填充整個(gè)所述深溝道，并覆蓋所述深溝道外的氮化硅薄膜； 4)刻蝕所述氧化硅薄膜直到露出所述氮化硅薄膜，繼續(xù)刻蝕所述深溝道頂部的氧化硅薄膜以形成淺溝道； 5)沉積多晶硅薄膜以填充所述淺溝道，并覆蓋所述氮化硅薄膜； 6)刻蝕所述多晶硅薄膜，直到露出所述氮化硅薄膜，繼續(xù)刻蝕至所述淺溝道內(nèi)多晶硅薄膜深度達(dá)到20?25納米； 7)在所述多晶硅薄膜上通過離子注入制作源漏極。
2.根據(jù)權(quán)利要求1所述的制作方法，其特征在于:所述半導(dǎo)體襯底為硅襯底。
3.根據(jù)權(quán)利要求1所述的制作方法，其特征在于:所述氧化硅薄膜厚度為5?20納米。
4.根據(jù)權(quán)利要求1所述的制作方法，其特征在于:所述氮化硅薄膜厚度為30?100納米。
5.根據(jù)權(quán)利要求1所述的制作方法，其特征在于:所述步驟5)中，沉積的多晶硅為多晶無定形娃。
6.根據(jù)權(quán)利要求1?5任一所述的制作方法，其特征在于:所述深溝道在半導(dǎo)體襯底上的深度為180?220納米。
7.根據(jù)權(quán)利要求1?5任一所述的制作方法，其特征在于:所述步驟4)中，刻蝕后的深溝道內(nèi)氧化硅薄膜深度為150?190納米。
8.根據(jù)權(quán)利要求1?5任一所述的制作方法，其特征在于:所述深溝道在氮化硅薄膜開口處的寬度為20?30納米。
【文檔編號】H01L21/8234GK103646859SQ201310578770
【公開日】2014年3月19日 申請日期:2013年11月18日 優(yōu)先權(quán)日:2013年11月18日
【發(fā)明者】曾明 申請人:武漢新芯集成電路制造有限公司