包括耦合至解耦合器件的半導體器件的裝置制造方法
【專利摘要】本發(fā)明提供一種裝置及其形成方法，在一個實施例中，裝置包括印刷電路板和耦合至印刷電路板的半導體器件。裝置還包括耦合到印刷電路板并且定位于半導體器件之下的解耦合器件。
【專利說明】包括耦合至解耦合器件的半導體器件的裝置
[0001]相關申請的交叉引用
[0002]本申請要求2012年11月30日提交的名稱為“Metal Oxide SemiconductorDevice and Method of Forming the Same;Three-Dimensional Decoupled Package forHighly Distributed LDMOS Power Switches for Use in Switch-Mode DC-DC PowerConverters;Three-Dimensional Mixed Pillar Routing for Highly Distributed LDMOSPower Switches for Use in Switch-Mode Power Converters;Semiconductor DeviceFormed with Plural Metallic Layers”的美國臨時申請N0.61/732，208 的權益，該申請在此通過弓I用整體并入本文。
【技術領域】
[0003]本發(fā)明總體涉及半導體器件，并且更具體而言涉及金屬氧化物半導體器件及其形成方法。
【背景技術】
[0004]可以在定制的高速橫向擴散金屬氧化物半導體(“LDM0S”)工藝中在硅晶片上制作橫向功率開關/晶體管。橫向功率開關由大量單元形成，其中允許在晶片頂部側上路由進入和離開器件端子。與傳統(tǒng)豎直和溝槽型器件不同，通常不采用背側路由。此外，在使用深亞微米光刻技術時，單元的節(jié)距(或半節(jié)距)降至5微米(μ m)以下，這使得源極和漏極金屬化更為緊湊，其中較少空間可用于耦合至上層金屬接觸。上側金屬接觸路由至位于半導體封裝的外圍處的外部封裝管腳。這種難處轉化為兩個不利挑戰(zhàn)。
[0005]第一個挑戰(zhàn)是降低的金屬寬度，這導致在開關的高電流漏極和源極端子與外部封裝管腳之間的增加的電阻。第二個挑戰(zhàn)是較大量的開關漏極和源極金屬交疊，這導致增加的通常稱為“Coss”的開關輸出電容。
[0006]在信號或數(shù)字應用中，尺寸減小并不妨礙路由。然而，如果應用是功率管理器件，則開關的分段則理想地以非常低的阻抗路由至外部管腳，并且也具有從共同參考點測量的相同阻抗。這一狀況難于實現(xiàn)，這是因為單元的內部部分距離外圍比單元的外圍部分距離外圍更遠，從而導致去往外部封裝管腳的內部連接的電壓和功率損耗，如上述兩個挑戰(zhàn)所反映的那樣。
[0007]當源極、漏極和柵極線在電學上遠離其相應單點輸入信號生成器時，出現(xiàn)分布式傳輸線問題。在沒有補救措施的情形下，在電學上長的連接實際上變成延遲線，這導致在接通或斷開異常大精細節(jié)距開關方面的問題。效果是從傳輸線的一端去往另一端地從輸入信號生成器傳播至有效電流宿的逐漸和緩慢接通(或斷開)行為，從而導致在橫向功率開關的一些部分斷開時其它一些部分仍保持接通，或與之相反。這導致對測量功率開關的潛在地破壞狀況(稱為“射穿”(shoot through))，這是因為該情況使得電源軌瞬間短路至局部電路接地，從而導致潛在的破壞電流。典型地，在電路設計中通過減緩驅動電路接通或斷開這類開關的速度來消除這類問題。雖然這一方案可行，但使得利用深亞微米的高速LDMOS器件的目的破滅。因此，用于大的深亞微米開關的工藝高速互連配置和用于形成這類開關的對應工藝將是有益的。
[0008]相應地，本領域需要的是克服本領域中切換速度、布局缺陷以及開關器件結構限制的包括開關(例如LDMOS器件)的半導體器件及其形成方法。此外，需要一種可以高速切換并且能夠用于構造功率變換器或其一部分的緊湊LDMOS器件。

【發(fā)明內容】

[0009]通過本發(fā)明的一些有利實施例(包括一種裝置及其形成方法)總體解決或規(guī)避這些問題或其它問題，并且總體實現(xiàn)技術優(yōu)勢。在一個實施例中，裝置包括印刷電路板和耦合至印刷電路板的半導體器件。裝置還包括耦合到印刷電路板并且定位于半導體器件之下的解耦合器件。
[0010]前述內容相當寬泛地概述了本發(fā)明的一些特征和技術優(yōu)勢，以便可以更好地理解本發(fā)明下面的具體描述。在形成本發(fā)明的權利要求主題的本文中將描述本發(fā)明的附加特征和優(yōu)勢。本領域技術人員應該理解，所公開的概念和具體實施例可以被容易地用作修改或設計用于執(zhí)行本發(fā)明的相同目的的其它結構或工藝的基礎。本領域技術人員可以理解，這類等同構造并不偏離在所附權利要求書中闡述的本發(fā)明的精神和范圍。
【專利附圖】

【附圖說明】
[0011]為了更為完整地理解本發(fā)明，現(xiàn)在將參考下面結合所附附圖的描述，在附圖中:
[0012]圖1示出了包括半導體器件的功率變換器的實施例的框圖；
[0013]圖2A和圖2B示出了在包封之前的電子器件/功率變換器的實施例的等距視圖；
[0014]圖3示出了半導體器件的一部分的實施例的截面圖；
[0015]圖4示出了半導體器件的實施例的正視圖，其顯示了通過金屬柱耦合至多個解耦合器件的倒轉半導體裸片；
[0016]圖5示出了形成有周緣環(huán)分布系統(tǒng)的半導體器件的實施例的平面圖；
[0017]圖6示出了形成為在半導體裸片上沉積的重分布層的實施例的平面圖；
[0018]圖7示出了在圖6中示出的重分布層的平面圖，其中疊置了顯示N-LDMOS器件和P-LDMOS器件的輪廓；
[0019]圖8和圖9示出了在圖6中示出的重分布層的放大平面圖；
[0020]圖10示出了 N型金屬氧化物半導體(“NM0S”)反相器鏈的實施例的示意圖，該反相器鏈被配置成根據(jù)脈寬調制(“PWM”)信號產生在圖1中示出的大幅柵極驅動信號以用于N-LDMOS 器件；
[0021]圖11示出了在半導體器件中體現(xiàn)的部分構造的N-LDMOS器件的一部分或一些部分的實施例的簡化三維圖；
[0022]圖12示出了在形成基本平面的第二金屬層之后的部分構造的N-LDMOS器件的一部分的簡化三維圖；
[0023]圖13示出了在形成第二金屬層之后部分構造的N-LDMOS器件的一部分的簡化平面圖；
[0024]圖14示出了在形成基本平面的第三金屬層之后部分構造的N-LDMOS器件的一部分的簡化平面圖；
[0025]圖15示出了在形成第三金屬層之后部分構造的N-LDMOS器件的一部分的簡化平面圖；
[0026]圖16示出了包括N-LDMOS和P-LDMOS器件的部分構造的半導體器件的實施例的簡化三維圖，其示出在其第二金屬層中的源極金屬帶和漏極金屬帶的幾何結構；
[0027]圖17示出了包括N-LDMOS和P-LDMOS器件的部分構造的半導體器件的簡化三維圖，其示出在其第三金屬層中的源極和漏極接觸的幾何結構；
[0028]圖17A示出了包括N-LDMOS和P-LDMOS器件的部分構造的半導體器件的簡化三維圖，其示出用于重分布層的過孔的幾何結構；
[0029]圖17B示出了包括N-LDMOS和P-LDMOS器件的部分構造的半導體器件的簡化三維圖，其示出重分布層的幾何結構；
[0030]圖17C示出了包括N-LDMOS和P-LDMOS器件的部分構造的半導體器件的簡化三維圖，其示出用于重分布層的柱的幾何結構；
[0031]圖17D示出了包括N-LDMOS和P-LDMOS器件的部分構造的半導體器件的簡化三維圖，其示出傳導圖案化引線框架的幾何結構；
[0032]圖18示出了包括N-LDMOS和P-LDMOS器件的封裝的半導體器件的實施例的三維外視圖；
[0033]圖19示出了包括N-LDMOS器件和/或P-LDMOS器件的半導體器件的一部分的實施例的正視圖；
[0034]圖20示出了在半導體器件中體現(xiàn)的N-LDMOS器件或其一些部分的實施例的截面圖；
[0035]圖21至圖87示出了形成在半導體器件中體現(xiàn)的N-LDMOS器件或其一些部分的實施例的截面圖；
[0036]圖88示出了在半導體器件中體現(xiàn)的P-LDMOS器件或其一些部分的實施例的截面圖；以及
[0037]圖89示出了在半導體器件中體現(xiàn)的P-LDMOS器件或其一些部分的實施例的截面圖。
[0038]在不同附圖中的對應數(shù)字和符號指代對應部件，除非另有指示。附圖被繪制為清楚示出優(yōu)選實施例的相關方面，并且并不必然按比例繪制。
【具體實施方式】
[0039]下面具體論述當前優(yōu)選實施例的制作和使用。然而應理解，實施例提供了可以在各種具體情形中體現(xiàn)的許多可應用發(fā)明構思。所論述的具體實施例僅示出用于制作和使用本發(fā)明的具體方式，并且并不限制本發(fā)明的范圍。
[0040]在具體情形中描述實施例，即，開關(例如在LDMOS器件中體現(xiàn))、包括LDMOS器件的半導體器件及其形成方法。雖然將在運用LDMOS器件的功率變換器的環(huán)境中描述本發(fā)明的原理，但是可以從該器件獲益并且可以以高速切換的任何應用或相關半導體技術完全位于本發(fā)明的廣義范圍內。
[0041]首先參見圖1，示出了包括半導體器件的功率變換器的實施例的框圖。功率變換器包括功率傳動裝置(power train) 110、控制器120、以及驅動器130，并且提供功率給諸如微處理器之類的系統(tǒng)。雖然在圖示的實施例中，功率傳動裝置110運用降壓變換器拓撲，但是本領域技術人員應該理解諸如正向變換器拓撲之類的其它變換器拓撲也完全位于本發(fā)明的廣義范圍內。
[0042]功率變換器的功率傳動裝置110在其輸入處接收來自電功率源(由電池表示)的輸入電壓Vin并且提供經調節(jié)的輸出電壓Vwt以為例如在功率變換器的輸出處的微處理器供電。與降壓變換器拓撲的原理相一致地，輸出電壓Vtjut —般低于輸入電壓Vin,使得功率變換器的切換操作可以調節(jié)輸出電壓vwt。主開關Qmn[例如，在P型橫向擴散金屬氧化物半導體(“P-LDM0S”)器件中體現(xiàn)的P溝道金屬氧化物半導體場效應晶體管(“M0SFET”)]被啟用以在主間隔(一般與主開關Qnm的主占空比“D”共存)期間傳導并且將輸入電壓Vin耦合至輸出濾波電感器Lrat。在主間隔期間，流經輸出濾波電感器Lwt的電感器電流Ikjut隨著電流從輸入流至功率傳動裝置110的輸出而增加。電感器電流Lut的ac分量由輸出濾波電容器Ctjut濾除。
[0043]在互補間隔(一般與主開關Qmn的互補占空比“1-D”共存)期間，主開關Qnm轉變至非傳導狀態(tài)，并且輔助開關Qaux[例如在N型橫向擴散金屬氧化物半導體(“N-LDM0S”)器件中體現(xiàn)的N溝道M0SFET]被啟用以傳導。輔助開關Qaux提供用于維持流經輸出濾波電感器Lrat的電感器電流I^lt的連續(xù)性的路徑。在互補間隔期間，通過輸出濾波電感器Lwt的電感器電流I^lt降低?？傮w而言，主開關和輔助開關Qmn、Qaux的相應占空比可以調整成維持對功率變換器的輸出電壓Vwt的調節(jié)。然而本領域技術人員應該理解，主開關和輔助開關Qmn、Qaux的傳導時段可以由小的時間間隔分開，以避免其間的交叉?zhèn)鲗?，并且有利地減少與功率變換器相關聯(lián)的切換損耗。
[0044]功率變換器的控制器120從內部源或外部源接收可以與微處理器相關聯(lián)的期望的功率變換器特性(諸如期望系統(tǒng)電壓Vsystail),并且接收功率變換器的輸出電壓V-。根據(jù)前述特性，控制器120提供信號(例如，脈寬調制(“PWM”)信號Spwm)以控制功率傳動裝置110的占空比和主開關和輔助開關Q?、Qaux的頻率以調節(jié)其輸出電壓Vwt。適配成控制功率變換器的至少一個開關的任 何控制器完全位于本發(fā)明的廣義范圍內。
[0045]功率變換器也包括:驅動器130，被配置成基于由控制器120提供的PWM信號Spwm分別提供驅動信號SDKV1、Sdkv2給主開關和輔助開關Qmn、Qaux。存在許多已知可行的備選以實現(xiàn)驅動器130，其包括用于在控制功率變換器中多個開關時提供充足信號延遲以防止逆流(crosscurrent)的技術。驅動器130典型地包括:切換電路裝置，并入協(xié)作以提供驅動信號Sdevi> Sdev2給主開關和輔助開關Q1^ Qaux的多個驅動器開關。當然，能夠提供驅動信號SDKV1、Sdev2以控制開關的任何驅動器130完全位于本發(fā)明的廣義范圍內。
[0046]在一個實施例中，主開關和輔助開關Q?、Qaux是可以被并入到鄰近控制或信號處理器件的執(zhí)行功率變換器的控制器120的控制功能的半導體器件中的功率開關。控制和信號處理器件典型地是互補金屬氧化物半導體(“CMOS”)器件，諸如P型金屬氧化物半導體(“PM0S”)器件和N型金屬氧化物半導體(“NM0S”)器件。PMOS和NMOS器件也可以分別稱為P溝道和N溝道MOSFET。控制和信號處理器件運用低電壓(例如2.5伏特)(因此，該器件也稱為“低電壓器件”)以防止其精細線結構之間的閃絡(flashover)。功率傳動裝置110的主開關和輔助開關0?、Qaux以及驅動器130的多個驅動器開關之一可以由LDMOS器件形成，LDMOS器件處理較高電壓(例如10伏特)，并且因此被稱為較高電壓器件。在半導體襯底上集成控制和信號處理器件、功率開關和驅動器開關提供功率變換器或運用類似器件的其它裝置的成本和尺寸方面的實質性減少的機會。
[0047]因此，如圖1所示，控制器120的輸入耦合至或接收功率變換器的輸出電壓Vrat以調節(jié)輸出電壓V。#控制器120可以運用誤差放大器(使用模擬運算放大器構造)，其中反相輸入耦合至功率變換器的輸出電壓V。#誤差放大器的非反相輸入耦合至代表功率變換器的期望的調節(jié)的輸出電壓的參考電壓。功率變換器的功率開關的占空比由時鐘信號初始化。為了終止占空比，由模擬比較器將誤差放大器的輸出與傾斜電壓波形進行比較，該傾斜電壓波形典型地是周期性斜坡電壓波形或者具有疊加的成比例的開關或電感器電流的周期性斜坡電壓波形。當誤差放大器的輸出超過傾斜的電壓波形時，功率開關的占空比由模擬比較器終止。該控制器結構的結果是反饋布置，其中模擬比較器連續(xù)地做出在啟用功率開關以傳導的時間間隔期間終止功率開關占空比的決策。該模擬控制器架構使用不基于時鐘頻率或數(shù)字邏輯的計算速率的精細時間粒度(temporal granularity)實現(xiàn)功率開關占空比的終止。也可以運用數(shù)字電路裝置構造控制器。
[0048]現(xiàn)在參見圖2A和圖2B，示出了在包封之前的電子器件/功率變換器(例如功率模塊)的實施例的等距視圖。功率變換器包括磁器件(例如電感器)、集成電路、以及表面安裝部件。功率變換器可以包括功率變換電路裝置，其包括磁器件、集成電路和至少一個表面安裝部件或在其中體現(xiàn)。功率變換電路裝置可以形成經常包括切換調節(jié)器的功率變換器或具有用于降低分量計數(shù)的集成控制電路和用于高功率變換效率的同步整流器的諸如降壓切換調節(jié)器之類的功率變換器。當然，實施例不限于功率模塊、功率變換器等，并且可以可應用于其它電子器件。
[0049]傳導基底(或引線框架)210被圖案化和蝕刻以形成用于電感器的線圈的較低部分的電傳導互連層、以及表面安裝部件、集成電路和電感器之間的電互連。引線框架210的典型厚度約8密耳(千分之一英寸)。雖然引線框架210經常由銅構造，但是對其可以使用備選電傳導材料。引線框架210提供用于功率模塊的外部連接以及用于電感器的瓷材料的支撐基部。外部連接形成為引線框架210的指部，表示為引線框架指部(其中的兩個指部標記為 215、216)。
[0050]引線框架210 —般用圍繞電傳導圖案的一體金屬帶構造，以提供在制造步驟期間的機械支撐，該金屬帶隨后在制造工藝中被丟棄。圍繞的金屬帶一般在構造電子器件之后被切斷，例如從而提供未連接的跡線。一般在重復圖案陣列(未示出，例如16X16陣列)中產生引線框架210，以例如形成256個基本等同的電子器件。形成引線框架210的陣列是本領域熟知的工藝，以減少生產電子器件的制造成本。
[0051]將焊料膏選擇性地涂敷到薄層引線框架210的區(qū)域(標記為225)以用于絲網工藝，從而提供用于表面安裝部件的電和機械附接。諸如電容器(其中之一標記為220)之類的表面安裝部件被放置成使其傳導端位于焊料膏中。焊料膏可以由基于鉛的成分以及無鉛成分構成。具有表面安裝部件220的引線框架210的陣列在爐中回流，以將表面安裝部件220機械和電附接至引線框架210。
[0052]上述步驟一般不要求在潔凈室的高度受控環(huán)境中執(zhí)行。然而隨后的步驟優(yōu)選地在潔凈室環(huán)境(諸如如本領域一般熟知的典型地用于將集成電路組裝進模制塑料封裝中的潔凈室環(huán)境)中執(zhí)行。
[0053]將粘合劑(例如裸片附接粘合劑，諸如加利福利亞州的Rancho Dominguez的Ablestik的Abletherm2600AT)分發(fā)至引線框架210上，以保持磁芯(例如磁材料條)230和形式為半導體裸片240的集成電路。磁材料條230和半導體裸片240置于裸片附接粘合劑之上的引線框架210上。因此，磁材料條230的下表面面對引線框架210并且優(yōu)選地附接至引線框架210。包括磁材料條230以增強電感器的磁屬性，并且磁材料條230可以約250微米(“ μ m”)厚，4密耳寬和7.5密耳長。典型地在受控熱工藝中固化粘合劑以將磁材料條230和半導體裸片240固定至引線框架210。
[0054]將焊料膏涂敷至引線框架210的放置傳導夾250的端部的區(qū)域(總體標記為260)。同樣地，焊料膏可以由基于鉛的成分以及無鉛成分構成。傳導夾250 (例如約8-12密耳厚)在磁材料條230上方置于引線框架210上，磁材料條230的端部處于焊料膏中。傳導夾250形成為其端部朝引線框架210在磁材料條230的端部周圍彎曲而沒有機械干擾。因此，磁材料條230的上表面面對傳導夾250。絕緣間隙(例如約5密耳空氣間隙)因此優(yōu)選地留在磁材料條230的上表面和傳導夾250的下表面之間，該間隙隨后可以由包封劑填充。傳導夾250在每個磁材料條230之上提供電傳導電感器線圈的一部分。引線框架210在回流爐中被加熱以將傳導夾250機械和電鍵合至引線框架210。
[0055]可以由金接線形成的鍵合接線(諸如第一鍵合接線265)附接至每個半導體裸片240和引線框架210，以將半導體裸片240上的焊盤電耦合至引線框架210的鍵合區(qū)域，從而提供在其間的電路連接。諸如第二鍵合接線266之類的鍵合接線也可以用于將引線框架210的多個部分選擇性地電耦合，以提供在單平面布局中無法容易接線的電路互連，因此產生用于兩層印刷電路板(也稱為“印刷線路板”)或基底的引線框架210的拓撲布局功能性。
[0056]當如上所述地在陣列中形成電子器件時，在模具中放置陣列，并且在其上沉積(諸如注射)諸如模制材料之類的包封劑(優(yōu)選為環(huán)氧樹脂)，這在本領域中是熟知的，以提供環(huán)境和機械保護以及熱傳導涂層，從而有助于在操作期間熱耗散。在沒有包封劑的情形下其它模制材料和工藝以及構造的電子器件也完全位于本發(fā)明的廣義范圍內。
[0057]現(xiàn)在參見圖3，示出了半導體器件的一部分的實施例的截面圖。鑒于用于構造關于圖3示出的半導體器件的工藝步驟與Lotfi等人在2004年I月29日提交的名稱為“Laterally Diffused Metal Oxide Semiconductor Device and Method of Forming theSame”的美國專利7，230，302、Lotfi等人在2009年8月28日提交的名稱為“IntegratedCircuit with a Laterally Diffused Metal Oxide Semiconductor Device and Methodof Forming the Same”的美國專利8，212，315、Lotfi等人在2007年8月20日提交的名稱為“LateralIy Diffused Metal Oxide Semiconductor Device and Method of Formingthe Same”的美國專利申請公開N0.2007/0284658,Lotfi等人在2012年8月15日提交的名稱為 “Integrated Circuit with a Laterally Diffused Metal Oxide SemiconductorDevice and Method of Forming the Same”的美國專利申請公開N0.2012/0306011 中描述的步驟相似，因此在此不再具體描述該工藝中的步驟。這些專利和專利申請在此通過引用整體并入本文。然而，在本文中隨后將描述一些工藝步驟以用于構造相似器件。
[0058]圖3中示出的截面圖示出了 P-LDMOS和N-LDM0S器件的多個單獨的LDMOS單元，其中使用大量這類單元構造多個單獨的LDMOS單元。在一個實施例中，圖3中示出的單獨單元的圖案根據(jù)需要鏡像重復，以產生P-LDMOS或N-LDMOS器件，其中合適額定電流以供應用。由此，襯底例如形成有多個重摻雜源極區(qū)域和重摻雜漏極區(qū)域。
[0059]在包括在襯底315 (例如P型襯底)內的淺溝槽隔離區(qū)域310的半導體裸片中形成半導體器件，以提供在PMOS、NMOS, P-LDMOS和N-LDMOS器件之間的電介質分離。在襯底315的表面上生長外延層316 (例如P型外延層)，優(yōu)選地摻雜為I.IO14和I.IO16原子/cm3之間。掩埋層(例如N型掩埋層)320在襯底315內在容納P-LDMOS和N-LDMOS器件的區(qū)域中凹陷。
[0060]半導體器件也包括在襯底315中在容納P-LDMOS和N-LDMOS器件的區(qū)域中并且在(用于P-LDM0S) N型掩埋層320之上的淺溝槽隔離區(qū)域310之下形成的阱(例如N型阱)325。形成N型阱325以提供用于PMOS器件和P-LDMOS器件的電隔離，并且與N型掩埋層320 (在P-LDMOS器件的情形中)和淺溝槽隔離區(qū)域310協(xié)作操作以提供隔離。如圖所示，在N型掩埋層320之上的N型阱325并不完全覆蓋襯底315中在淺溝槽隔離區(qū)域310之間的容納P-LDMOS器件的區(qū)域。因此出于本文闡述的原因構造用于P-LDMOS的N型阱325。
[0061]半導體器件包括在襯底315中在淺溝槽隔離區(qū)域310之間基本上在容納NMOS器件和N-LDMOS器件的區(qū)域中形成的附加的阱(例如P型阱)330。雖然在N型掩埋層320之上的P型阱330覆蓋襯底315中在其淺溝槽隔離區(qū)域310之間的容納N-LDMOS器件的整個區(qū)域，但是也在本發(fā)明的廣義范圍內限定P型阱330覆蓋襯底315中的容納N-LDMOS器件的區(qū)域的一部分。半導體器件也包括PMOS、NMOS、P-LDMOS和N-LDMOS器件的在柵極電介質層335之上的柵極340并且包括在其柵極340周圍的柵極側壁間隔物355。
[0062]N-LDMOS器件包括用于其漏極的輕摻雜耐壓增強區(qū)域(例如N型輕摻雜區(qū)域)345。P-LDMOS器件也包括用于其漏極的輕摻雜耐壓增強區(qū)域(例如P型輕摻雜區(qū)域)350。在本本實施例中并且出于與上面相似的原因，N型和P型輕摻雜區(qū)域345、350提供分別用于N-LDMOS和P-LDMOS器件的較高的額定電壓。因此，N-LDMOS和P-LDMOS器件不僅應對從其漏極到源極的較高電壓，器件也可以應對當源極比柵極340更為正時的從其源極到柵極的較高電壓?？梢砸庾R到，N型和P型輕摻雜區(qū)域345、350的寬度可以單獨地變化以更改相應N-LDMOS和P-LDMOS器件的擊穿電壓特性，而不偏離本發(fā)明的范圍。此外，可以以與在上文引用的美國專利N0.7，230, 302中關于圖2至圖15描述和示出的相應的N-LDMOS和P-LDMOS器件相似的方式形成N型和P型輕摻雜區(qū)域345、350。
[0063]半導體器件也包括用于NMOS器件的源極和漏極的、優(yōu)選地具有與用于N-LDMOS器件的源極和漏極的摻雜區(qū)域(例如N型重摻雜區(qū)域)362不同摻雜濃度分布的重摻雜區(qū)域(例如N型重摻雜區(qū)域)360。如上所述，用于NMOS器件的N型重摻雜區(qū)域360在其P型阱330內形成，用于形成NMOS器件的源極和漏極。此外，用于N-LDMOS器件的N型重摻雜區(qū)域362在其P型阱330內形成。此外，N-LDMOS器件的漏極的N型重摻雜區(qū)域362與其N型輕摻雜漏極區(qū)域345相鄰。
[0064]半導體器件也包括用于PMOS器件的源極和漏極的、優(yōu)選地具有與用于P-LDMOS器件的源極和漏極的摻雜區(qū)域(例如P型重摻雜區(qū)域)367不同摻雜濃度分布的重摻雜區(qū)域(例如P型重摻雜區(qū)域)365。如上所述，用于PMOS器件的P型重摻雜區(qū)域365在其N型阱325內形成，用于形成PMOS器件的源極和漏極。此外，用于P-LDMOS器件的P型重摻雜區(qū)域367在其N型阱325內形成。此外，P-LDMOS器件的漏極的P型重摻雜區(qū)域367與其P型輕摻雜漏極區(qū)域350相鄰。
[0065]在示出的實施例中，在N型掩埋層320之上的N型阱325并不覆蓋襯底315中在其淺溝槽隔離區(qū)域310之間的容納P-LDMOS器件的整個區(qū)域。具體而言，N型阱325位于溝道區(qū)域370之下和之內，并且N型阱325和N型掩埋層320相比于P型輕和重摻雜區(qū)域350,367相反地摻雜。因此，與輕摻雜區(qū)域350相同摻雜類型的摻雜區(qū)域(例如P型摻雜區(qū)域)372在P-LDMOS器件的漏極的P型重摻雜區(qū)域367和N型阱325之間延伸，并且具有低于P型重摻雜區(qū)域367的摻雜濃度分布的摻雜濃度分布。雖然P型重摻雜區(qū)域367優(yōu)選地具有相同摻雜濃度分布，但是在本發(fā)明的廣義范圍內源極的P型重摻雜區(qū)域367也可以具有與漏極摻雜區(qū)域不同的摻雜濃度分布。相同的原理應用于半導體器件的其它類似的器件區(qū)域。與輕摻雜區(qū)域350相同摻雜類型的摻雜區(qū)域372 —起將漏極的重摻雜區(qū)域367與在相反摻雜N型阱325中形成的溝道區(qū)域370分開。
[0066]P型摻雜區(qū)域372可以碰巧在具有I.IO14和I.IO16原子/cm3之間的摻雜濃度分布的襯底315中體現(xiàn)。將襯底315運用為P型摻雜區(qū)域372提供了在制造半導體器件中省略掩蔽和處理步驟的機會。在又一備選實施例中，可以在注入用于P-LDMOS器件的源極和漏極的P型重摻雜區(qū)域367之前通過離子注入工藝形成P型摻雜區(qū)域372。當然，可以使用低于P型重摻雜區(qū)域367的任何摻雜濃度分布來形成P型摻雜區(qū)域372。
[0067]將P型摻雜區(qū)域372并入P-LDMOS器件還增加了在P-LDMOS器件的P型重摻雜區(qū)域367和N型阱325之間的擊穿電壓。因此，P-LDMOS器件因其較高的擊穿電壓展現(xiàn)出較高的漏極到源極電壓應對能力，并且也提供了當源極相比于柵極340為正時的較高的源極到柵極電壓應對能力。應該理解，雖然已經關于P-LDMOS器件描述了摻雜區(qū)域，但是原理可以等同的應用于N-LDMOS器件，以及就此而言的類似構造的其它晶體管。
[0068]關于圖3描述和示出的P-LDMOS和N-LDMOS器件稱為非對稱器件。換言之，圖3的半導體器件的非對稱性質提供了非對稱器件。當然，本領域技術人員應該理解，源極和漏極的尺度(包括其輕和重摻雜區(qū)域)可以變化，并且仍然落入本發(fā)明的廣義范圍內。半導體器件也包括用于PMOS、NMOS、P-LDMOS和N-LDMOS器件的柵極、源極和漏極的、由在硅化物層(其中之一標記為375)之上形成的電介質區(qū)域380限定的金屬接觸385。
[0069]如本文所述，半導體器件(也稱為“功率半導體器件”)包括優(yōu)選地以分布方式置于包括在LDMOS器件中體現(xiàn)的MOSFET (也稱為“功率M0SFET”或“增強型M0SFET”)的半導體裸片之下的一個或多個解耦合電容器，以減少驅動器運用的電壓源的阻抗。可以在半導體裸片的外圍上分布驅動器，以基本上均衡耦合至MOS器件的單獨MOS單元和LDMOS器件的LDMOS單元的驅動信號的時序。一般可以理解，通過在公共裸片中并聯(lián)耦合大量小的LDMOS單元(例如100000個或更多單元)的源極和漏極并且從公共電路節(jié)點并聯(lián)驅動LDMOS單元的單獨柵極來形成LDMOS器件。設計挑戰(zhàn)是匹配耦合至單獨柵極的信號的時序，從而使得LDMOS單元基本同時地接通或斷開。無法維持去往單獨柵極的信號的同步可能導致半導體器件失效。在常規(guī)設計中，抑制柵極信號的高頻特性，從而使得所得較低頻率信號基本同時到達。
[0070]現(xiàn)在針對結構描述一個實施例以有效地將信號路由進入和離開在半導體裸片內形成的LDMOS器件。一個實施例中，在半導體裸片內形成多個LDMOS單元。在半導體裸片內形成分布式周界信號路徑，其中分布式三維解耦合使用金屬柱(伸長的銅柱)，該金屬柱可以形成為具有縱橫比(例如等于或大于I比1)，以從LDMOS器件的漏極或源極接觸(或從發(fā)射極或集電極接觸)提取電流至分布式解耦合器件。這種結構并不依賴于利用單點解耦合的去往板的中介常規(guī)封裝管腳和焊料接點。接觸漏極和源極接觸，但是無需在常規(guī)集成電路器件中使用的那樣通過常規(guī)頂層芯片金屬化路由漏極和源極接觸。而是，使用金屬柱的柵格，其接觸傳導圖案化引線框架，諸如在印刷電路板的上表面上在具有多個小的解耦合器件(例如解耦合電容器)的多個位置中形成的傳導圖案化引線框架。在印刷電路板下方在第三維中分布和放置解耦合器件。在印刷電路板的在半導體裸片之下的下表面上的傳導圖案化引線框架上放置解耦合器件。在印刷電路板的上表面上的傳導圖案化引線框架通過多個過孔耦合至在印刷電路板的下表面上的傳導圖案化引線框架。長的電傳輸線的影響因此通過使用多個分布式解耦合器件來解除，該多個分布式解耦合器件經由弓I線框架和在金屬柱柵格之下的過孔放置第三維中。備選地，可以與半導體裸片一起封裝傳導圖案化引線框架并且隨后將其置于印刷電路板上。
[0071]利用下方凸塊金屬化方案的備選凸塊結構將凸塊放置在每個位置中。典型地使用沉積方法(諸如氣相沉積焊料材料)形成凸塊，或使用引線鍵合設備通過焊球凸出來形成凸塊。這類制造工藝的制造牽連成本可能過于昂貴以至于不被視為實際，如Simon Tam在 2008 年 3 月 14 日提交的名稱為 “Transistor Circuit Formation Substrate” 的美國專利N0.7,989,963中描述的那樣。如Tung于2002年6月12日提交的名稱為“PillarConnections for Semiconductor Chips and Method of Manufacture，，的美國專利N0.6，681，982、Hwee 于 2001 年 5 月 18 日提交的名稱為 “Method for Forming Flip ChipSemiconductor Package” 的美國專利 N0.6, 510, 976、Chew 于 2001 年 8 月 21 日提交的名稱為“Method for Forming Flip Chip on Leadframe Semiconductor Package，，的美國專利 N0.6，550，666、Tung 于 2000 年 4 月 27 日提交的名稱為 “Pillar Connections forSemiconductor Chips and Method of Manufacture” 的美國專利 N0.6, 578, 754、Tung 于2001 年 4 月 26 日提交的名稱為 “Pillar Connections for Semiconductor Chips andMethod of Manufacture”的美國專利N0.6，592，019中描述的那樣,在封裝中使用柱以及它們去往引線框架的連接被更為廣泛地設立，并且是更經濟有效的制造工藝，在此基礎之上可以實現(xiàn)對分布式路由問題的實際解決方案。這些專利中的每個專利通過引用并入本文。
[0072]現(xiàn)在描述功率半導體器件的一個實施例。在一個方面，在功率半導體裸片外圍上定位多個驅動器(例如柵極驅動器)以均衡柵極時序并且提供用于驅動器的低的柵極驅動阻抗。在金屬帶和半導體裸片上產生物理結構以改進重分布層(“RDL”)和開關輸出電容C0sso形成諸如鋁帶之類的金屬帶并且將其定位成將柵極信號路由至單獨的LDMOS單元以減少柵極電阻并且改進柵極驅動信號的時序的均衡。柵極驅動偏置電壓“VDDG”總線和接地(“GND”或“PGND”)電軌吐出以減少柵極驅動電源阻抗。
[0073]該結構使得柵極驅動信號能夠在有效地相同時間到達LDMOS單元的相應柵極。用于柵極驅動偏置電壓總線的解耦合器件以分布式方式被置于在半導體裸片正下方的路徑中。結果是向沿形成為金屬帶的柵極驅動傳輸線傳導的信號展現(xiàn)出低阻抗。
[0074]在一個實施例中，用于柵極驅動信號的金屬帶在半導體裸片上從用于連接的外圍延伸至其中央區(qū)域中的LDMOS單元。金屬帶用于從裸片外圍到LDMOS單元的柵極驅動連接。金屬柱形成為電鍍金屬(例如銅)柱以將定位于半導體裸片之下的外部解耦合器件耦合至半導體裸片上的點。在一個實施例中，至少一個解耦合器件位于半導體裸片的正下方。柱和解耦合器件耦合至用于柵極驅動信號的金屬帶之一的端部。在一個實施例中，形成封裝以提供結構支撐和對金屬柱的保護。
[0075]現(xiàn)在參見圖4，示出了半導體器件405的實施例的正視圖，其顯示了由金屬柱(諸如伸長的銅柱或柱490)耦合至多個解耦合器件(例如解耦合或芯片電容器440、441)的倒轉半導體裸片410。通過在需要解耦合的位置處(諸如在半導體裸片410的外圍處的位置處)使用金屬柱490和解耦合電容器440、441來實現(xiàn)局部解耦合?？梢詫⒁粋€或多個解耦合電容器440、441基本放置在對應柱490之下，位于半導體裸片410正上方或正下方，以減少電路路徑電感。將解耦合器件(例如解耦合或芯片電容器445)放置在基本位于半導體裸片410下方的低電感區(qū)域450外(例如半導體裸片區(qū)域外的區(qū)域455中)產生較高的電感，其可以減小解耦合電容器445的性能。在低電感區(qū)域450中，解耦合電容器440、441完全位于半導體器件405的半導體裸片區(qū)域之下。金屬柱490也可以用于耦合至在半導體裸片410的更為中央的區(qū)域中的LDMOS器件的LDMOS單元的高電流源極和漏極端子。
[0076]在圖4中，在半導體裸片410的頂部表面上噴涂光刻膠(例如半密耳(?12μπι)光刻膠)，并且蝕刻以形成在其中形成金屬柱490的孔。然后去除光刻膠，從而保留懸置傳導柱。在半導體裸片410上，首先沉積鋁，然后是錫銅或閃速/種子層銅沉積和電鍍。為了提供機械穩(wěn)定性，使用塑料495 (例如諸如環(huán)氧樹脂或聚酰亞胺之類的包封劑)包圍金屬柱490，其中每個金屬柱490的端部暴露在塑料495的表面上。可以在聚酰亞胺層中形成并且從其延伸金屬柱490。金屬柱490接觸在印刷電路板430的上表面上圖形限定的傳導圖案化引線框架420的焊區(qū)。金屬柱490回流焊接至傳導圖案化引線框架420。在印刷電路板430中構造過孔(例如其中之一標記為461)以提供將金屬柱490耦合至在印刷電路板的下表面430上的傳導圖案化引線框架421以及解耦合電容器440、441、445的端子。解耦合電容器440、441、445與焊料凸塊陣列(例如其中之一標記為463)回流焊接至印刷電路板430的下表面上的傳導圖案化引線框架421的焊區(qū)。焊區(qū)是傳導圖案化引線框架中小的幾何結構，諸如環(huán)狀區(qū)域，以回流焊接操作以附接部件。焊料凸塊陣列(例如其中之一標記為462)定位于在印刷電路板430的上表面上的傳導圖案化引線框架420的焊區(qū)上。因此，解耦合電容器440、441、445置于距離半導體410的外圍上的節(jié)點短豎直距離的焊區(qū)上，以產生對用于這些節(jié)點的局部電路接地的低的阻抗。金屬柱490通過焊料凸塊462耦合至傳導圖案化引線框架420。
[0077]如圖4中所示，在附接至印刷電路板430之前翻轉半導體裸片410，并且因此在半導體裸片410下方的金屬柱490提供與其“頂”側的電接觸。由于器件是高功率器件，在半導體裸片410的“下”表面上(經由粘合劑480)安裝散熱器470，其示出為在圖4的頂部部分中在半導體裸片410之上，從而解耦合電容器440、441、445可以安裝在在翻轉的半導體裸片410的頂部側之下的印刷電路板430上。散熱器470因此接觸半導體裸片410的下表面。相應地，金屬柱490使得解耦合電容器440、441、445能夠置于印刷電路板430上，緊密鄰近半導體裸片410的頂部側，并且過孔461形成為通過印刷電路板430以將半導體裸片410耦合至在印刷電路板430下方的解耦合電容器440、441、445的陣列。以此方式，為功率半導體器件405提供分布式解耦合功能。在一個實施例中，可以使用相同或不同引線框架以耦合至焊料凸塊或柱和其它電路元件的柵格。示例引線框架是6毫米(“mm”)X6mm。可以封裝/包封(例如用環(huán)氧樹脂)圖4中所示的結構，并且可以將所得組件耦合至例如具有夾式(clip)電感器的引線框架，夾式電感器如Lotfi等人于2005年10月5日提交的名稱為“Magnetic Device Having a Conductive Clip”的美國專利 N0.7，688，172 中描述的那樣，該申請的全文在此通過引用整體并入本文。
[0078]因此，倒轉的半導體(例如硅)裸片通過伸長的金屬柱耦合至印刷布線或電路板的上表面，并且解耦合器件耦合至半導體裸片之下的印刷電路板的下表面。在一個實施例中，多個解耦合器件的至少一個耦合至在半導體裸片正下方的印刷電路板的下表面。通過使用這種結構，通過金屬路徑在半導體裸片和至少一個解耦合器件之間產生減少的電路阻抗。在經濟有效的回流焊接工藝中可以容易地組裝倒轉的半導體裸片、印刷電路板和至少一個解耦合芯片器件。這種結構避免了對在半導體裸片結構的暴露表面上產生多個交替的、小占用面積的、金屬源極和漏極焊盤(否則需要提供去往附接半導體裸片的印刷電路板的低電感連接)的需要，從而有助于印刷電路板的布局。備選地，如圖所示和如下文所述，傳導圖案化引線框架420可以與半導體裸片410和金屬柱490封裝在封裝的半導體器件內并且然后置于在其下具有解耦合電容器440、441、445的印刷電路板430上(例如參見針對封裝的半導體器件的圖18)。
[0079]現(xiàn)在參見圖5，示出了形成有周界環(huán)分布系統(tǒng)的半導體器件的實施例的平面圖。N-LDMOS器件530和P-LDMOS器件531表示形成例如降壓或升壓dc-dc功率變換器的功率級的成對的LDMOS器件。如本文之前所述，每個LDMOS器件由大量單獨的LDMOS單元形成。圖5顯示了在(功率半導體器件的)半導體裸片的外圍上的N-LDMOS器件530和P-LDMOS器件531和驅動最終級，諸如N柵極驅動最終級510和P柵極驅動最終級520。常規(guī)設計運用用于位于半導體裸片的一端上的N柵極驅動最終級510的僅一個結構和用于P柵極驅動最終級520的僅一個結構。針對LDMOS器件530和P-LDMOS器件531中的每個在半導體裸片的外圍周圍分布多個驅動最終級基本上改進耦合至單獨的LDMOS單元的驅動信號的時序。在每個驅動最終級內是由級聯(lián)緩沖器驅動的與N-MOS單元串聯(lián)耦合的P-MOS單元的推拉輸出電路(totem-pole)布置。并聯(lián)電稱合驅動最終級。
[0080]在構成每個LDMOS器件的大量(例如數(shù)千個)LDMOS單元中，控制或柵極端子上的柵極驅動信號應該基本同時地到達并且具有基本相同的幅度。使用電容器衰減柵極驅動信號的高頻特性以改進相對同時性折衷了高頻操作的效率。在設計中包括多個解耦合器件以為柵極驅動器的柵極驅動偏置電壓VDDG總線提供低阻抗，而不減緩柵極驅動器。解耦合器件減少柵極驅動偏置電壓VDDG總線的供應至分布式驅動器的阻抗。針對柵極驅動信號的一些傳播延遲變化仍然保留，但是其最大部分已被分布式柵極驅動結構去除。
[0081]現(xiàn)在參見圖6，示出了形成為在半導體裸片上沉積的重分布層的實施例的平面圖。重分布層(例如銅重分布層)跨半導體裸片的表面分布功率和接地節(jié)點、以及耦合至LDMOS單元的其它一些電路節(jié)點。也運用重分布層分布去往柵極驅動器的控制和監(jiān)視信號。
[0082]小圓環(huán)(標記為“SW”、“PGND”、“PVIN”等)是將LDMOS單元和其它電路節(jié)點耦合至前面關于圖4描述的傳導(例如銅)圖案化引線框架420或下文關于圖17D描述的引線框架1179的伸長的金屬(例如銅)柱的位置。標記為“SW”(其中一個指示為610)的小圓環(huán)形成將P-LDMOS和N-LDMOS單元的漏極耦合在一起并且耦合至外部輸出電感器(諸如圖1中示出的輸出電感器Lwt)的電路節(jié)點。標記為“PVIN”(其中一個指示為620)的小圓環(huán)向形成高側P-LDMOS器件的LDMOS單元的源極提供正偏置電壓，并且標記為“PGND” (其中一個指示為630)的小圓環(huán)向形成低側N-LDMOS器件的LDMOS單元的源極提供局部電路接地。在重分布層的外圍處，標記為“VDDG”的小圓環(huán)(其中一個指示為640)將正偏置電壓供應至驅動LDMOS單元的柵極的柵極驅動反相器(也稱為“柵極驅動器”或“驅動器”)，并且標記為“PGND”的小圓環(huán)(其中一個指示為650)向柵極驅動反相器供應局部電路接地。
[0083]現(xiàn)在參見圖7，示出了圖6中示出的重分布層具有顯示N-LDMOS器件530和P-LDMOS器件531 (參見圖5)的輪廓疊置的平面圖。此外，也顯示了 N柵極驅動最終級510和P柵極驅動最終級520的位置的輪廓。在一個實施例中，N-LDMOS器件530形成有220000個帶，每個帶代表約為20微米寬和溝道長度約為2-3微米的N-LDMOS單元。在一個實施例中，P-LDMOS器件531形成有約相同尺寸的120000個帶。
[0084]現(xiàn)在參見圖8和圖9，示出了圖6中重分布層的放大平面圖。在外圍周圍是用于驅動N-LDMOS和P-LDMOS單元的柵極的柵極驅動反相器的三個路徑。路徑800為柵極驅動反相器提供正的柵極驅動偏置電壓VDDG，并且路徑805為反相器提供局部電路接地。路徑N_Drv810是由柵極驅動反相器產生的柵極驅動信號。路徑N_Drv830在另一銅/金屬層上并且電學上與路徑N_Drv810共用。路徑N_Drv830耦合至N-LDMOS單元的柵極。路徑820在重分布層之下進一步金屬化(例如20 μ m金屬化)，并且路徑840代表耦合至N-LDMOS單元的柵極多晶硅層或帶(一般稱為“柵極”)的20 μ m金屬化。圖9示出了 N-LDMOS單元的柵極多晶硅帶910。應該理解，柵極可以由其它材料形成，諸如電傳導的金屬材料。
[0085]現(xiàn)在參見圖10，示出了NMOS反相器鏈的實施例的示意圖，該NMOS反相器鏈配置成根據(jù)PWM信號Spwm產生用于N-LDMOS器件的圖1中示出的大幅柵極驅動信號SDKV2。如圖10中示出的偶數(shù)(例如4)序列的反相器根據(jù)低幅占空比信號Spwm產生大幅柵極驅動信號SDKV2。NMOS反相器鏈在圖5和圖7上標記為“N柵極驅動最終級”，并且在器件外圍周圍分布。
[0086]反相器鏈的輸出級由第一和第二反相器1010、1020的并聯(lián)驅動布置形成。第一反相器由PMOS器件1011和NMOS器件1012形成。第二反相器1020由PMOS器件1021和NMOS器件1022形成。第一反相器1010由第三反相器1030驅動，第三反相器1030由較小的MOS器件(典型地為第一反相器1010中MOS器件的尺寸的三分之一)形成。類似地，第三反相器1030由第四反相器1040驅動，第四反相器1040由約為第三反相器1030中MOS器件尺寸三分之一的MOS器件形成。以此方式,低電平輸入信號(圖1中不出的PWM信號Spwm)在由相繼更大的MOS器件形成的級中相繼地放大，以產生具有充足幅度以驅動圖1中所示的輔助開關Qaux的圖1中示出的柵極驅動信號SDKV2。
[0087]可以使用偶數(shù)個反相器級構造與圖10中所示的NMOS反相器鏈對應的PMOS反相器鏈，以根據(jù)低幅輸入信號Spwm產生大幅、相同意義(same-sense)的柵極驅動信號。PMOS反相器鏈因此將在與NMOS反相器鏈互補的時間段操作，并且具有充足的時間分隔以避免在圖1中示出的主開關Qnm和輔助開關Qaux的系列電路布置中的射穿電流。雖然將NMOS和PMOS反相器鏈描述為運用NMOS和PMOS器件，但是應該理解，可以使用N-LDMOS和P-LDMOS器件以獲益。
[0088]因此，如上文參考附圖示出和描述的那樣，已經簡介了半導體器件及其形成方法。在一個實施例中，半導體器件包括:形成有多個LDMOS單元的半導體裸片，電耦合至多個LDMOS單元的重分布層、在重分布層之上分布并且電耦合至重分布層的多個金屬柱(例如形成為電鍍柱的銅柱)，以及通過多個金屬柱電耦合至重分布層的傳導圖案化引線框架。半導體器件還包括:耦合至重分布層并且通過重分布層電耦合至多個LDMOS單元的柵極的柵極驅動器。使用包封劑封裝半導體器件，其中傳導圖案化引線框架的一些部分露出以用做半導體器件的外部接觸。外部接觸中的一些耦合至印刷電路板，并且外部接觸中的一些耦合至多個解耦合器件(例如通過在印刷電路板的相對表面上的過孔)。多個解耦合器件中的至少一個位于半導體裸片之下。外部接觸中的一些耦合至柵極驅動器，該柵極驅動器電耦合至重分布層并且通過重分布層電耦合至多個LDMOS單元的柵極，并且外部接觸中的一些通過重分布層耦合至多個LDMOS單元的漏極或源極。
[0089]現(xiàn)在參見圖11，示出了半導體器件中體現(xiàn)的部分構造的N-LDMOS器件或其一些部分的實施例的簡化三維圖。根據(jù)半導體工業(yè)中的標準實踐，在該圖和后續(xù)附圖中的各種特征未按比例繪制。出于使本文論述的清楚性的目的，各種特征的尺度可以任意地增加或減少，并且相似參考數(shù)字可以用于構成半導體器件的不同器件的相似特征。
[0090]在包括輕摻雜P襯底1105和在輕摻雜P襯底1105中注入的P阱1108的半導體裸片中形成N-LDMOS器件。P阱1108包括交替圖案的摻雜源極區(qū)域“s”和漏極區(qū)域“d”，布局為P阱1108中的并行帶或當未注入可選P阱1108時直接在輕摻雜P襯底1105上。源極金屬(例如鋁)帶(其中一些指示為1111、1112)在基本上平面的第一金屬層Ml (例如鋁)中形成，并且位于摻雜源極區(qū)域“s”之上并與其電接觸，但是并不彼此電接觸。對應地，漏極金屬(例如鋁)帶也在第一金屬層Ml中形成并且位于摻雜漏極區(qū)域“d”之上并且與其電接觸，但是漏極金屬帶并不彼此電接觸。因此，多個交替的源極和漏極金屬帶在輕摻雜P襯底1105之上在第一金屬層Ml中形成，并且關于多個源極和漏極區(qū)域中相應源極和漏極區(qū)域平行并且形成電接觸(例如通過硅化物層)。柵極氧化物帶(其中之一指示為1140)將多晶硅柵極帶(其中之一指示為1150)與下層的P阱1108或與當未注入可選的P阱1108時的輕摻雜P襯底1105隔離。因此，在輕摻雜P襯底1105之上在多個源極和漏極區(qū)域中的源極和漏極區(qū)域之間并且與其平行地形成多個柵極多晶硅帶1150，多個柵極多晶硅帶1150定向為與多個交替的源極和漏極金屬帶平行。圖11中未示出在P阱1108或在輕摻雜P襯底1105中形成的位于源極區(qū)域“s”和摻雜漏極區(qū)域“d”之間并且將其分開的附加的和不同的摻雜帶。第一金屬層Ml中的柵極金屬(例如鋁)帶1130位于柵極多晶硅帶1150之上，與其垂直對準并且與其電耦合。
[0091]現(xiàn)在參見圖12，示出了在形成基本平面的第二金屬(例如鋁)層M2之后的部分構造的N-LDMOS器件的一部分的簡化三維圖。在諸如位于第一金屬層Ml中形成的相應源極金屬帶1111、1112和漏極金屬帶1121、1122之上的源極金屬(例如鋁)帶(其中之一指示為1160)和漏極金屬(例如鋁)帶(其中之一指示為1161)之類的帶中形成第二金屬層M2。氮氧化硅的隔離或絕緣層(例如參見圖19)將第一金屬層與第二金屬層分開或電隔離。第二金屬層M2中的位于第一金屬層Ml中的源極金屬帶1111、1112之上的源極金屬帶1160通過電傳導過孔與其耦合。類似地，第二金屬層M2層中的位于第一金屬層Ml中的漏極金屬帶1121、1122之上的漏極金屬帶1161通過電傳導過孔與其耦合。因此，在第一金屬層Ml之上的第二金屬層M2中形成第二多個交替的源極和漏極金屬帶，從而與第一多個交替的源極和漏極金屬帶疊置并平行。第一多個源極和漏極金屬帶通過過孔電耦合到相應的第二多個交替的源極和漏極金屬帶。第二金屬層M2中的源極和漏極金屬帶1160、1161并不耦合到第一金屬層Ml中的與柵極多晶硅帶1150相交并且與其電耦合的柵極金屬帶1130。
[0092]現(xiàn)在參見圖13，示出了在形成第二金屬層M2之后的部分構造的一部分的簡化平面圖。圖13示出了將第一金屬層Ml中的源極金屬帶1111、1112、1113、1114電耦合到第二金屬層M2中的源極金屬帶1160、1162的過孔(其中之一指示為1175)。類似地，過孔(其中之一指示為1176)將第一金屬層Ml中的漏極金屬帶1121、1122、1123、1124電耦合到第二金屬層M2中的漏極金屬帶1161、1163。過孔1175、1176穿透將第一金屬層Ml與第二金屬層M2分開并且電隔離(絕緣)的隔離或絕緣層(例如參見圖19中的絕緣層1915)。注意，在一個實施例中，過孔并不將第一金屬層Ml中的柵極金屬帶1130電耦合至第二金屬層M2中的源極金屬帶1160、1162或漏極金屬帶1161、1163。
[0093]現(xiàn)在參見圖14，示出了在形成基本平面的第三金屬(例如鋁)層M3之后的部分構造的N-LDMOS器件的一部分的三維圖。第三金屬層M3疊置在第二金屬層M2之上。圖14示出了在第三金屬層M3中形成的N-LDMOS器件源極接觸1170和也在第三金屬層M3中形成的N-LDMOS器件漏極接觸1171。氮氧化硅的隔離或絕緣層將第二金屬層與第三金屬層分開和電隔離。N-LDMOS器件漏極接觸1171與在相同裸片上P-LDMOS器件漏極接觸共享(也稱為“N-LDM0S/P-LDM0S器件漏極接觸” 1171)。N-LDMOS器件源極接觸1170通過過孔(例如圖14中未顯示的鋁過孔)電耦合至第二金屬層M2中的源極金屬帶(其中之一指示為1160)。N-LDM0S/P-LDM0S器件漏極接觸1171通過過孔(例如圖14中未顯示的鋁過孔)電耦合至第二金屬層M2中的漏極金屬帶(其中之一指示為1161)。因此，在第三金屬層M3中形成的源極和漏極接觸通過過孔電耦合至第二金屬層M2中的第二多個交替的源極和漏極金屬帶中一些，并且基本上覆蓋多個源極和漏極區(qū)域。
[0094]現(xiàn)在參見圖15，示出了在形成第三金屬層M3之后的部分構造的N-LDMOS器件的一部分的簡化平面圖。圖15示出了將第三金屬層M3中形成的N-LDMOS器件源極接觸1170電耦合至第二金屬層M2中形成的源極金屬帶1160、1162、1164的過孔(其中之一指示為1180)。此外，圖15中示出了將第三金屬層M3中形成的N-LDM0S/P-LDM0S器件漏極接觸1171電耦合至第二金屬層M2中形成的漏極金屬帶1161、1163、1165的過孔(其中之一指示為1181)。還顯示了將第三金屬層M3中形成的N-LDM0S/P-LDM0S器件漏極接觸1171電耦合至第二金屬層M2中形成的P-LDMOS器件漏極金屬帶1185、1187、1189的過孔(其中之一指示為1182)。P-LDMOS器件的第二金屬層M2中的P-LDMOS源極金屬帶1184、1186、1188通過過孔電耦合至第三金屬層M3中的P-LDMOS器件源極接觸(圖15中未示出)。過孔1180、1181、1182穿透將第二金屬層M2與第三金屬層M3分開并且電隔離(絕緣)的隔離或絕緣層(例如參見圖19中的絕緣層1915)。此外，圖15中還示出了第一金屬層Ml中的柵極金屬帶1130與柵極多晶硅帶1150相交并且與其電耦合(參見圖14)。
[0095]現(xiàn)在參見圖16，示出了包括N-LDMOS和P-LDMOS器件的部分構造的半導體器件的實施例的簡化三維圖，其示出了其第二金屬層M2中的源極金屬帶和漏極金屬帶的幾何結構。圖16示出了在半導體裸片的外圍處的耦合至諸如N-柵極驅動器1191和P-柵極驅動器1192之類的N-LDMOS和P-LDMOS器件的柵極驅動器。因此，在半導體裸片的外圍周圍，N-LDMOS器件具有多個N-柵極驅動器(諸如N-柵極驅動器1191)并且P-LDMOS器件具有多個P-柵極驅動器(諸如P-柵極驅動器1192)。此外，圖16中示出了在半導體裸片的外圍處的邏輯電路元件，諸如邏輯電路元件1193。第二金屬層M2上的金屬化通過之前描述的過孔疊置在第一金屬層Ml上的相應金屬化上并且與其電耦合。為了簡明示出，在第二金屬層M2下方的第一金屬層Ml的一部分在圖16中未不出。此外，圖16中還顯不了第一金屬層Ml中的柵極金屬帶1130、1131，其與N-LDMOS和P-LDMOS器件的柵極多晶硅帶(未顯示)相交并且電耦合。出于與前面附圖一致的目的，N-LDMOS器件的第二金屬層M2中的源極金屬帶1160和漏極金屬帶1161以及P-LDMOS器件的第二金屬層M2中的源極金屬帶1184和漏極金屬帶1185在圖16中指示。
[0096]現(xiàn)在參見圖17，示出了包括N-LDMOS和P-LDMOS器件的部分構造的半導體器件的簡化三維圖，其示出了第三金屬層M3中的源極和漏極接觸(即傳導區(qū)域)的幾何結構。圖17中示出了輕的P摻雜襯底1105，但是未示出其上部中的可選P阱。N-LDM0S/P-LDM0S器件漏極接觸1171位于第三金屬層M3中的N-LDMOS器件源極接觸1170和P-LDMOS器件源極接觸1172之間。圖17也示出了位于半導體器件的外圍處的在第三金屬層M3中的柵極驅動器和邏輯電路元件接觸(其中之一指示為1173)。
[0097]現(xiàn)在參見圖17A，示出了包括N-LDMOS和P-LDMOS器件的部分構造的半導體器件的三維圖，其示出了用于重分布層(例如銅重分布層)的過孔(例如銅過孔，其中之一指示為1174)的幾何結構。銅過孔1174提供在第三金屬層M3和重分布層之間的電接觸。銅過孔1174穿透將第三金屬層M3與重分布層分開和電隔離(絕緣)的隔離或絕緣層(例如參見圖19中的聚酰亞胺層1935)。
[0098]現(xiàn)在參見圖17B，示出了包括N-LDMOS和P-LDMOS器件的部分構造的半導體器件的簡化三維圖，其示出了重分布層(例如銅重分布層)1177的幾何結構。重分布層1177顯示為在第三金屬層M3上的相應金屬化之上的圖案化，并且通過銅過孔1174 (參加圖17A)電耦合至第三金屬層M3上的金屬化。同樣地，重分布層1177由隔離或絕緣層(參見圖19)與第三金屬層M3分開。
[0099]現(xiàn)在參見圖17C，示出了包括N-LDMOS和P-LDMOS器件的部分構造的半導體器件的簡化三維圖，其示出了用于重分布層1177的柱(例如銅柱，其中之一指示為1178)的幾何結構。銅柱1178提供在重分布層1177和傳導圖案化引線框架之間的電接觸。
[0100]現(xiàn)在參見圖17D，示出了包括N-LDMOS和P-LDMOS器件的部分構造的半導體器件的簡化三維圖，其示出了傳導圖案化引線框架1179的幾何結構。傳導圖案化引線框架1179顯示為在重分布層1177之上的圖案化并且通過銅柱1178 (參見圖17C)電耦合至重分布層1177。
[0101]現(xiàn)在參見圖18，示出了包括N-LDMOS和P-LDMOS器件的封裝半導體器件(具有諸如環(huán)氧樹脂之類的包封劑)的實施例的三維外視圖。引線框架1179的一部分(參見圖17D)露出以用作半導體器件的外部接觸。外部N-LDM0S/P-LDM0S器件漏極接觸1194位于外部N-LDMOS器件源極接觸1195和外部P-LDMOS器件源極接觸1196之間，并且外部柵極驅動器和邏輯電路接觸元件(其中之一指示為1197)位于半導體器件的外圍周圍。實施例中國可運用的封裝材料是諸如環(huán)氧樹脂之類的包封劑，但是在本發(fā)明的廣義范圍內構思了其它封裝材料(包括具有增強熱特性的封裝材料)。半導體器件的外部電接觸表面可以涂覆有銅閃速/種子(flash/seed)層，并且然后使用銅電鍍，以形成容易焊接的金屬表面。外部表面也可以使用薄層的金或其它惰性金屬或合金電鍍，以提供用于焊接或其它附接工藝的進一步水平的鈍化。如關于圖4示出和描述的那樣，圖18的封裝半導體器件可以置于印刷電路板上鄰近解耦合器件，以提供上述優(yōu)勢。
[0102]現(xiàn)在參見圖19，示出了包括N-LDMOS和/或P-LDMOS器件的半導體器件的實施例的正視圖。在包括位于輕摻雜襯底1905之上的阱1910而摻雜源極區(qū)域“s”和漏極區(qū)域“d”位于其中的半導體裸片中形成N-LDMOS和/或P-LDMOS器件。第一、第二和第三金屬層Ml、M2, M3由氮氧化硅層(總體指示為1915)分開并且彼此隔離，并且位于摻雜源極區(qū)域“s”和摻雜漏極區(qū)域“d”之上并且與其電接觸。過孔(其中之一指示為1920)提供在第一和第二金屬層Ml、M2之上的金屬化之間的電接觸。過孔(其中之一指示為1925)提供在第二和第三金屬層M2、M3之上的金屬化之間的電接觸。在第一聚酰亞胺層1935中形成銅過孔(其中之一指示為1930)以提供在第三金屬層M3和形成于聚酰亞胺層1935之上的第一銅重分布層1940之間的電接觸。在第二聚酰亞胺層1950中形成銅柱(其中之一指示為1945)以提供在銅重分布層1940和在第二聚酰亞胺層1950之上形成的銅引線框架1955之間的電接觸。應該理解，用于相應層的具體材料僅是示例，并且可以運用具有相似屬性的其它材料以
-M-*.、/.犾碰。
[0103]因此，如上面參考所附附圖示出和描述的那樣，簡介了半導體器件及其形成方法。在一個實施例中，半導體器件包括:半導體裸片，形成有多個LDMOS單元；金屬層(例如形成重分布層的多個銅層)，電耦合至多個LDMOS單元；以及柵極驅動器(例如包括形成為MOS器件的驅動器開關的柵極驅動器之一)，沿半導體裸片的外圍定位，并且通過金屬層電耦合至多個LDMOS單元的柵極。運用金屬層以將柵極驅動器中的一些耦合至柵極驅動偏置電壓以及控制和監(jiān)視信號。半導體器件也包括:多個金屬柱，在金屬層之上分布并且與其電耦合；以及傳導圖案化引線框架，電耦合至多個金屬柱。半導體器件由包封劑封裝，其中露出傳導圖案化引線框架的一些部分以用作半導體器件的外部接觸。外部接觸中的一些通過在印刷電路板的相對表面上的過孔耦合至多個解耦合器件。外部接觸中的一些耦合至柵極驅動器，并且外部接觸中的一些通過金屬層耦合至多個LDMOS單元的漏極或源極。
[0104]現(xiàn)在參見圖20，示出了在半導體器件中體現(xiàn)的N-LDMOS器件或其一些部分的截面圖。雖然關于圖20簡介了 N-LDMOS器件的一些層，但是將關于圖21以及后續(xù)圖描述用于構造層的工藝的更具體說明。在包括P摻雜半導體襯底(也稱為“襯底”)2005的半導體裸片中形成N-LDMOS器件，并且在其表面上，可以生長可選的外延層(例如未示出的輕摻雜P型外延層)。雖然在示出的實施例中，襯底2005是P型襯底，但是本領域技術人員可以理解，襯底2005可以是N型襯底而不偏離本發(fā)明的范圍。
[0105]N-LDMOS器件由多個N-LDMOS單元(諸如圖20中所示的N-LDMOS單元2001)形成。N-LDMOS器件包括P型阱2015和在P型阱2015之上形成的重摻雜P型區(qū)域2090。重摻雜N型區(qū)域2060、2080形成于重摻雜P型區(qū)域2090的任一側上或者上方。重摻雜N型區(qū)域2060形成有比重摻雜N型區(qū)域2080低的摻雜濃度，尤其是在遠離重摻雜N型區(qū)域2080的橫向方向上。重摻雜N型區(qū)域2060、2080通過形成于其之上的硅化物層2115提供歐姆結。硅化物層2115在重摻雜N型區(qū)域2060、2080和第一金屬(例如鋁)層Ml之間提供重傳導結以最終提供用于N-LDMOS器件的源極接觸(指定為“接合源極(接觸)”)。位于重摻雜P型區(qū)域2090之上的重摻雜N型區(qū)域2080是薄的(例如約10至I 00人)，使得由此在重摻雜N型區(qū)域2080和重摻雜P型區(qū)域2090之間形成的所得P-N結將是在兩個方向上高傳導的歐姆結。因此，形成于其之間的P-N結將不可作為二極管操作，硅化物層2115在重摻雜N型區(qū)域2080和第一金屬層Ml之間提供重傳導結以最終提供用于N-LDMOS器件的漏極接觸(指定為“接合漏極(接觸)”)。用于源極和漏極的第一金屬層Ml由絕緣層(諸如非晶態(tài)氮氧化硅(“Six0yNz”))層 2120 分離。
[0106]P型區(qū)域2055在P型阱2015內與重摻雜N型區(qū)域2060和重摻雜P型區(qū)域2090相鄰形成。溝道區(qū)域2003在重摻雜N型區(qū)域2060和輕摻雜N型區(qū)域2070之間形成于柵極之下。P型區(qū)域2055通過在柵極之下以偏離豎直方向一定角度的離子注入形成于P型阱2015中，該柵極將形成于溝道區(qū)域2003上方并且用來控制N-LDMOS器件的閾值電壓。
[0107]柵極形成有柵極多晶娃層2025,在柵極多晶娃層2025附近具有下層和上層柵極氧化物層2020、2030和側壁間隔物(其中之一被指定為2040)。溝道區(qū)域2003上方的柵極多晶硅層2025控制其中的傳導性水平。下層柵極氧化物層2020在柵極多晶硅層2025與P型阱2015和P型區(qū)域2055之間形成隔離層。在柵極多晶硅層2025之上去除上層柵極氧化物層2030的一部分并且在其之上形成硅化物層2115以減小柵極電阻。
[0108]因此，柵極多晶硅層2025 (具有硅化物層2115)跨N-LDMOS器件的許多N-LDMOS單元形成柵極多晶硅帶1150并且耦合至第一金屬層Ml中的柵極金屬帶1130(參見例如圖11)。柵極金屬帶1130被路由至位于半導體器件的外圍處的多個柵極驅動器(參見例如圖16)。去往N-LDMOS單元的柵極的基本上時間對準的切換信號由此通過將第一金屬層Ml中的柵極金屬帶1130耦合至多個柵極驅動器來啟動，該第一金屬層Ml中的柵極金屬帶1130具有基本上比柵極多晶硅帶1150更大的電傳導性。
[0109]鑒于在柵極與源極和漏極之間產生的大有效電容，向單獨N-LDMOS單元的多個柵極提供時間對準的切換信號是重要的設計考慮，該大有效電容要求大柵極驅動電流來實現(xiàn)快速切換轉換。未能產生去往單獨N-LDMOS單元的柵極的時間對準的柵極驅動信號可以使得一些N-LDMOS單元在其它N-LDMOS單元之前接通，這迫使在前切換的單元在時間未對準的切換轉換期間傳導高電流脈沖。時間未對準的高電流脈沖使N-LDMOS單元面臨器件失效。
[0110]所示結構也使得N-LDMOS和P-LDMOS器件能夠在公共半導體裸片中形成有基本上相同結構，并且使得每個LDMOS類型能夠與去往外部電路的低電感、高電流路徑耦合。每個LDMOS形成有單個大的源極接觸，并且兩個LDMOS形成有單個大的并且共享的漏極接觸(參見例如圖17)，這可以簡化電路板布局以及去往外部電路的附接問題。大的源極和漏極接觸容易用與大的源極和漏極接觸基本上相同覆蓋面積(footprint)的銅重分布層覆蓋(參見例如圖17B)，并且最終用引線框架(參見例如圖17D)覆蓋，這提供傳導性的進一步改進以及將封裝半導體器件(參見例如圖18)耦合至外部電路。源極接觸和共享的漏極接觸接觸基本上覆蓋N-LDMOS和P-LDMOS器件的整個有源區(qū)域，很小的裸片區(qū)域被并不覆蓋有源切換區(qū)域的高電流接觸浪費。
[0111]關于N-LDMOS單元2001，源極(或者源極區(qū)域)在至少重摻雜N型區(qū)域2060中被體現(xiàn)，并且漏極(或者漏極區(qū)域)在輕摻雜N型區(qū)域2070 (例如輕摻雜漏極(“LDD”)區(qū)域)以及相鄰的與溝道區(qū)域2003相對的重摻雜N型區(qū)域2080中被體現(xiàn)。柵極利用這里所引入的層居于溝道區(qū)域2003上方。LDD區(qū)域相對于常規(guī)設計提供用于N-LDMOS器件的更高擊穿電壓。這些區(qū)域以“重摻雜源極區(qū)域”、“柵極”、“輕摻雜漏極區(qū)域”和“重摻雜漏極區(qū)域”的順序形成。在參照圖88所描述的P-LDMOS器件以及下列P-LDMOS器件中采用相似結構。[0112]現(xiàn)在轉到圖21至87，圖示形成在半導體器件中體現(xiàn)的N-LDMOS器件或者其部分的實施例的截面圖。開始為圖21，N-LDMOS器件形成于包括P摻雜半導體襯底(也被稱作“襯底”)2005的半導體裸片中，并且在其表面上可以生長可選外延層(例如輕摻雜P型外延層，未示出)。襯底2005優(yōu)選在約I.IO14和I.IO16原子/cm3之間(例如利用硼)輕摻雜?？赡懿恍枰谝r底2005上生長的選擇外延層，特別是如果襯底2005是輕摻雜P型襯底。盡管在所示實施例中，襯底2005是P型襯底，本領域技術人員理解襯底2005可以是N型襯底而未背離本發(fā)明的范圍。
[0113]襯底2005形成有隔離區(qū)域(例如淺溝槽隔離區(qū)域2010)。淺溝槽隔離區(qū)域2010也可以形成于襯底內或者形成于在其上生長的外延層內，以在實施于襯底上或者外延層上的器件之間提供電介質隔離。淺溝槽隔離區(qū)域2010通過用光刻膠涂敷、圖案化和蝕刻襯底2005來限定其中的相應區(qū)域。示例光刻膠是AZ電子材料光刻膠。隨后利用電介質(諸如二氧化硅、氮化硅其組合或者其它合適的電介質材料)蝕刻和回填淺溝槽隔離區(qū)域2010。隨后通過研磨工藝(諸如化學機械平坦化(“CMP”)研磨工藝)平坦化襯底2005的外延層和淺溝槽隔離區(qū)域2010來平坦化器件，而限制對裸片的表面損壞。利用電介質的掩蔽、蝕刻、回填步驟以及研磨步驟在本領域中是眾所周知的，并且在下文中將不再具體描述。
[0114]淺溝槽隔離區(qū)域2010將P型襯底2005劃分成電介質分離區(qū)域以在所示實施例中容納多個N-LDMOS和P-LDMOS器件以及在位于其上的控制電路中體現(xiàn)的作為低壓器件操作的柵極驅動器和其它PMOS和NMOS器件。低壓器件例如在功率變換器的控制器內(例如在可以在半導體器件的襯底上形成的控制和信號處理器件內)可操作。此外，P型襯底2005可以容納例如在功率傳動裝置以及功率變換器的驅動器(即功率開關和驅動器開關)中作為較高壓器件操作的N-LDMOS和P-LDMOS器件。
[0115]現(xiàn)在轉到圖22，通過涂敷和圖案化光刻膠掩膜(未示出)、隨后通過蝕刻光刻膠掩膜以限定由P型阱2015占據(jù)的區(qū)域來形成P型阱2015。通過對適當P型摻雜劑種類(諸如硼)的離子注入工藝(例如以約100至300千電子伏(“keV”)的受控能量)形成P型阱2015，并且致使摻雜濃度分布優(yōu)選在約I.IO17至2.IO19原子/cm3的范圍內。
[0116]現(xiàn)在轉到圖23，柵極氧化物層2020 (絕緣層)形成于半導體器件的表面之上，厚度符合柵極的期望操作電壓。柵極氧化物層2020通常為例如通過將在其上正在形成硅器件的晶片放置在爐中并且使晶片的暴露表面與氧或者其它合適材料在500至900°C反應10至100分鐘(以便產生高k(介電常數(shù))堆疊)而形成的二氧化硅，對于采用約0.25微米(“ μ m”)
特征尺寸并且操作于低柵極電壓(例如2.5伏)的器件而言具有約30至50埃(“A )的厚度。假設將N-LDMOS和P-LDMOS器件的柵極到源極電壓限制限制到(例如約2.5伏的)電壓，那么柵極氧化物層2020可以形成有以上提出的柵極電介質層厚度。優(yōu)選地，柵極氧化物層2020被構造為具有均勻厚度以提供近似2.5伏的對于器件額定的柵極到源極電壓，其使器件的正向傳導屬性完全或者接近完全飽和。當然，用于器件的前述柵極電壓范圍僅出于示例目的而提供，并且在本發(fā)明的寬范圍內可以預期其它電壓范圍。
[0117]現(xiàn)在轉到圖24，柵極多晶硅層2025沉積于柵極氧化物層2020之上并且在后續(xù)處理步驟中使用具有在約I.1019至5.102°的范圍內的摻雜濃度的適當摻雜種類(諸如砷)進行N型(或者P型)摻雜以獲得合適水平的傳導性。柵極多晶硅層2025在爐中以提高的溫度(例如在800至1000攝氏度(“°C”)進行2至60分鐘)進行退火以適當擴散并且激活摻雜劑。柵極多晶硅層2025可以具有可以范圍從約100至500納米的厚度范圍，但是也可以根據(jù)應用甚至更小或者更大。
[0118]現(xiàn)在轉到圖25，通過將在其上正在形成硅器件的晶片放置在爐中并且使柵極多晶硅層2025的暴露表面與氧在提升的溫度(例如在500至900°C進行I至60分鐘)反應而在柵極多晶硅層2025的上表面之上形成上層柵極氧化物層2030 (絕緣層)。上層柵極氧化物
層2030可以形成有約50至500人的厚度。
[0119]現(xiàn)在轉到圖26，圖案化并且蝕刻柵極氧化物層2020、柵極多晶硅層2025和上層柵極氧化物層2030以因此限定并且形成水平尺度。利用蝕刻采用光刻膠掩膜來限定柵極多晶硅層2025以及柵極氧化物層2020和上層柵極氧化物層2030的橫向尺度。在以下圖中僅利用用于柵極多晶硅層2025和柵極氧化物層2020、2030的參考標號指定柵極之一。示例光刻膠是AZ電子材料光刻膠。圖案化和蝕刻以限定并且形成柵極多晶硅層2025以及柵極氧化物層2020、2030的水平尺度的步驟在本領域中是眾所周知的，并且在下文中將不再進一步詳述。在備選實施例中，柵極多晶硅層2025可以包括并且另外可以形成有寬范圍的材料，包括各種材料、其它摻雜半導體或者其它傳導材料。注意到可以在相同處理步驟中掩蔽和蝕刻柵極多晶硅層2025和柵極氧化物層2020、2030的水平尺度以及用于形成于相同硅上的N-LDMOS和P-LDMOS器件二者的多個其它結構。
[0120]現(xiàn)在轉到圖27，已經在半導體器件之上沉積上層氮化硅(Si3N4)層2035。在半導體器件之上沉積上層氮化硅層2035在本領域中是眾所周知的，并且在下文中將不再進一步詳述。
[0121]現(xiàn)在轉到圖28，除了氮化硅層2035的與由柵極多晶硅層2025以及下層和上層氧化物層2020、2030形成的側壁相鄰的豎直厚部分之外幾乎在任何地方回蝕上層氮化硅層2035。以這一方式，在自對準工藝中，從與柵極多晶硅層2025以及下層和上層氧化物層2020、2030相鄰的氮化硅層2035形成側壁間隔物(其中之一指定為2040)，而無需掩蔽和蝕刻光刻膠。
[0122]現(xiàn)在轉到圖29，已經涂敷、圖案化和蝕刻光刻膠2045以限定用于N-LDMOS器件的源極區(qū)域，從而使得P型離子(諸如硼離子)在后續(xù)處理步驟中能夠被注入到半導體器件的選擇的區(qū)域中。蝕刻光刻膠以暴露一半柵極寬度，其約為0.2μπι (指定為2050)以在圖案化和蝕刻光刻膠時適應公差問題。因此，使用本領域中眾所周知的技術通過光刻膠掩膜控制P型離子注入的橫向位置。涂敷、圖案化和蝕刻光刻膠的步驟在本領域中是眾所周知的，并且在下文中將不再進一步詳述。
[0123]現(xiàn)在轉到圖30，已經(例如以約20至IOOkeV的受控能量約5.IO17至I.IO19原子/cm3)注入P型離子以形成P型區(qū)域2055。P型區(qū)域2055利用合適的原子種類(諸如硼)進行離子注入以實現(xiàn)用于正在形成的N-LDMOS器件的可用柵極閾值電壓。
[0124]現(xiàn)在轉到圖31，已經注入N型離子(例如砷)以形成重摻雜N型區(qū)域2060。重摻雜N型區(qū)域2060 (例如以約5至50keV的受控能量)利用優(yōu)選在5.IO18至I.IO20原子/cm3的范圍內的摻雜濃度分布進行注入以實現(xiàn)用于正在形成的N-LDMOS器件的低源極電阻。如圖32中所示在剝離光刻膠2045之后，(例如在爐中以700至1000°C進行I至60分鐘)對半導體器件進行退火以將P型區(qū)域2055和重摻雜N型區(qū)域2060轉變成有源襯底位置。
[0125]現(xiàn)在轉到圖33，涂敷、圖案化和蝕刻光刻膠2065，使得在后續(xù)處理步驟可以在由柵極多晶硅層2025以及下層和上層氧化物層2020、2030形成的柵極之間的區(qū)域中選擇性地注入N型離子。如圖34中所示，在柵極之間注入N型離子(例如砷離子)以形成輕摻雜N型區(qū)域2070。在一個實施例中，輕摻雜N型區(qū)域2070的離子濃度優(yōu)選在I.IO17至I.IO19原子/cm3的范圍內，并且以10至200keV的受控能量進行注入。
[0126]如圖35中所示，在剝離光刻膠2065之后，在爐中對半導體器件進行退火以將輕摻雜N型區(qū)域2070轉變成有源襯底位置(例如在700至1000°C的溫度進行1_60分鐘)?，F(xiàn)在轉到圖36，涂敷、圖案化和蝕刻光刻膠2075，以用于在由柵極多晶硅層2025以及下層和上層氧化物層2020、2030形成的柵極之間的區(qū)域中后續(xù)選擇性注入離子。
[0127]現(xiàn)在轉到圖37，對半導體器件注入重摻雜N型區(qū)域2080。在一個實施例中，例如利用砷將重摻雜N型區(qū)域2080摻雜至在約I.IO19至5.IO20原子/cm3的范圍內的濃度，并且以10至IOOkeV的受控能量進行注入。同時，用約I.IO19至5.IO20原子/cm3的摻雜濃度利用砷類似地N型摻雜柵極多晶硅層2025，以獲得合適的柵極傳導性水平。如圖38中所示，在剝離光刻膠2075之后，在爐中(例如以700至1000°C的溫度進行I至60分鐘)對半導體器件進行退火以將重摻雜N型區(qū)域2080轉變成有源襯底位置。
[0128]現(xiàn)在轉到圖39，涂敷、圖案化和蝕刻光刻膠2085，用于在N-LDMOS器件的源極和漏極區(qū)域之間在后續(xù)步驟中在選擇的區(qū)域中后續(xù)選擇性注入P型離子。如圖40中所示，利用例如離子注入硼形成重摻雜P型區(qū)域2090。在一個實施例中，重摻雜P型區(qū)域2090被摻雜至約I.IO19至5.IO20原子/cm3的濃度，并且以5至50keV的受控能量進行注入。如圖41中所示，在剝離光刻膠2085之后，在爐中(例如以700至1000°C的溫度進行I至60分鐘)對半導體器件進行退火以將重摻雜P型區(qū)域2090轉變成有源襯底位置。在重摻雜P型區(qū)域2090上方的重摻雜N型區(qū)域2080相對地薄(例如約10至I 00人)。
[0129]現(xiàn)在轉到圖42，在室中利用氧和硅源氣體在半導體器件的襯底上以550至900°C進行30至90分鐘來形成低溫二氧化硅(SiO2)層2095。為了避免硅化物化表面上的N型區(qū)域，沉積低溫二氧化硅層2095，并且隨后涂敷和處理光刻膠以限定具有自對準區(qū)塊(SAB，自對準硅化物/自對準多晶硅化物區(qū)塊)的區(qū)域，其中將形成硅化物。硅化物僅形成于暴露的硅上。在其中硅被SiO2層覆蓋的區(qū)域中，將不形成硅化物層。
[0130]現(xiàn)在轉到圖43，圖案化和蝕刻光刻膠2100以使得硅化物區(qū)域形成于半導體器件的選擇的區(qū)域(示出一半柵極寬度2050用于后續(xù)處理)之上。如圖44所示，在蝕刻低溫二氧化硅層2095之后，留下二氧化硅區(qū)域2105。如圖44中所示，也部分地去除了上層柵極氧化物層2030。如圖45所示，在半導體器件的表面之上涂敷不反應的難熔金屬2110。示例難熔金屬包括鎢、鈦和鈷。利用低溫烘焙(例如以400至550°C的溫度進行I至20分鐘)、隨后進行高溫退火(例如以600至800°C的溫度進行I至20分鐘)在暴露的硅和多晶硅表面
之上形成硅化物(例如優(yōu)選在100-800A的范圍內的厚度)以減小硅化物薄層電阻。
[0131]現(xiàn)在轉到圖46，利用濕法蝕刻對不反應的難熔金屬2110進行蝕刻，從而留下硅化物層2115。硅化物層2115的形成于硅和多晶硅的暴露區(qū)域之上的部分基本上不與濕法蝕刻反應，并且未被濕法蝕刻去除。示例濕法蝕刻是王水，王水是硝酸和鹽酸的混合物。在一個實施例中，覆蓋在柵極多晶硅層2025上面的硅化物層2115電耦合至參照圖11以及下文討論的形成于第一金屬層Ml中的柵極金屬帶1130。[0132]現(xiàn)在轉到圖47，采用等離子體沉積工藝在半導體器件的表面之上沉積非晶態(tài)氮氧化硅(SixOyNz)層2120 (絕緣層)。采用等離子體沉積工藝形成非晶態(tài)氮氧化硅層2120在本領域中是眾所周知的，并且在下文中將不再詳述。如圖48中所示，在氮氧化硅層2120之上沉積光刻膠層2125。圖案化和蝕刻光刻膠層2125以在后續(xù)處理步驟中暴露硅化物層2115的部分。
[0133]現(xiàn)在轉到圖49，利用合適的蝕刻(諸如反應離子蝕刻(RIE))對氮氧化硅層2120進行蝕刻以暴露硅化物層2115的一部分。如圖50中所示，剝離光刻膠層2125的剩余部分。如圖51中所示，隨后在半導體器件的表面之上真空沉積第一金屬(例如鋁)層Ml?，F(xiàn)在轉到圖52，在第一金屬層Ml之上沉積蝕刻停止難熔層2130。在一個實施例中，蝕刻停止難熔層2130是氮化鈦、氮化鈷或者氮化鎢。用于在鋁層之上沉積蝕刻停止難熔層的工藝在本領域中是眾所周知的，并且在下文中將不再詳述。如圖53中所示，在半導體器件之上沉積光刻膠層2135，隨后圖案化和蝕刻光刻膠層2135以覆蓋第一金屬層Ml的將被保留的區(qū)域。隨后，如圖54中所示，利用合適的蝕刻(諸如RIE)去除蝕刻停止難熔層2130的暴露區(qū)域和第一金屬層Ml的暴露區(qū)域。此外，如圖55中所示，剝離光刻膠層2135的剩余部分，由此暴露蝕刻停止難熔層2130和氮氧化硅層2120的剩余部分。
[0134]現(xiàn)在轉到圖56，在半導體器件之上沉積另一氮氧化硅層2140 (絕緣層)，并且通過化學機械平坦化進行平坦化。如圖57中所示，在氮氧化硅層2140之上沉積和圖案化光刻膠層2145，以使得在處理步驟序列中能夠形成用于N-LDMOS的低電阻金屬源極和漏極接觸。隨后，如圖58中所示，向下蝕刻氮氧化硅層2140至蝕刻停止難熔層2130。示例氮氧化硅蝕刻劑裝置在感應耦合等離子體蝕刻裝置中采用六氟乙烷(C2F6)氣體。
[0135]現(xiàn)在轉到圖59，剝離光刻膠層2145。隨后，如圖60所示，在半導體器件的表面之上真空沉積第二金屬(例如鋁)層M2。如圖61所示，在第二金屬層M2之上沉積蝕刻停止難熔層2150。在一個實施例中，蝕刻停止難熔層2130是氮化鈦、氮化鈷或者氮化鎢。如圖62中所示，在蝕刻停止難熔層2150之上之上沉積和圖案化光刻膠層2155以覆蓋第二金屬層M2的將被保留的區(qū)域。隨后，如圖63所示，利用合適的蝕刻(諸如RIE)去除蝕刻停止難熔層2150的暴露區(qū)域和第二金屬層M2的暴露區(qū)域。此外，如圖64中所示，剝離光刻膠層2155的剩余部分，由此暴露蝕刻停止難熔層2150和氮氧化硅層2140的剩余部分。
[0136]現(xiàn)在轉到圖65，在半導體器件之上沉積另一氮氧化硅層2160 (絕緣層)，并且通過化學機械平坦化進行平坦化。如圖66中所示，在氮氧化硅層2160之上沉積和圖案化光刻膠層2165，以覆蓋氮氧化硅層2160的將被保留的區(qū)域。圖67示出在向下蝕刻氮氧化硅層2160至蝕刻停止難熔層2150之后部分完成的半導體器件。隨后，如圖68所示，剝離光刻膠層 2165。
[0137]現(xiàn)在轉到圖69，隨后在半導體器件的表面之上真空沉積第三金屬(例如鋁)層M3。如圖70所示，沉積和圖案化光刻膠層2165以覆蓋第三金屬層M3的將被保留的區(qū)域。隨后，如圖71所示，利用合適的蝕刻(諸如RIE)去除第二金屬層M3的暴露區(qū)域。此外，如圖72所示，剝離光刻膠層2165的剩余部分，由此暴露第三金屬層M3和氮氧化硅層2160的剩余部分。
[0138]現(xiàn)在轉到圖73，在半導體器件之上沉積最終氮氧化硅層2170 (絕緣層)并且通過化學機械平坦化進行平坦化。如圖74中所示，在氮氧化硅層2170之上沉積和圖案化光刻膠層2175以覆蓋將被保留的區(qū)域。隨后，如圖75中所示，利用合適的蝕刻(諸如RIE)去除氮氧化硅層2170的暴漏區(qū)域，由此暴露第三金屬層M3的剩余部分。此外，如圖76中所示，剝離光刻膠層2175的剩余部分，由此暴露氮氧化硅層2170的剩余部分。
[0139]現(xiàn)在轉到圖77，在半導體器件之上沉積聚酰亞胺涂層2180 (絕緣層)。如圖78中所示，在聚酰亞胺涂層2180之上沉積和圖案化光刻膠層2185以覆蓋第三金屬層M3的在N-LDMOS器件的漏極之上的區(qū)域。隨后，如圖79中所示，利用合適的蝕刻去除聚酰亞胺涂層2180的暴露區(qū)域，由此暴露第三金屬層M3的在N-LDMOS器件的源極上方的剩余部分。此夕卜，剝離光刻膠層2185的剩余部分，由此暴露聚酰亞胺涂層2180的剩余部分。
[0140]現(xiàn)在轉到圖80，在半導體器件之上沉積難熔阻擋層2190(例如氮化鈦、氮化鉭或者氮化鈷)。如圖81中所示，隨后在難熔阻擋層2190之上沉積薄金屬(例如銅)種子層2195。如圖82所示，隨后電鍍銅種子層2195以形成電鍍的銅層2200。隨后，如圖83所示，在銅層2200之上沉積另一聚酰亞胺涂層2205 (絕緣層)。
[0141]現(xiàn)在轉到圖84，隨后在聚酰亞胺涂層2205之上沉積和圖案化光刻膠層2210。蝕刻光刻膠層2210并且蝕刻下層聚酰亞胺涂層2205以暴露在N-LDMOS器件的源極之上的下層銅層2200。隨后，在半導體器件之上沉積另一薄金屬(例如銅)種子層2215。沉積銅種子層2215是可選步驟，以產生用于后續(xù)電沉積金屬(例如銅)柱的新鮮表面。隨后，如圖86中所示，從半導體器件去掉光刻膠層2210以及銅種子層2215的覆蓋在光刻膠層2210上面的部分。
[0142]現(xiàn)在轉到圖87，采用酸溶液通過電鍍工藝形成金屬(例如銅)柱2220。銅柱2220用作去往傳導圖案化引線框架的低電阻源極接觸，完成的半導體器件的端子可焊接地附接該圖案化引線框架的跡線，如在上文中參照圖4所示和描述的那樣?？梢愿鶕?jù)上文描述的用于構建源極接觸的步驟采用對應的步驟來形成用于N-LDMOS器件的低電阻漏極接觸。此夕卜，可以選擇性地在銅柱2200和放置于其上的圖案化引線框架2230之間沉積包封劑(例如環(huán)氧樹脂)2225，以創(chuàng)建用于封裝的半導體器件的外部接觸(例如參見圖18)。
[0143]轉到圖88，示出在半導體器件中體現(xiàn)的P-LDMOS器件或者其部分的實施例的截面圖。雖然將參照圖88介紹P-LDMOS的一些層，但是將參照圖89描述這些層的更具體解釋。此外，由于構造包括P-LDMOS器件的半導體器件的許多處理步驟與構造上文提到的包括N-LDMOS器件的半導體器件的處理步驟類似，所以以下討論將限于形成P-LDMOS器件的層。
[0144]P-LDMOS器件形成于包括P摻雜半導體襯底(也被稱作襯底)8005的半導體裸片中以及其表面上，可以生長可選外延層(例如輕摻雜P型外延層，未示出)。盡管在所示實施例中襯底8005是P型襯底，但是本領域技術人員將理解襯底8006可以是N型襯底而未背離本發(fā)明的范圍。
[0145]P-LDMOS由多個P-LDMOS單元形成，諸如圖88中所示的P-LDMOS單元8001。P-LDMOS器件包括在其上形成有N型阱8017的輕摻雜N型阱8015。在N型阱8017內是形成于其中的重摻雜N型區(qū)域8090。重摻雜P型區(qū)域8060、8080形成于重摻雜N型區(qū)域8090的任一側上或者上方。重摻雜P型區(qū)域8060形成有重摻雜P型區(qū)域8080低的摻雜濃度，尤其是在遠離重摻雜P型區(qū)域8080的橫向方向上。重摻雜P型區(qū)域8060、8080通過形成于其之上的硅化物層8115提供歐姆結。硅化物層8115在重摻雜P型區(qū)域8060、8080和第一金屬(例如鋁)層Ml之間提供重傳導結以最終提供用于P-LDMOS器件的源極接觸(指定為“接合源極(接觸)”)。位于重摻雜N型區(qū)域8090之上的重摻雜P型區(qū)域8080是薄的(例如約10至I 00人)，使得由此在重摻雜P型區(qū)域8080和重摻雜N型區(qū)域8090之間形成的所得P-N結將是在兩個方向上高傳導的歐姆結。因此，形成于其之間的P-N結將不可作為二極管操作，硅化物層8115在重摻雜P型區(qū)域8080和第一金屬層Ml之間提供重傳導結以最終提供用于P-LDMOS器件的漏極接觸(指定為“接合漏極(接觸)”)。用于源極和漏極的第一金屬層Ml由絕緣層(諸如非晶態(tài)氮氧化硅(“Six0yNz”))層8120分離。
[0146]N型區(qū)域8055在N型阱8017內與重摻雜P型區(qū)域2060和重摻雜N型區(qū)域8090相鄰形成。溝道區(qū)域8003在重摻雜P型區(qū)域8060和輕摻雜P型區(qū)域8070之間形成于柵極之下。N型區(qū)域8055通過在柵極之下以偏離豎直方向的一定角度離子注入形成于N型阱8017中，該柵極將形成于溝道區(qū)域8003上方并且用來控制P-LDMOS器件的閾值電壓。
[0147]柵極形成有柵極多晶娃層8025,在柵極多晶娃層8025附近具有下層和上層柵極氧化物層8020、8030和側壁間隔物(其中之一被指定為8040)。溝道區(qū)域8003上方的柵極多晶硅層8025控制其中的傳導性水平。下層柵極氧化物層8020在柵極多晶硅層8025與N型阱8017和N型區(qū)域8055之間形成隔離層。在柵極多晶硅層8025之上去除上層柵極氧化物層8030的一部分，并且在其之上形成硅化物層8115以減小柵極電阻。
[0148]因此，柵極多晶硅層8025 (具有硅化物層8115)跨P-LDMOS器件的許多P-LDMOS單元形成柵極多晶硅帶并且耦合至第一金屬層Ml中的柵極金屬帶1131 (參見例如圖16)。柵極金屬帶1131被路由至位于半導體器件的外圍處的多個柵極驅動器(參見例如圖16)。去往P-LDMOS單元的柵極的基本上時間對準的切換信號由此通過將第一金屬層Ml中的柵極金屬帶1131耦合至多個柵極驅動器來啟動，該第一金屬層Ml中的柵極金屬帶1131具有基本上比柵極多晶硅帶更大的電傳導性。
[0149]鑒于在柵極與源極和漏極之間產生的大有效電容，向單獨P-LDMOS單元的多個柵極提供時間對準的切換信號是重要的設計考慮，該大有效電容要求大柵極驅動電流來實現(xiàn)快速切換轉換。未能產生去往單獨P-LDMOS單元的柵極的時間對準的柵極驅動信號可以使得一些P-LDMOS單元在其它P-LDMOS單元之前接通，這迫使在前切換的單元在時間未對準的切換轉換期間傳導高電流脈沖。時間未對準的高電流脈沖使P-LDMOS單元面臨器件失效。
[0150]所示結構也使得N-LDMOS和P-LDMOS器件能夠在公共半導體裸片中形成有基本上相同結構，并且使得每個LDMOS類型能夠與去往外部電路的低電感、高電流路徑耦合。每個LDMOS形成有單個大的源極接觸，并且兩個LDMOS形成有單個大的并且共享的漏極接觸(參見例如圖17)，這可以簡化電路板布局以及去往外部電路的附接問題。大的源極和漏極接觸容易用與大的源極和漏極接觸基本上相同覆蓋面積的銅重分布層覆蓋(參見例如圖17B)，并且最終用引線框架(參見例如圖17D)覆蓋，這提供傳導性的進一步改進以及將封裝半導體器件(參見例如圖18)耦合至外部電路。源極接觸和共享的漏極接觸接觸基本上覆蓋N-LDMOS和P-LDMOS器件的整個有源區(qū)域，很小的裸片區(qū)域被并不覆蓋有源切換區(qū)域的高電流接觸浪費。
[0151]關于P-LDMOS單元8001，源極(或者源極區(qū)域)在至少重摻雜P型區(qū)域8060中被體現(xiàn)，并且漏極(或者漏極區(qū)域)在輕摻雜P型區(qū)域8070 (例如輕摻雜漏極(“LDD”)區(qū)域)以及相鄰的與溝道區(qū)域8003相對的重摻雜P型區(qū)域8080中被體現(xiàn)。柵極利用這里所引入的層居于溝道區(qū)域8003上方。LDD區(qū)域相對于常規(guī)設計提供用于P-LDMOS器件的更高擊穿電壓。這些區(qū)域以“重摻雜源極區(qū)域”、“柵極”、“輕摻雜漏極區(qū)域”和“重摻雜漏極區(qū)域”的順序形成。
[0152]現(xiàn)在轉到圖89，圖示在半導體器件中體現(xiàn)的P-LDMOS器件或者其部分的實施例的截面圖。P-LDMOS器件形成于包括P摻雜半導體襯底(也被稱作襯底)8005的半導體裸片中以及其表面上，可以生長可選外延層(例如輕摻雜P型外延層，未示出)。襯底8005優(yōu)選在約I.IO14和I.IO16原子/cm3之間(例如利用硼)輕摻雜?？赡懿恍枰谝r底8005上生長的選擇外延層，特別是如果襯底8005是輕摻雜P型襯底。盡管在所示實施例中，襯底8005是P型襯底，本領域技術人員理解襯底8005可以是N型襯底而未背離本發(fā)明的范圍。
[0153]襯底8005形成有隔離區(qū)域(例如淺溝槽隔離區(qū)域8010)。淺溝槽隔離區(qū)域8010也可以形成于襯底內或者形成于在其上生長的外延層內以在實施于襯底上或者外延層上的器件之間提供電介質隔離。淺溝槽隔離區(qū)域8010通過用光刻膠涂敷、圖案化和蝕刻襯底8005來限定其中的相應區(qū)域。示例光刻膠是AZ電子材料光刻膠。隨后利用電介質(諸如二氧化硅、氮化硅其組合或者其它合適的電介質材料)蝕刻和回填淺溝槽隔離區(qū)域8010。隨后通過研磨工藝(諸如化學機械平坦化(“CMP”)研磨工藝)平坦化襯底8005的外延層和淺溝槽隔離區(qū)域8010來平坦化器件，而限制對裸片的表面損壞。利用電介質的掩蔽、蝕刻、回填步驟以及研磨步驟在本領域中是眾所周知的，并且在下文中將不再具體描述。
[0154]淺溝槽隔離區(qū)域8010將P型襯底8005劃分成電介質分離區(qū)域以在所示實施例中容納多個N-LDMOS和P-LDMOS器件以及在位于其上的控制電路中體現(xiàn)的作為低壓器件操作的柵極驅動器和其它PMOS和NMOS器件。低壓器件例如在功率變換器的控制器內(例如在可以在半導體器件的襯底上形成的控制和信號處理器件內)可操作。此外，P型襯底8005可以容納例如在功率傳動裝置以及功率變換器的驅動器(即功率開關和驅動器開關)中作為高壓器件操作的N-LDMOS和P-LDMOS器件。
[0155]通過涂敷和圖案化光刻膠掩膜(未示出)、隨后通過蝕刻光刻膠掩膜以限定由N型阱8015占據(jù)的區(qū)域來形成N型阱8015。示例光刻膠為AZ電子材料光刻膠。圖案化和蝕刻以限定輕摻雜N型阱8015的步驟在本領域中是眾所周知的，并且在下文中將不再詳述。通過對適當N型摻雜劑種類(諸如砷)的離子注入工藝(例如以約100至300keV的受控能量)形成輕摻雜N型阱8015，并且致使摻雜濃度分布優(yōu)選在約I.IO14至I.IO16原子/cm3的范圍內。
[0156]通過涂敷和圖案化光刻膠掩膜(未示出)、隨后通過蝕刻光刻膠掩膜以限定由N型阱8017占據(jù)的區(qū)域來形成N型阱8017。通過對適當N型摻雜劑種類(諸如磷)的離子注入工藝(例如以約100至300keV的受控能量)形成N型阱8017，并且致使摻雜濃度分布優(yōu)選在約I.IO17至2.IO19原子/cm3的范圍內。
[0157]柵極形成于柵極氧化物層8020(絕緣層)上方，柵極氧化物層8020形成于半導體器件的表面之上，厚度符合柵極的期望操作電壓。柵極氧化物層8020通常為例如通過將在其上正在形成硅器件的晶片放置在爐中并且使晶片的暴露表面與氧或者其它合適材料在500至900°C反應10至100分鐘(以便產生高k (介電常數(shù))堆疊)而形成的二氧化硅，對于采用約0.25微米(“ μ m”)特征尺寸并且操作于低柵極電壓(例如2.5伏)的器件而言具有約30至50埃(“人)的厚度。假設將N-LDMOS和P-LDMOS器件的柵極到源極電壓限制到(例如約2.5伏的)電壓，那么柵極氧化物層8020可以形成有以上提出的柵極電介質層厚度。優(yōu)選地，柵極氧化物層8020被構造為具有均勻厚度以提供近似2.5伏的對于器件額定的柵極到源極電壓，其使器件的正向傳導屬性完全或者接近完全飽和。當然，用于器件的前述柵極電壓范圍僅出于示例目的而提供，并且在本發(fā)明的寬范圍內可以預期其它電壓范圍。
[0158]柵極包括柵極多晶娃層8025,柵極多晶娃層8025沉積于柵極氧化物層8020的表面上并且在后續(xù)處理步驟中使用具有在約I.IO19至5.IO20的范圍內的摻雜濃度的適當摻雜種類(諸如砷)進行N型(或者P型)摻雜以獲得合適水平的傳導性。柵極多晶硅層8025在爐中以提高的溫度(例如在800至1000攝氏度(“°C”)進行2至60分鐘)進行退火以適當擴散并且激活摻雜劑。柵極多晶硅層8025可以具有可以范圍從約100至500納米的厚度范圍，但是也可以根據(jù)引用甚至更小或者更大。
[0159]柵極形成有上層柵極氧化物層8030 (絕緣層)，通過將在其上正在形成硅器件的晶片放置在爐中并且使柵極多晶硅層8025的暴露表面與氧在提升的溫度(例如在500至900°C進行I至60分鐘)反應而在柵極多晶硅層8025的上表面之上形成該上層柵極氧化物層8030。上層柵極氧化物層8030可以形成有約50至500 A的厚度。
[0160]圖案化并且蝕刻柵極氧化物層8020、柵極多晶硅層8025和上層柵極氧化物層8030以因此限定并且形成水平尺度。利用蝕刻采用光刻膠掩膜來限定柵極多晶硅層8025以及柵極氧化物層8020和上層柵極氧化物層8030的橫向尺度。在圖89中僅利用用于柵極多晶娃層8025和柵極氧化物層8020、8030的參考標號指定柵極之一。不例光刻膠是AZ電子材料光刻膠。圖案化和蝕刻以限定并且形成柵極多晶硅層8025以及柵極氧化物層8020、8030的水平尺度的步驟在本領域中是眾所周知的，并且在下文中將不再進一步詳述。在備選實施例中，柵極多晶硅層8025可以包括并且另外可以形成有寬范圍的材料，包括各種材料、其它摻雜半導體或者其它傳導材料。注意到可以在相同處理步驟中掩蔽和蝕刻柵極多晶硅層8025和柵極氧化物層8020、8030的水平尺度以及用于形成于相同硅上的N-LDMOS和P-LDMOS器件二者的多個其它結構。此外，在自對準工藝中從絕緣層(諸如與柵極多晶硅層8025以及下層和上層氧化物層8020、8030相鄰的氮化硅)形成側壁間隔物(其中之一指定為8040)，而無需掩蔽和蝕刻光刻膠。應當注意從柵極多晶硅層8025上方去除上層柵極氧化物層8030的一部分(約一半柵極寬度，其約為0.2 μ m)。
[0161]在N型阱8017內是利用例如砷的離子注入形成的重摻雜N型區(qū)域8090。在一個實施例中，重摻雜N型區(qū)域8090被摻雜至約I.IO19至5.IO20原子/cm3的濃度，并且以5至50keV的受控能量進行注入。在重摻雜N型區(qū)域8090附近是N型區(qū)域8055，N型區(qū)域8055用合適的原子種類(諸如磷)進行離子注入以實現(xiàn)用于正在形成的P-LDMOS的可用的柵極閾值電壓。N型區(qū)域8055具有在約5.IO17至I.IO19原子/cm3的范圍內的摻雜濃度分布，并且以約20至IOOkeV的受控能量進行注入。在N型區(qū)域8055上方是P型離子(例如硼)的重摻雜P型區(qū)域8060。重摻雜P型區(qū)域8060利用優(yōu)選在5.IO18至I.102°原子/cm3的范圍內的摻雜濃度分布進行注入(例如以約5至50keV的受控能量)，以實現(xiàn)用于正在形成的P-LDMOS的低源極電阻。
[0162]在重摻雜N型區(qū)域8090上方(并且在輕摻雜N型阱8015內的其它位置內)是重摻雜P型區(qū)域8080，重摻雜P型區(qū)域8080例如用硼摻雜至約I.IO19至5.IO20原子/cm3的濃度，并且以10至IOOkeV的受控能量進行注入。在重摻雜N型區(qū)域8090上方的重摻雜P
型區(qū)域8080相對地薄(例如約10至I 00 A )。同樣，以在約I.1019至5 -1O20原子/cm3的
范圍內的摻雜濃度類似地P型摻雜柵極多晶硅層8025以獲得合適的柵極傳導性水平。在重摻雜P型區(qū)域8080上方(位于輕摻雜N型阱8015內)是輕摻雜P型區(qū)域8070，輕摻雜P型區(qū)域8070例如利用硼摻雜至在I.IO17至I.IO19原子/cm3的范圍內的濃度，并且以10至200keV的受控能量進行注入。
[0163]在柵極的部分和輕摻雜P型區(qū)域8070之上是二氧化硅區(qū)域8015(絕緣區(qū)域)。硅化物僅形成于暴露的硅上。在其中硅被二氧化硅區(qū)域8105覆蓋的區(qū)域中，將不形成硅化物層。硅化物層8115隨后形成于硅和多晶硅的暴露區(qū)域之上，基本上不與濕法蝕刻反應，并且未被濕法蝕刻去除。示例濕法蝕刻是王水，王水是硝酸和鹽酸的混合物。在一個實施例中，覆蓋在柵極多晶娃層8025上面的娃化物層8115電稱合至形成于第一金屬層Ml (參見
圖16)中的柵極金屬帶1131。硅化物層8115可以用具有優(yōu)選在丨00-800人的范圍內的厚
度的難熔金屬(諸如鎢、鈦和鈷)形成。
[0164]在柵極和二氧化硅區(qū)域8105之上沉積和圖案化非晶態(tài)氮氧化硅(“Six0yNz”)層8120 (絕緣層)。第一金屬(例如鋁)層Ml (例如經由真空沉積)位于氮氧化硅區(qū)域8120之間向下至在用于源極和漏極接觸的區(qū)域中硅化物層8115的部分。蝕刻停止難熔層8130沉積于第一金屬層Ml之上。在一個實施例中，蝕刻停止難熔層8130是氮化鈦、氮化鈷或者氮化鎢。在氮氧化硅層8120之上沉積并且圖案化另一氮氧化硅層8140(絕緣層)。氮氧化硅層8120、8140使得在處理步驟序列中能夠形成用于P-LDMOS的低電阻、金屬源極和漏極接觸。第二金屬(例如鋁)層M2 (例如經由真空沉積)位于氮氧化硅區(qū)域8140之間向下至在用于源極和漏極接觸的區(qū)域中在第一金屬層Ml之上的蝕刻停止難熔層8130。蝕刻停止難熔層8150沉積于第二金屬層M2之上。在一個實施例中，蝕刻停止難熔層8150是氮化鈦、氮化鈷或者氮化鎢。
[0165]在氮氧化硅層8140之上沉積和圖案化另一氮氧化硅層8160 (絕緣層)。氮氧化硅層8120、8140、8160使得在處理步驟序列中能夠形成用于P-LDMOS的低電阻、金屬源極和漏極接觸。第三金屬(例如鋁)層M3 (例如經由真空沉積)位于氮氧化硅區(qū)域8160之間向下至在用于源極和漏極接觸的區(qū)域中在第二金屬層M2之上的蝕刻停止難熔層8150。在氮氧化硅層8160之上沉積和圖案化最終氮氧化硅層8170 (絕緣層)。氮氧化硅層8120、8140、8160,8170使得在處理步驟序列中能夠形成用于P-LDMOS的低電阻、金屬源極和漏極接觸。在氮氧化硅層8170和第三金屬層M3之上沉積和圖案化聚酰亞胺涂層8180 (絕緣層)。在半導體器件之上沉積難熔阻擋層8190 (例如氮化鈦、氮化鉭或者氮化鈷)。
[0166]隨后在難熔阻擋層8190之上沉積薄金屬(例如銅)種子層，隨后電鍍難熔阻擋層8190以形成電鍍的銅層8200。在由聚酰亞胺涂層8180限定的區(qū)域中在銅層8200上方沉積另一聚酰亞胺涂層8205 (絕緣層)。在P-LDMOS器件的源極的區(qū)域中的另一聚酰亞胺圖層8215之間在電鍍的銅層8200上方沉積和圖案化另一薄金屬(例如銅)種子層8215。沉積銅種子層8215是可選步驟，以產生用于后續(xù)電沉積金屬(例如銅)柱的新鮮表面。
[0167]采用酸溶液通過電鍍工藝形成金屬(例如銅)柱8220，金屬柱8220位于銅種子層8215之上。銅柱8220用作去往傳導圖案化引線框架的低電阻源極接觸，完成的半導體器件的端子可焊接地附接該圖案化引線框架的跡線，如在上文中參照圖4所示和所描述的那樣?？梢愿鶕?jù)上文描述的用于構建源極接觸的步驟采用對應的步驟來形成用于P-LDMOS器件的低電阻漏極接觸。此外，可以選擇性地在銅柱8200和放置于其上的圖案化引線框架8230之間沉積包封劑(例如環(huán)氧樹脂)8225，以創(chuàng)建用于封裝的半導體器件的外部接觸(例如參見圖18)。
[0168]在表1中以下列出的步驟示出可以用來在公共裸片中形成N-LDMOS和P-LDMOS器件工藝步驟序列。預期在本發(fā)明的廣泛范圍內可以修改特定工藝步驟序列以在公共裸片中產生N-LDMOS和P-LDMOS器件。
[0169]最左邊列中對步驟和進行編號。在向右下一列中，標識應用于N-LDMOS和P-LDMOS器件二者的工藝步驟。在第三和第四列中，分別標識僅應用于N-LDMOS和P-LDMOS器件的工藝步驟。
[0170]表1:
[0171]
【權利要求】
1.一種裝置，包括: 印刷電路板； 半導體器件，耦合到所述印刷電路板；以及 解耦合器件，耦合到所述印刷電路板并且定位于所述半導體器件之下。
2.根據(jù)權利要求1所述的裝置，其中所述解耦合器件直接定位于所述半導體器件之下。
3.根據(jù)權利要求1所述的裝置，其中所述半導體器件位于所述印刷電路板的表面上，并且所述解耦合器件位于所述印刷電路板的相對表面上，所述半導體器件的外部接觸通過穿過所述印刷電路板的過孔耦合至所述解耦合器件。
4.根據(jù)權利要求1所述的裝置，其中所述半導體器件包括形成所述半導體器件的外部接觸的至少一部分的金屬柱，所述外部接觸通過所述印刷電路板耦合至所述解耦合器件。
5.根據(jù)權利要求1所述的裝置，其中所述半導體器件包括: 半導體裸片，形成有形成橫向擴散金屬氧化物半導體(LDMOS)器件的多個LDMOS單元； 重分布層，電耦合至所述多個LDMOS單元；以及 多個金屬柱，分布于在所述重分布層之上并且電耦合至所述重分布層。
6.根據(jù)權利要求5所述的裝置，其中所述半導體器件包括形成于所述重分布層之下的金屬層，所述金屬層包括·多個交替的源極金屬帶和漏極金屬帶，所述多個交替的源極金屬帶和漏極金屬帶形成于所述半導體裸片的襯底上方，并且與所述LDMOS器件的多個源極區(qū)域和漏極區(qū)域中的相應源極區(qū)域和漏極區(qū)域平行并且形成電接觸。
7.根據(jù)權利要求1所述的裝置，其中所述半導體器件包括: 半導體裸片，形成有形成LDMOS器件的多個LDMOS單元； 金屬層，電耦合至所述多個LDMOS單元；以及 多個柵極驅動器，沿著所述半導體裸片的外圍定位并且通過所述金屬層電耦合至所述多個LDMOS單元的柵極。
8.根據(jù)權利要求7所述的裝置，其中所述半導體器件包括柵極金屬帶，所述柵極金屬帶形成于所述金屬層中，并且與所述多個LDMOS單元的所述柵極垂直定向并且電耦合。
9.根據(jù)權利要求1所述的裝置，其中所述半導體器件的外部接觸中的外部接觸耦合至形成于所述半導體器件內的LDMOS器件的多個LDMOS單元的漏極或者源極。
10.一種形成裝置的方法，包括: 提供印刷電路板； 將半導體器件耦合至所述印刷電路板；并且 將解耦合器件在所述半導體器件之下耦合至所述印刷電路板。
11.根據(jù)權利要求10所述的方法，還包括將所述半導體器件耦合于所述印刷電路板的表面上并且將所述解耦合器件耦合于所述印刷電路板的相對表面上，所述半導體器件的外部接觸通過穿過所述印刷電路板的過孔耦合至所述解耦合器件。
12.根據(jù)權利要求10所述的方法，其中所述半導體器件包括形成所述半導體器件的外部接觸的至少一部分的金屬柱，并且所述方法還包括將所述外部接觸通過所述印刷電路板耦合至所述解耦合器件。
13.根據(jù)權利要求10所述的方法，還包括形成所述半導體器件，包括:在半導體裸片中形成橫向擴散金屬氧化物半導體(LDMOS)器件的多個LDMOS單元； 將重分布層耦合至所述多個LDMOS單元；并且 在所述重分布層之上分布多個金屬柱并且將所述多個金屬柱耦合至所述重分布層。
14.根據(jù)權利要求13所述的方法，其中形成所述半導體器件包括在所述重分布層之下形成金屬層，所述金屬層包括多個交替的源極金屬帶和漏極金屬帶，所述多個交替的源極金屬帶和漏極金屬帶形成于所述半導體裸片的襯底上方，并且與所述LDMOS器件的多個源極區(qū)域和漏極區(qū)域中的相應源極區(qū)域和漏極區(qū)域平行并且形成電接觸。
15.根據(jù)權利要求10所述的方法，還包括形成所述半導體器件，包括: 在半導體裸片中形成LDMOS器件的多個LDMOS單元； 將金屬層耦合至所述多個LDMOS單元； 沿著所述半導體裸片的外圍定位多個柵極驅動器；并且 通過所述金屬層將所述多個LDMOS`單元的柵極耦合至所述多個柵極驅動器。
【文檔編號】H01L23/488GK103855134SQ201310613426
【公開日】2014年6月11日 申請日期:2013年11月27日 優(yōu)先權日:2012年11月30日
【發(fā)明者】A·W·洛特菲, J·德姆斯基, A·菲根森, D·D·洛帕塔, J·諾頓, J·D·威爾德 申請人:英力股份有限公司