半導(dǎo)體裝置及用于制作半導(dǎo)體裝置的方法
【專利摘要】本發(fā)明涉及一種半導(dǎo)體裝置及用于制作半導(dǎo)體裝置的方法。標(biāo)準(zhǔn)存儲(chǔ)器芯片(150)借助于堆疊到大硅中介層(110)上的小硅中介層(120)而與分裂架構(gòu)的兩個(gè)處理器芯片(130、140)垂直組裝；兩個(gè)中介層均包含穿硅通孔TSV，而所述芯片不具有TSV。小中介層(120)的所述TSV連接到所述存儲(chǔ)器芯片(150)及所述底部中介層(110)。相對(duì)于中介層(120)對(duì)稱定位且通過短信號(hào)跡線連接到中介層(120)的芯片(130、140)附接到中介層(110)的所述TSV，所述中介層(110)又借助供應(yīng)連接附接到襯底(160)。
【專利說明】半導(dǎo)體裝置及用于制作半導(dǎo)體裝置的方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明一股來說涉及半導(dǎo)體裝置及工藝的領(lǐng)域，且更明確地說，涉及用于以分裂架構(gòu)來垂直堆疊芯片的兩個(gè)半導(dǎo)體中介層的使用。
【背景技術(shù)】
[0002]由于集成電路的發(fā)明，因此電路發(fā)展的過程是沿著將越來越多的電子功能組合到單個(gè)芯片上的電路布局中的方向。眾所周知的實(shí)例是單個(gè)芯片上的邏輯及存儲(chǔ)器功能的組合。所述功能由例如電阻器、電容器、二極管及晶體管的電組件建構(gòu)，所述電組件又通過芯片上的布局而實(shí)現(xiàn)。通過比較現(xiàn)代芯片的布局將明了:針對(duì)一些布局的組件的制作需要比針對(duì)其它布局的組件的制作高的數(shù)目個(gè)工藝步驟。
[0003]芯片上的越來越多的功能的持續(xù)趨勢加劇了制作步驟的數(shù)目的差異，從而導(dǎo)致較高電路復(fù)雜性及較大芯片大小、與組件的小型化的持續(xù)市場壓力組合、導(dǎo)致縮小的特征大小。由于市場進(jìn)一步強(qiáng)烈地鼓勵(lì)具有減小的成本及增加的可靠性的產(chǎn)品，因此半導(dǎo)體工業(yè)在過去幾年中致力于通過使用分離線特性(例如技術(shù)節(jié)點(diǎn)或者工藝步驟或光掩模步驟的數(shù)目)而將具有復(fù)雜電路的單個(gè)大芯片分成具有緊密相關(guān)特征的電路的多個(gè)芯片。作為實(shí)例，芯片可依照技術(shù)節(jié)點(diǎn)28nm對(duì)20nm或用于單芯片系統(tǒng)的建筑分裂而分離成邏輯(舉例來說，無線局域網(wǎng)絡(luò)芯片)及存儲(chǔ)器(舉例來說，快閃存儲(chǔ)器芯片)。由于快閃存儲(chǔ)器需要幾個(gè)額外光掩模，因此將成本增加局限于僅存儲(chǔ)器部分是較經(jīng)濟(jì)的。
[0004]在決定將過度復(fù)雜的芯片分成若干個(gè)較經(jīng)濟(jì)的芯片之后，不得不發(fā)展用于將芯片組裝成單個(gè)封裝的策略。舉例來說，繼續(xù)單芯片系統(tǒng)的建筑分裂的以上實(shí)例，所述裝置可是經(jīng)封裝芯片堆疊，其中無線局域網(wǎng)絡(luò)芯片放置為所述堆疊的下部芯片，且快閃存儲(chǔ)器芯片作為上部芯片；所述下部芯片借助到外部部分的連接而附接到封裝襯底。電線接合將上部芯片互連到下部芯片且將下部芯片互連到襯底；不得不考慮由所述電線造成的不可避免的IR下降。如果產(chǎn)品將試圖通過形成穿過底部芯片的金屬填充的通孔(所謂的TSV，穿硅通孔)而避免使用接合電線，那么將仍存在關(guān)于以下各項(xiàng)的問題:到上部芯片的供應(yīng)連接，以及連接的充分?jǐn)?shù)目及從上部芯片到襯底的充分熱耗散路徑。另外，穿過集成電路芯片的TSV添加顯著成本且不得不克服關(guān)于硅與TSV中的金屬之間的不同熱膨脹系數(shù)(CTE)的問題。
[0005]最近已提出通過按單元構(gòu)建堆疊裝置來避免集成電路芯片中的TSV的建議，其中每一芯片倒裝連接于具有TSV的個(gè)別硅中介層上。為集成積木式部件，中介層具有比芯片大的區(qū)，使得其所述芯片區(qū)上方形成突出部分；然后，金屬柱可提供中介層之間及從中介層到襯底的互連。

【發(fā)明內(nèi)容】

[0006] 申請(qǐng)人:在市場分析中認(rèn)識(shí)到:只要具有與基于分裂芯片架構(gòu)的單芯片系統(tǒng)(SOC)有聯(lián)系的工業(yè)標(biāo)準(zhǔn)高帶寬存儲(chǔ)器芯片的半導(dǎo)體裝置(在市場需要時(shí))節(jié)省有效面積且是劃算的，所述裝置便具有眾多產(chǎn)品應(yīng)用。通過研究分裂芯片架構(gòu)的實(shí)例，可依照20nm技術(shù)的規(guī)范制作較高性能的第一子芯片，而可依照28nm技術(shù)的規(guī)范制作較低性能的第二子芯片。借助穿硅通孔(TSV)技術(shù)來組裝子芯片與存儲(chǔ)器芯片的方法將需要在SOC的子芯片中形成TSV，使得子芯片可堆疊于在頂部上具有存儲(chǔ)器芯片的襯底上。 申請(qǐng)人:發(fā)現(xiàn)以任何次序的垂直組裝均可造成子芯片的供應(yīng)問題(IR下降限制)及熱耗散問題。
[0007] 申請(qǐng)人:進(jìn)一步發(fā)現(xiàn)采用標(biāo)準(zhǔn)硅中介層來并排組裝分裂SOC架構(gòu)的芯片及將中介層附接到襯底的另一方法將僅將寬帶寬連接提供到兩個(gè)SOC芯片中的一者，而不將寬I/O連接提供到另一芯片。用于將寬I/o存儲(chǔ)器連接到第二芯片的標(biāo)準(zhǔn)中介層的信號(hào)路徑將變得過長。此外，所述組裝將是非對(duì)稱的且產(chǎn)生存儲(chǔ)器芯片到一側(cè)的突出部分，從而造成總體裝置的大小增加，導(dǎo)致不平衡應(yīng)力及可靠性問題。
[0008] 申請(qǐng)人:在其發(fā)現(xiàn)利用彼此上下堆疊的具有穿硅通孔(TSV)的兩個(gè)硅中介層的3D中介層概念時(shí)，解決了將標(biāo)準(zhǔn)存儲(chǔ)器垂直堆疊到分裂架構(gòu)的兩個(gè)芯片的問題。頂部中介層連接到存儲(chǔ)器芯片，而底部中介層包含到分裂架構(gòu)的兩個(gè)芯片的短且優(yōu)選地對(duì)稱的信號(hào)路徑。兩個(gè)芯片均附接到所述底部中介層且不需要TSV ;所述底部中介層又附接到襯底。
[0009]本發(fā)明的示范性實(shí)施例具有第一硅中介層，所述第一硅中介層跨越所述中介層區(qū)具有經(jīng)排列的三組TSV。第一組允許分裂SOC架構(gòu)的第一芯片的附接，且第二組允許SOC架構(gòu)的第二芯片的附接。大約定位于所述第一組與所述第二組之間的中間的第三組在所述第三組的區(qū)域中允許到垂直定位于所述第一中介層上的第二中介層的TSV的連接。標(biāo)準(zhǔn)存儲(chǔ)器芯片垂直附接到所述第二中介層的所述TSV且通過從所述第一中介層的所述第三TSV組到所述第一 TSV組及所述第二 TSV組的水平跡線而連接到所述分裂SOC架構(gòu)的所述兩個(gè)芯片。所述第二中介層與所述第一中介層相比具有相對(duì)小的大小。
[0010]技術(shù)優(yōu)點(diǎn)是: 申請(qǐng)人:的解決方案提供堆疊芯片裝置的大約對(duì)稱構(gòu)造，因此使所需板有效面積最小化且避免所述裝置內(nèi)的不平衡熱機(jī)械應(yīng)力，從而增強(qiáng)裝置可靠性。
[0011] 申請(qǐng)人:的解決方案的另一技術(shù)優(yōu)點(diǎn)是:分裂SOC架構(gòu)的兩個(gè)芯片不需要TSV，使得所需TSV保持限制于兩個(gè)硅中介層，從而保持盡可能低的成本，所述兩個(gè)芯片需要前沿技術(shù)處所涉及的前端工藝流程且因此是有價(jià)值的。
[0012]作為另一技術(shù)優(yōu)點(diǎn)，使用TSV提供與電線接合相比顯著較低的電感及電阻，且還提供關(guān)于較短及較小的未來TSV的良好的電感比例調(diào)整。
【專利附圖】

【附圖說明】
[0013]圖1圖解說明本發(fā)明的示范性實(shí)施例的橫截面，其展示用于將標(biāo)準(zhǔn)存儲(chǔ)器芯片垂直堆疊到分裂SOC架構(gòu)的芯片的具有TSV的兩個(gè)硅中介層。
[0014]圖2是示范性第一中介層的俯視圖，其指示用于具有分裂架構(gòu)的兩個(gè)芯片及第二中介層的組裝位點(diǎn)。
[0015]圖3展示作為金屬填充的導(dǎo)通孔的穿硅通孔(TSV)的剖面圖，所述穿硅通孔連同互連表面跡線的部分一起從硅晶片的一個(gè)表面延伸到相對(duì)表面。
【具體實(shí)施方式】
[0016]圖1圖解說明作為本發(fā)明的實(shí)施例的通常標(biāo)示為100的示范性半導(dǎo)體裝置。裝置100包含第一硅中介層110、第二硅中介層120、第一半導(dǎo)體芯片130、第二半導(dǎo)體芯片140及第三半導(dǎo)體芯片150。裝置100進(jìn)一步包含襯底160，且還可包含囊封中介層110及120、第一芯片130及第二芯片140以及第三芯片150的至少部分的封裝化合物170。第三芯片150的未囊封表面150b可充當(dāng)散熱器或散熱片的附接位點(diǎn)，從而促進(jìn)堆疊裝置100的有效冷卻。
[0017]如圖1展不，第一娃中介層110具有厚度110d、第一表面IlOa及相對(duì)第二表面IlOb ;厚度IlOd優(yōu)選地為50 μ m，但其它中介層可較厚或較薄。多個(gè)穿硅通孔(TSV)從第一表面IlOa穿過第一中介層110延伸到第二表面110b。多個(gè)TSV排列成第一組111、第二組112及第三組113。在示范性布置中，針對(duì)具有分裂架構(gòu)的處理器及標(biāo)準(zhǔn)存儲(chǔ)器的情形而在圖2顯示這些組。然而，這些實(shí)例不應(yīng)理解為限制性意義，這是因?yàn)榇髷?shù)目個(gè)半導(dǎo)體裝置系列提供眾多類似實(shí)例。
[0018]圖2指示鄰近TSV彼此平行。在到半導(dǎo)體材料的界面處，每一 TSV的側(cè)壁是筆直的，但未必彼此平行；優(yōu)選地，TSV具有圓柱形形狀，如圖3中的TSV的放大形式中所展示。在一些實(shí)施例中，側(cè)壁可具有截錐形的形狀。在其它實(shí)施例中，孔的橫截面可是矩形的、六邊形的或呈與半導(dǎo)體材料的結(jié)晶定向相配的任何其它輪廓。經(jīng)蝕刻TSV的直徑301優(yōu)選地在大約10 μ m到40 μ m的范圍內(nèi)進(jìn)行選擇；優(yōu)選選擇為25 μ m。
[0019]實(shí)踐若干種方法來制作如圖3中所圖解說明的TSV:導(dǎo)通孔可是敞開的且作為工藝流程中的第一步驟而被填充，或在已制作導(dǎo)電跡線及某一電路之后被填充，或作為制作導(dǎo)電跡線及電路之后的最后步驟而被填充。在優(yōu)選方法中，蝕刻用于TSV的孔，而半導(dǎo)體材料仍呈晶片形式且具有介于70 μ m到150 μ m的范圍內(nèi)的深度302。電介質(zhì)化合物(例如氮化硅或二氧化硅)在蝕刻步驟之后沉積于TSV側(cè)壁上以便在半導(dǎo)體材料與TSV內(nèi)側(cè)的導(dǎo)電化合物之間形成薄(< I μ m)絕緣襯里303。
[0020]此后，將金屬種子層沉積(厚度< Iym)于絕緣層(圖3中未展示)上。種子金屬或金屬化合物的選擇取決于用于填充TSV的金屬的選擇；優(yōu)選種子金屬為氮化鉭。然后，用金屬304填充經(jīng)蝕刻孔；優(yōu)選填充物金屬為銅?？稍诰』?研磨)工藝之前或在薄化步驟之后執(zhí)行填充物金屬的沉積。在用金屬填充(在填充之后的一些裝置中)導(dǎo)通孔之前，形成經(jīng)圖案化金屬層116的網(wǎng)狀物，所述網(wǎng)狀物提供中介層表面IlOb上的互連?？赏ㄟ^將鎳層116b (接著將鈕或金層)沉積于部分116a上而將金屬116的經(jīng)暴露部分116a制成為可焊接的。
[0021]通過研磨或蝕刻或者兩者而薄化晶片的工藝步驟繼續(xù)直到暴露導(dǎo)通孔的底部且可接達(dá)所沉積金屬為止?？衫^續(xù)所述薄化步驟達(dá)額外短時(shí)間周期以暴露填充金屬304的端部部分304a;隨后，可用可焊接金屬層305(例如鎳、鈀、金或這些層的組合)覆蓋端部部分304a。剩余半導(dǎo)體厚度302對(duì)于一些裝置優(yōu)選地為大約50 μ m且對(duì)于其它裝置優(yōu)選地為大約 100 μ m。
[0022]在薄化步驟之后，倒置用于制作中介層的硅晶片，使得原始表面IlOb (稱為第二表面)變?yōu)榈撞浚铱蓪⒔^緣層310沉積于第一表面IlOa上。舉例來說，可使用聚酰亞胺化合物，接著為經(jīng)圖案化金屬連接115，所述經(jīng)圖案化金屬連接(舉例來說)可由銅或共晶金鍺合金(Ge的重量為12.5%，共晶溫度為361°C )制成；導(dǎo)電連接115a提供到TSV的電接觸。為在組裝過程中形成連接，可焊接層305及116b連同小量的低熔化溫度焊料一起形成高熔點(diǎn)金屬間化合物，使得所述連接耐受溫度偏差且將不會(huì)因焊料回流而斷開。[0023]圖2圖解說明具有矩形形狀的示范性第一中介層110的俯視圖；其它第一中介層可為具有IOmm乘IOmm或12mm乘12mm或其它尺寸的示范性側(cè)長度的正方形形狀。如圖2中所圖解說明，第一 TSV組111位于第一中介層區(qū)域211中，所述第一 TSV組在圖2中靠近于所述中介層的外圍110c。圖2中未個(gè)別地展示TSV，但第一組111的TSV與第一半導(dǎo)體芯片130的端子匹配；取決于裝置類型，所述TSV的數(shù)目可為幾百到一千多個(gè)。第一組111包含TSV的子組11 Ia (也未個(gè)別地展示，可為一千多個(gè))，所述子組與第一芯片130的存儲(chǔ)器I/O的端子匹配。而對(duì)于許多裝置類型，子組Illa位于組111的中心內(nèi)，在圖2的示范性實(shí)施例中，子組111不位于組111的中心內(nèi)。在示范性實(shí)施例中，第一芯片130可為分裂TOC架構(gòu)的高性能芯片、可具有50 μ m的厚度130d且可(舉例來說)通過相對(duì)先進(jìn)的半導(dǎo)體技術(shù)(例如20nm技術(shù))而制作。在示范性實(shí)施例中，芯片130可具有4mm乘12mm的大小。
[0024]如圖1展示，芯片130的端子通過焊料凸塊131附接到第一中介層表面IlOa上的組111的匹配TSV?；蛘?，可代替焊料凸塊使用銅柱(舉例來說，具有30 μ m直徑)。如通常所表達(dá)，芯片130 “倒裝”于中介層110上；因此，芯片130垂直堆疊于第一中介層110的第一表面IlOa上。在通過焊料凸塊的附接之后，第一芯片130的厚度130d連同焊料凸塊的高度132在本文中稱為第一高度。
[0025]技術(shù)優(yōu)點(diǎn)是:第一芯片130可保持不具有TSV，即，避免否則顯著成本增加的事實(shí)。
[0026]如圖2中所圖解說明，第二 TSV組112位于第二中介層區(qū)域212中，所述第二 TSV組相對(duì)于第一 TSV組111在圖2中靠近于中介層外圍110e。圖2中未個(gè)別地展示TSVjS第二組112的TSV與第二半導(dǎo)體芯片140的端子匹配；取決于裝置類型，所述TSV的數(shù)目可為幾百到一千多個(gè)。第二組112包含TSV的子組112a(也未個(gè)別地展示，可為一千多個(gè))，所述子組與第二芯片140的存儲(chǔ)器I/O的端子匹配。如圖2的示范性實(shí)施例圖解說明，子組112a不必位于組112的中心內(nèi)，但對(duì)于許多裝置類型，子組112a確實(shí)位于中心處。在示范性實(shí)施例中，芯片140可為分裂TOC架構(gòu)的較低性能芯片、可具有50 μ m的厚度140d且可(舉例來說)通過相對(duì)成熟的半導(dǎo)體技術(shù)(例如28nm技術(shù))而制作。在示范性實(shí)施例中，芯片140可具有6mm乘12mm的大小。
[0027]如圖1展示，芯片140的端子141通過焊料凸塊附接到第一中介層表面IlOa上的組112的匹配TSV?；蛘?，可代替焊料凸塊使用銅柱。如通常所表達(dá)，芯片140“倒裝”于中介層110上；因此，芯片140垂直堆疊于第一中介層110的第一表面IlOa上。在通過焊料凸塊的附接之后，第二芯片140的厚度140d連同焊料凸塊的高度142在本文中稱為第二高度。
[0028]技術(shù)優(yōu)點(diǎn)是:第二芯片140可保持不具有TSV，即，避免否則顯著成本增加的事實(shí)。此外，應(yīng)提及，由于硅的高導(dǎo)熱性，第一中介層110幫助由芯片(尤其由高性能芯片130)形成的操作熱的熱耗散。
[0029]如圖2中所圖解說明，第三TSV組113位于第一中介層區(qū)域211與第二中介層區(qū)域212之間，優(yōu)選地大約在中介層的中間。更優(yōu)選地，第三組113在第一組111與第二組112之間是對(duì)稱的。圖2中未個(gè)別地展示TSV(可為一千多個(gè))，但第三組的TSV與第三半導(dǎo)體芯片150的端子匹配。在示范性實(shí)施例中，芯片150可為具有優(yōu)選地位于芯片的中心區(qū)域中的端子的標(biāo)準(zhǔn)存儲(chǔ)器芯片。第三組的TSV提供到存儲(chǔ)器芯片150的直接電源及接地連接。
[0030]圖1指示第三組113的TSV具有到第一組111及第二組112的TSV的導(dǎo)電跡線114(圖2中未展示跡線)。跡線114將存儲(chǔ)器互連分布到第一芯片130的端子及第二芯片140的端子。在優(yōu)選實(shí)施例中，跡線114采取到第一芯片130及第二芯片140的相應(yīng)TSV的最短路線，使得IR損失及其它寄生損失最小化。與中介層110集成在一起的額外跡線提供芯片130與140之間的互連。
[0031]在優(yōu)選實(shí)施例(參見圖1)中，第二硅中介層120具有大約2mm乘12mm的面積及50 μ m的高度；此大小與第一中介層110相比較小,第一中介層110可具有IOmm乘IOmm或12mm乘12mm的示范性面積。第二中介層120具有第三表面120a及相對(duì)第四表面120b。多個(gè)穿硅通孔(TSV)從第三表面120a穿過第二中介層120延伸到第四表面120b。多個(gè)TSV與第三半導(dǎo)體芯片150的端子匹配。TSV穿過第二中介層120的表面120a及表面120b的端部優(yōu)選地是可焊接的。第二中介層120的匹配TSV通過焊料凸塊121附接到第一中介層表面IlOa上的第三組113的相應(yīng)TSV?；蛘?，可代替焊料凸塊使用銅柱。因此，中介層120垂直堆疊于中介層110的第一表面IlOa上，從而賦予第一中介層120三維(3D)中介層的特性。
[0032]如圖1指示，第二中介層120連同用于附接到第一中介層110的焊料凸塊121的
高度122至少與第一高度132及第二高度142 —樣大。
[0033]圖1的具有第二硅中介層120的示范性實(shí)施例的技術(shù)優(yōu)點(diǎn)是:通過使用具有JEDEC標(biāo)準(zhǔn)界面的標(biāo)準(zhǔn)存儲(chǔ)器芯片150，可避免采用具有到兩個(gè)芯片130及140的兩個(gè)界面的定制存儲(chǔ)器；所述方法將導(dǎo)致不可解決的對(duì)準(zhǔn)準(zhǔn)確性問題。
[0034]使用連接到第一(大)中介層的第二(小)中介層的另一技術(shù)優(yōu)點(diǎn)是:第一中介層提供從第二中介層到平行的(分裂架構(gòu)的)兩個(gè)芯片的連接、芯片之間的進(jìn)一步短距離連接及到兩個(gè)芯片的進(jìn)一步良好供應(yīng)連接，從而減輕IR問題。所述堆疊架構(gòu)可是對(duì)稱的，從而避免不平衡應(yīng)力。
[0035]額外技術(shù)優(yōu)點(diǎn)是:由硅制成的中介層提供改進(jìn)的熱耗散以及與所述芯片相同的膨脹系數(shù)，且因此避免熱機(jī)械應(yīng)力。
[0036]第三芯片150 (其優(yōu)選地為標(biāo)準(zhǔn)存儲(chǔ)器芯片)的端子優(yōu)選地通過焊料凸塊151焊接到第二中介層120的TSV。焊料凸塊連同高度122 (其至少與高度132及高度142—樣大)的額外高度確保芯片150不觸碰芯片130及芯片140。因此，第三芯片150垂直堆疊于第二中介層120上，但與芯片130及140分離。此外，第三芯片150可保持不具有TSV，從而避免否則顯著成本增加。
[0037]第一、第二及第三組的TSV的端部暴露于第一中介層110的第二表面IlOb上。這些TSV端部優(yōu)選地是可焊接的且可通過經(jīng)圖案化金屬層116互連?；蛘撸谝?、第二及第三組的TSV可以表面IlOb上的可焊接金屬墊結(jié)束。
[0038]圖1指示裝置100進(jìn)一步包含由絕緣材料制成且與導(dǎo)電垂直及水平跡線集成在一起的襯底160。對(duì)于圖1的不范性裝置100,襯底可為具有14mm乘14mm或16mm乘16mm的側(cè)長度的正方形形狀。襯底160優(yōu)選地在其面向第一中介層的第二表面IlOb的表面160a上具有可焊接接觸墊。多個(gè)這些接觸墊與TSV穿過中介層110的端部及第一中介層的第二表面IlOb上的金屬墊匹配。如圖1中所描繪，焊料凸塊118連接中介層TSV端部及表面IlOb上的金屬墊與襯底接觸墊?；蛘?，可使用銅柱(舉例來說，具有30 μ m直徑)用于互連。因此，第一中介層110垂直堆疊于襯底160上。
[0039]襯底160在其與第一中介層110相對(duì)的表面160b上具有適于互連到包含電力供應(yīng)器及電接地的外部部分的接觸墊161。焊料凸塊的數(shù)目可較高，使得可有效地避免IR下降問題。作為優(yōu)選實(shí)例，圖1描繪作為互連構(gòu)件的焊料球170。或者，壓力觸點(diǎn)可用于連接到墊161。
[0040]在圖1中所圖解說明的示范性實(shí)施例中，焊料凸塊用于互連芯片及中介層；然而，如所提及，替代互連方法采用銅柱。當(dāng)使用焊料凸塊時(shí)，選定用于特定工藝步驟的焊料化合物的回流溫度優(yōu)選地應(yīng)低于經(jīng)采用用于先前步驟的焊料化合物的回流溫度，使得在先前組裝步驟中制成的互連將不再熔化。因此，在優(yōu)選工藝流程中，凸塊151的回流溫度<凸塊131、141及121的回流溫度<凸塊118的回流溫度。當(dāng)采用焊料凸塊170用于將裝置100連接到外部部分時(shí)，優(yōu)選地，凸塊170的回流溫度<凸塊151的回流溫度。
[0041]當(dāng)使用銅柱時(shí)，附接到柱尖端及打算用于互連的焊料量優(yōu)選地保持如此小使得所述焊料化合物在組裝過程期間完全被消耗以形成金屬間化合物。由于金屬間化合物的再熔化溫度較高，因此通常在后續(xù)附接步驟期間不存在斷開先前所形成的連接的風(fēng)險(xiǎn)。
[0042]雖然已參考說明性實(shí)施例描述了本發(fā)明，但此說明并非打算解釋為限制性意義。所屬領(lǐng)域的技術(shù)人員參考所述說明將明了說明性實(shí)施例的各種修改及組合以及本發(fā)明的其它實(shí)施例。作為實(shí)例，存儲(chǔ)器芯片不必為標(biāo)準(zhǔn)存儲(chǔ)器芯片，而可為任何存儲(chǔ)器芯片。作為另一實(shí)例，中介層可由具有接近于電路芯片的熱膨脹系數(shù)(CTE)的CTE的任何材料制成。
[0043]作為又一實(shí)例，包含大大小及小大小的中介層的三維半導(dǎo)體中介層的概念可適用于任何三個(gè)電路芯片的組裝，其中小大小的中介層約附接在大大小的中介層的中間，所述大大小的中介層具有經(jīng)定位與小大小的中介層約對(duì)稱的芯片中的兩者。
[0044]因此，所附權(quán)利要求書打算囊括任何此類修改或?qū)嵤├?br> 【權(quán)利要求】
1.一種半導(dǎo)體裝置，其包括: 第一硅中介層，其具有第一表面及相對(duì)第二表面以及第一 TSV，所述第一 TSV從所述第一表面穿過所述第一中介層延伸到所述第二表面，所述第一 TSV排列成第一組、第二組及第二組； 所述第一組位于第一中介層區(qū)域中且與焊接到所述第一組的第一芯片的端子匹配，其中所述第一芯片垂直堆疊于所述第一中介層的所述第一表面上，所述第一芯片連同焊料具有第一高度； 所述第二組位于第二中介層區(qū)域中且與焊接到所述第二組的第二芯片的端子匹配，其中所述第二芯片垂直堆疊于所述第一中介層的所述第一表面上，所述第二芯片連同所述焊料具有第二高度；且 所述第三組位于所述第一區(qū)域與所述第二區(qū)域之間且與第二硅中介層的端子匹配，所述第三組的所述TSV通過導(dǎo)電跡線連接到所述第一組及所述第二組的TSV ； 第二硅中介層，其具有第三表面及相對(duì)第四表面以及第二 TSV，所述第二 TSV從所述第三表面穿過所述第二中介層延伸到所述第四表面，所述第二 TSV與第三半導(dǎo)體芯片的端子匹配； 所述第二中介層焊接到所述第三TSV組，其中所述第二中介層垂直堆疊于所述第一中介層上，所述第二中介層連同所述焊料的高度至少與所述第一高度及所述第二高度一樣大；且 所述第三芯片焊接到所述第二中介層，其中所述第三芯片垂直堆疊于所述第二中介層 上。
2.根據(jù)權(quán)利要求1所述的裝置，其中所述第一芯片及所述第二芯片為具有分裂架構(gòu)的單芯片系統(tǒng)的部分。
3.根據(jù)權(quán)利要求2所述的裝置，其中所述第一芯片包含所述單芯片系統(tǒng)的較高性能部分且所述第二芯片包含較低性能部分。
4.根據(jù)權(quán)利要求3所述的裝置，其中所述第三芯片為標(biāo)準(zhǔn)存儲(chǔ)器芯片。
5.根據(jù)權(quán)利要求1所述的裝置，其中所述第一芯片、所述第二芯片及所述第三芯片不具有TSV。
6.根據(jù)權(quán)利要求1所述的裝置，其中所述第三TSV組的位置在所述第一區(qū)域與所述第二區(qū)域之間是對(duì)稱的。
7.根據(jù)權(quán)利要求1所述的裝置，其中所述第三組TSV的所述導(dǎo)電跡線位于所述第一中介層的所述第一表面上。
8.根據(jù)權(quán)利要求1所述的裝置，其在所述第一中介層的所述第二表面上進(jìn)一步包含用于所述第一組、所述第二組及所述第三組的所述TSV的可焊接金屬墊。
9.根據(jù)權(quán)利要求1所述的裝置，其進(jìn)一步包含襯底，所述襯底在其面向所述第一中介層的表面上具有與所述第一中介層的所述第二表面上的所述墊匹配的可焊接接觸墊。
10.根據(jù)權(quán)利要求9所述的裝置，其進(jìn)一步包含將所述第一中介層連接到所述襯底接觸墊的焊料凸塊，其中所述第一中介層垂直堆疊于所述襯底上。
11.根據(jù)權(quán)利要求9所述的裝置，其中所述襯底在其與所述第一中介層相對(duì)的表面上具有用于互連到包含電源及接地端子的外部部分的接觸墊。
12.根據(jù)權(quán)利要求1所述的裝置，其中所述第一TSV具有在所述第一表面上的第一可焊接端部及在所述第二表面上的第二可焊接端部，且所述第二 TSV具有在所述第三表面上的第三可焊接端部及在所述第四表面上的第四可焊接端部。
13.根據(jù)權(quán)利要求1所述的裝置，其進(jìn)一步包含囊封所述第一芯片、所述第二芯片及所述第三芯片以及所述第一中介層及所述第二中介層的聚合封裝化合物。
14.一種用于制作半導(dǎo)體裝置的方法，其包括以下步驟: 提供具有第一端子的第一芯片、具有第二端子的第二芯片及具有第三端子的第三芯片; 提供具有第一 TSV的第一硅中介層及具有第二 TSV的第二硅中介層，所述第一 TSV排列成第一組、第二組及第三組；所述第一組位于第一中介層區(qū)域中且與所述第一端子匹配；所述第二組位于第二中介層區(qū)域中且與所述第二端子匹配；且所述第三組位于所述第一區(qū)域與所述第二區(qū)域之間的第三中介層區(qū)域中且與所述第二中介層的所述TSV及所述第三端子匹配； 將所述第一芯片與所述第一組TSV對(duì)準(zhǔn)、所述第二芯片與所述第二組TSV對(duì)準(zhǔn)及所述第二中介層與所述第三組TSV對(duì)準(zhǔn)； 使用第一熔化溫度的焊料?！?br> 【文檔編號(hào)】H01L21/768GK103855129SQ201310656157
【公開日】2014年6月11日 申請(qǐng)日期:2013年12月6日 優(yōu)先權(quán)日:2012年12月6日
【發(fā)明者】凱文·萊恩, 庫爾特·P·瓦赫特勒 申請(qǐng)人:德州儀器公司