具有集成電阻的槽形柵多晶硅結(jié)構(gòu)的聯(lián)柵晶體管的制作方法
【專利摘要】本發(fā)明涉及一種集成電阻的槽形柵多晶硅結(jié)構(gòu)的聯(lián)柵晶體管，其特點(diǎn)是：聯(lián)柵晶體管的柵極與發(fā)射極之間集成了一個(gè)電阻，電阻的阻值為5歐姆--100K歐姆。本發(fā)明的優(yōu)點(diǎn)是：在基極管腿懸空的情況下集電極與發(fā)射極之間的擊穿電壓BVce高，聯(lián)柵晶體管的貯存時(shí)間ts短，關(guān)斷速度快。
【專利說(shuō)明】具有集成電阻的槽形柵多晶硅結(jié)構(gòu)的聯(lián)柵晶體管
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種聯(lián)柵晶體管，特別是一種具有集成電阻的槽形柵多晶硅結(jié)構(gòu)的聯(lián)柵晶體管，屬于硅半導(dǎo)體器件【技術(shù)領(lǐng)域】。
【背景技術(shù)】
[0002]聯(lián)柵晶體管是晶體管的一個(gè)分支。1979年Hisao Kondo提出了聯(lián)柵晶體管GAT (Gate Associated Transistor),隨后進(jìn)行了詳細(xì)的分析(見(jiàn) IEEE Trans.ElectronDevice, vol.ED-27, PP.373-379.1980)。1994年，陳福元、金文新、吳忠龍對(duì)聯(lián)柵晶體管GAT作了進(jìn)一步的分析(見(jiàn)《電力電子技術(shù)》1994年第4期1994.11.pp52_55)，指出了聯(lián)柵晶體管器件呈現(xiàn)出高耐壓、快速開(kāi)關(guān)和低飽和壓降等優(yōu)良特性。
[0003]早期的聯(lián)柵晶體管GAT都是采用平面結(jié)構(gòu)。2000年，中國(guó)發(fā)明專利ZL00100761.0(以下簡(jiǎn)稱已有技術(shù)I)提出了一種槽形柵多晶硅結(jié)構(gòu)的聯(lián)柵晶體管，其結(jié)構(gòu)的原理如圖1所示:在下層為第一導(dǎo)電類型低電阻率層42、上層為第一導(dǎo)電類型高電阻率層41的硅襯底片4的上表面，有多條第一導(dǎo)電類型的高摻雜濃度的發(fā)射區(qū)3，發(fā)射區(qū)3通過(guò)摻雜多晶硅層9與發(fā)射極金屬層I連接，每條發(fā)射區(qū)3的周圍有第二導(dǎo)電類型的基區(qū)2，基區(qū)2的側(cè)面連著第二導(dǎo)電類型摻雜濃度比基區(qū)2高、深度比基區(qū)2深度深的柵區(qū)6，柵區(qū)6與柵極金屬層相連，硅襯底片4的上層41在基區(qū)2以下和柵區(qū)6以下的部分為集電區(qū)，硅襯底片4的下層42是集電極，集電極42的下表面與集電極金屬層8相連，其中:柵區(qū)6是槽形的，該槽5的底部是第二導(dǎo)電類型高摻雜區(qū)；發(fā)射區(qū)3的上面連接著第一導(dǎo)電類型的摻雜多晶硅層9，該摻雜多晶硅層9與發(fā)射極金屬層I連接；每條槽5的底面和側(cè)面覆蓋著絕緣層7，側(cè)面的絕緣層7延伸到硅襯底片4的上表面。這種槽形柵多晶硅結(jié)構(gòu)的聯(lián)柵晶體管可以比平面結(jié)構(gòu)的聯(lián)柵晶體管獲得更大的電流密度、更均勻的電流分布、更快的開(kāi)關(guān)速度、更高的可靠性。由于柵極金屬層是從柵區(qū)6的側(cè)面引出的，所以，圖1中未標(biāo)注柵極金屬層。聯(lián)柵晶體管是一種結(jié)型場(chǎng)效應(yīng)管和雙極管的復(fù)合晶體管，聯(lián)柵晶體管的柵區(qū)(也稱為柵極區(qū))就是高摻雜的厚基區(qū)。在論述管芯時(shí)，專業(yè)術(shù)語(yǔ)通常采用“柵極”而不用“基極”。所以，本發(fā)明稱“柵極金屬層”而不稱“基極金屬層”。但在封裝成管子后，專業(yè)術(shù)語(yǔ)通常采用“基極”而不用“柵極”。所以，本發(fā)明稱“基極管腿”而不稱“柵極管腿”
[0004]在聯(lián)柵晶體管的基極管腿懸空情況下，集電極與發(fā)射極之間的擊穿電壓BVce是一個(gè)重要參數(shù)。例如:應(yīng)用市電220VAC，考慮到電壓的波動(dòng)，要求聯(lián)柵晶體管的BVce大于400V。通常，槽形柵多晶硅結(jié)構(gòu)的聯(lián)柵晶體管的硅襯底片的上層41做成兩層，41上層的電阻率高一些，41下層的電阻率低一些，以利于增大電流和增加抗擊二次擊穿的能力。為了獲得更大的電流和獲得更高的抗擊二次擊穿能力，就需要減薄硅襯底片的上層41的總厚度，并降低41下層的電阻率，其結(jié)果是BVce下降。反過(guò)來(lái)，增加硅襯底片上層的總厚度和增高下層的電阻率，能夠提高BVce，卻導(dǎo)致最大電流減小和抗二次擊穿能力減弱。
[0005]聯(lián)柵晶體管的貯存時(shí)間ts是最重要的開(kāi)關(guān)參數(shù)。要想開(kāi)關(guān)速度快，就得減小ts。通?？梢圆捎秒娮愚Z擊等少子壽命減殺技術(shù)來(lái)減小ts，但是帶來(lái)導(dǎo)通壓降增大的不利后果O
[0006]如何采用一種新的結(jié)構(gòu)使得聯(lián)柵晶體管的BVce提高并使得ts下降，而不會(huì)產(chǎn)生不利后果，這就是本發(fā)明要解決的問(wèn)題。

【發(fā)明內(nèi)容】

[0007]鑒于上述，本發(fā)明的目的是在于針對(duì)現(xiàn)有技術(shù)的不足，提供一種新的槽形柵多晶硅結(jié)構(gòu)的聯(lián)柵晶體管，它可以提高在聯(lián)柵晶體管的基極管腿懸空的情況下集電極與發(fā)射極之間的擊穿電壓BVce，并減小聯(lián)柵晶體管的貯存時(shí)間ts，而且不會(huì)帶來(lái)如最大電流減小、抗二次擊穿能力減弱、導(dǎo)通壓降增大等不利后果。
[0008]為完成本發(fā)明的目的，本發(fā)明采取的技術(shù)方案是:
[0009]一種具有集成電阻的槽形柵多晶硅結(jié)構(gòu)的聯(lián)柵晶體管，在其下層為N型低電阻率層、上層為N型高電阻率層的硅襯底片的上表面有多條N型的高摻雜濃度的發(fā)射區(qū)，發(fā)射區(qū)的上面連接著N型的摻雜多晶硅層，該摻雜多晶硅層與發(fā)射極金屬層連接，每條發(fā)射區(qū)的周圍有P型的基區(qū)，基區(qū)的側(cè)面連著摻雜濃度比基區(qū)高、深度比基區(qū)深度深的P型的槽形柵區(qū)，每條槽的底面和側(cè)面覆蓋著絕緣層，側(cè)面絕緣層延伸到硅襯底片的上表面，柵區(qū)與柵極金屬層相連，硅襯底片的上層位于基區(qū)以下和柵區(qū)以下的部分為集電區(qū)，硅襯底片的下層是集電極，集電極的下表面與集電極金屬層相連，其特征在于:
[0010]所述柵極與發(fā)射極之間集成了一個(gè)電阻；
[0011]所述電阻的阻 值為5歐姆--100K歐姆。
[0012]進(jìn)一步地:
[0013]所述電阻為摻雜多晶硅電阻。
[0014]所述摻雜多晶硅電阻的位置在聯(lián)柵晶體管的周邊與高壓環(huán)鄰接處。
[0015]聯(lián)柵晶體管本質(zhì)上是一種雙極晶體管，雙極晶體管簡(jiǎn)稱晶體管。本發(fā)明把聯(lián)柵晶體管的集電極與發(fā)射極之間的擊穿電壓稱為BVce。晶體管理論把晶體管在基極開(kāi)路情況下集電極與發(fā)射極之間的擊穿電壓稱為BVceo，把在基極與發(fā)射極之間并聯(lián)一個(gè)電阻的狀態(tài)下集電極與發(fā)射極之間的擊穿電壓稱為BVcer。根據(jù)晶體管原理,BVcer大于BVceo。各種晶體管測(cè)試儀都要檢測(cè)晶體管的基極管腿懸空情況下的集電極與發(fā)射極之間的擊穿電壓BVce0由于實(shí)際應(yīng)用中難免發(fā)生基極管腿懸空的情況，應(yīng)用者對(duì)基極管腿懸空情況下集電極與發(fā)射極之間的擊穿電壓有明確的要求。本發(fā)明的技術(shù)方案所述的聯(lián)柵晶體管在管芯內(nèi)部的柵極與發(fā)射極之間集成了一個(gè)電阻，所以，即使封裝成管子后把基極管腿懸空，集電極與發(fā)射極之間的擊穿電壓BVce實(shí)質(zhì)為BVcer，根據(jù)晶體管原理，它一定比在管芯內(nèi)部的柵極與發(fā)射極之間沒(méi)有集成了電阻的普通聯(lián)柵晶體管的BVceo高。
[0016]從晶體管原理和實(shí)際檢測(cè)可以得到，聯(lián)柵晶體管處于淺飽和狀態(tài)的貯存時(shí)間ts比聯(lián)柵晶體管處于深飽和狀態(tài)的貯存時(shí)間ts短。因此，從結(jié)構(gòu)上，在聯(lián)柵晶體管的柵極與發(fā)射極之間集成一個(gè)電阻，能夠分流一部分基區(qū)驅(qū)動(dòng)電流，使得聯(lián)柵晶體管處于淺飽和狀態(tài)，從而減小了貯存時(shí)間ts，提高了關(guān)斷速度。
[0017]本發(fā)明在柵極與發(fā)射極之間集成電阻的阻值不宜過(guò)小，阻值太小會(huì)導(dǎo)致驅(qū)動(dòng)電流被分流過(guò)多，不利于聯(lián)柵晶體管在低溫下工作。集成電阻的阻值也不宜過(guò)大，否則，驅(qū)動(dòng)電流分流過(guò)少，對(duì)減小ts作用不大。集成電阻的阻值過(guò)大對(duì)提高BVce的作用也不大。本發(fā)明的技術(shù)方案在柵極與發(fā)射極之間集成一個(gè)電阻的阻值在5歐姆一IOOK歐姆為宜。
[0018]本發(fā)明在柵極與發(fā)射極之間并聯(lián)的電阻是摻雜多晶硅電阻，即電阻由摻雜多晶硅構(gòu)成。摻雜多晶硅的加工容易做到精確，方便，重復(fù)性好，一致性好。
[0019]本發(fā)明在柵極與發(fā)射極之間集成的摻雜多晶硅電阻的位置位于聯(lián)柵晶體管的周邊與高壓環(huán)鄰接處。根據(jù)半導(dǎo)體的終端技術(shù)理論(見(jiàn)《功率MOSFET與高壓集成電路》P74陳星弼1990年5月東南大學(xué)出版社)，聯(lián)柵晶體管這類現(xiàn)代功率器件實(shí)際上是一塊硅片上許多單元管子并聯(lián)而成。各單元在表面有基本相同的電位，因此單元之間并不存在擊穿問(wèn)題。但是在最外圈的單元與襯底之間，存在高電壓，因此最外圈要采取終端技術(shù)。這種終端技術(shù)一般叫做高壓環(huán)。高壓環(huán)只承受電壓，沒(méi)有電流通過(guò)，不發(fā)熱。本發(fā)明把摻雜多晶硅電阻設(shè)置在聯(lián)柵晶體管的周邊與高壓環(huán)鄰接處，不產(chǎn)生熱點(diǎn)，保障了聯(lián)柵晶體管的可靠性不降低。
【專利附圖】

【附圖說(shuō)明】
[0020]圖1是槽形柵多晶硅結(jié)構(gòu)的聯(lián)柵晶體管的單元結(jié)構(gòu)的示意圖，已有技術(shù)與本發(fā)明的現(xiàn)有技術(shù)的單元結(jié)構(gòu)是相同的；
[0021]圖2是已有技術(shù)的結(jié)構(gòu)示意圖；
[0022]圖3是本發(fā)明的一個(gè)實(shí)施例的結(jié)構(gòu)示意圖。
【具體實(shí)施方式】:
[0023]在圖1所示的槽形柵多晶硅結(jié)構(gòu)的聯(lián)柵晶體管中，摻雜多晶硅層9與發(fā)射區(qū)3連接。
[0024]圖2是已有技術(shù)的剖面結(jié)構(gòu)示意圖。在已有技術(shù)的聯(lián)柵晶體管的周邊與高壓環(huán)鄰接處的氧化層7的上面有一圈摻雜多晶娃場(chǎng)板10,這一層摻雜多晶娃場(chǎng)板10與聯(lián)柵晶體管的摻雜多晶硅層9是隔離的，在多晶硅場(chǎng)板10上面覆蓋有一整圈的柵極金屬層場(chǎng)板11。
[0025]圖3是本發(fā)明的一個(gè)實(shí)施例的剖面結(jié)構(gòu)示意圖。在本發(fā)明的實(shí)施例的槽形柵多晶硅結(jié)構(gòu)的聯(lián)柵晶體管的周邊與高壓環(huán)鄰接處的氧化層7的上面有一圈摻雜多晶硅場(chǎng)板10，在多晶硅場(chǎng)板10的上面覆蓋有大半圈的柵極金屬層場(chǎng)板11，在沒(méi)有柵極金屬層場(chǎng)板11覆蓋的多晶硅場(chǎng)板10的中部連接有發(fā)射極金屬層I。發(fā)射極金屬層I通過(guò)多晶硅場(chǎng)板10與柵極金屬層11相連接。
[0026]在本發(fā)明的一個(gè)實(shí)施例中，多晶硅場(chǎng)板10的寬度為18微米，在多晶硅場(chǎng)板10上面的發(fā)射極金屬層I與柵極金屬層11之間的距離為360微米。因?yàn)榘l(fā)射極金屬層I從左右兩側(cè)通過(guò)多晶硅場(chǎng)板10與柵極金屬層11連接，所以，發(fā)射極金屬層I與柵極金屬層11之間有兩個(gè)多晶硅電阻。這兩個(gè)多晶硅電阻在柵極金屬層11與發(fā)射極金屬層I之間取并聯(lián)形式，可以看成在聯(lián)柵晶體管的柵極與發(fā)射極之間集成了一個(gè)電阻。在注入磷的劑量為1E16/平方厘米的摻雜條件下，該摻雜多晶硅電阻的阻值為600歐姆。通過(guò)改變?cè)摀诫s多晶硅電阻的長(zhǎng)度寬度和注入磷的劑量，很容易得到比較精確的不同阻值的摻雜多晶硅電阻。
[0027]把已有技術(shù)的槽形柵多晶硅結(jié)構(gòu)的聯(lián)柵晶體管與本發(fā)明的在柵極與發(fā)射極之間集成不同阻值的電阻的槽形柵多晶硅結(jié)構(gòu)的聯(lián)柵晶體管做在同一個(gè)芯片中，分別封裝后，進(jìn)行測(cè)試。測(cè)試結(jié)果是:
[0028]已有技術(shù)的槽形柵多晶硅結(jié)構(gòu)的聯(lián)柵晶體管的BVce為310V，集成電阻為20歐姆的槽形柵多晶硅結(jié)構(gòu)的聯(lián)柵晶體管的BVce是530V，集成電阻為600歐姆的槽形柵多晶硅結(jié)構(gòu)的聯(lián)柵晶體管的BVce是526V，集成電阻為100K歐姆的槽形柵多晶硅結(jié)構(gòu)的聯(lián)柵晶體管的 BVce 為 430V。
[0029]已有技術(shù)的槽形柵多晶硅結(jié)構(gòu)的聯(lián)柵晶體管的存儲(chǔ)時(shí)間ts為I微秒，集成電阻為100K歐姆的槽形柵多晶硅結(jié)構(gòu)的聯(lián)柵晶體管的存儲(chǔ)時(shí)間ts為0.8微秒，集成電阻為600歐姆的槽形柵多晶硅結(jié)構(gòu)的聯(lián)柵晶體管的存儲(chǔ)時(shí)間為0.3微秒，集成電阻為20歐姆的槽形柵多晶硅結(jié)構(gòu)的聯(lián)柵晶體管的存儲(chǔ)時(shí)間ts為0.2微秒。
[0030]測(cè)試結(jié)果表明，本發(fā)明的槽形柵多晶硅結(jié)構(gòu)的聯(lián)柵晶體管與已有技術(shù)的槽形柵多晶硅結(jié)構(gòu)的聯(lián)柵晶體管相比，在基極管腿懸空的情況下集電極與發(fā)射極之間的擊穿電壓BVce高，聯(lián)柵晶體管的貯存時(shí)間ts短，關(guān)斷速度快。
[0031]但是集成電阻也不宜過(guò)小，太小了不利于正常工作。例如把本發(fā)明的聯(lián)柵晶體管用于節(jié)能燈，集成電阻為60歐姆，節(jié)能燈的啟動(dòng)電壓為95V ;集成電阻為20歐姆，啟動(dòng)電壓為120V ;集成電阻為5歐姆，啟動(dòng)電壓已經(jīng)高達(dá)160V，在冬天室外就很難啟動(dòng)了，所以本發(fā)明的集成電阻的阻值下限定為5歐姆。
[0032]需要申明的是，上述實(shí)施例僅用于對(duì)本發(fā)明進(jìn)行說(shuō)明而非對(duì)本發(fā)明進(jìn)行限制，因此，對(duì)于本領(lǐng)域的技術(shù)人員來(lái)說(shuō)，在不背離本發(fā)明精神和范圍的情況下對(duì)它進(jìn)行各種顯而易見(jiàn)的改變，都應(yīng)在本發(fā)明的保護(hù)范圍之內(nèi)。
【權(quán)利要求】
1.一種具有集成電阻的槽形柵多晶硅結(jié)構(gòu)的聯(lián)柵晶體管，在其下層為N型低電阻率層、上層為N型高電阻率層的硅襯底片的上表面有多條N型的高摻雜濃度的發(fā)射區(qū)，該發(fā)射區(qū)的上面連接著N型的摻雜多晶硅層，該摻雜多晶硅層與發(fā)射極金屬層連接，每條發(fā)射區(qū)的周圍有P型的基區(qū)，基區(qū)的側(cè)面連著摻雜濃度比基區(qū)高、深度比基區(qū)深度深的P型的槽形柵區(qū)，槽形柵區(qū)中的每條槽的底面和側(cè)面都覆蓋著絕緣層，每條槽的側(cè)面絕緣層延伸到硅襯底片的上表面，柵區(qū)與柵極金屬層相連，硅襯底片的上層位于基區(qū)以下和柵區(qū)以下的部分為集電區(qū)，硅襯底片的下層是集電極，集電極的下表面與集電極金屬層相連，其特征在于: 所述柵極與發(fā)射極之間集成了一個(gè)電阻； 所述電阻的阻值為5歐姆一IOOK歐姆。
2.如權(quán)利要求1所述的具有集成電阻的槽形柵多晶硅結(jié)構(gòu)的聯(lián)柵晶體管，其特征在于:所述電阻為摻雜多晶硅電阻。
3.如權(quán)利要求2所述的具有集成電阻的槽形柵多晶硅結(jié)構(gòu)的聯(lián)柵晶體管，其特征在于:所述摻雜多晶硅電阻的位置在聯(lián)柵晶體管的周邊與高壓環(huán)鄰接處。
【文檔編號(hào)】H01L27/07GK103730466SQ201310656181
【公開(kāi)日】2014年4月16日 申請(qǐng)日期:2013年12月6日 優(yōu)先權(quán)日:2013年12月6日
【發(fā)明者】李思敏 申請(qǐng)人:李思敏