一種用于esd保護的低觸發(fā)電壓抗閂鎖scr的制作方法
【專利摘要】本發(fā)明涉及半導體器件技術，具體的說是涉及一種用于ESD保護的低觸發(fā)電壓抗閂鎖SCR。本發(fā)明的一種用于ESD保護的低觸發(fā)電壓抗閂鎖SCR，包括P型襯底（1），所述P型襯底1中設置有第一N阱注入區(qū)2和P阱注入區(qū)4，其特征在于，還包括第二N阱注入區(qū)3，所述第二N阱注入區(qū)3設置在第二N+型注入區(qū)12的下端面，并分別與第二N+型注入區(qū)12和P阱注入區(qū)4連接。本發(fā)明的有益效果為，能有效提高維持電壓和降低觸發(fā)電壓，在芯片不上電的情況下?lián)碛休^低的觸發(fā)電壓和較強的電流泄放能力，又能在芯片上電后自動提高其維持電壓以防止閂鎖效應對電路帶來的影響，從而對芯片進行動態(tài)保護，同時本發(fā)明的結構與傳統(tǒng)工藝兼容，無需添加額外的掩膜版，成本不會增加。
【專利說明】—種用于ESD保護的低觸發(fā)電壓抗閂鎖SCR
【技術領域】
[0001]本發(fā)明涉及半導體器件技術，具體的說是涉及一種用于ESD (ElectrostaticDischarge,簡稱為 ESD)防護的一種帶有控制端的 SCR (Silicon Controlled Rectifier)結構。
【背景技術】
[0002]隨著集成電路制造工藝的提聞，芯片的尺寸越來越小，在芯片性能提聞的同時，芯片更容易受到ESD的損壞。ESD脈沖可以產生瞬時的高壓對器件以及電路造成不可逆的永久性損壞。據統(tǒng)計，半導體產業(yè)每年因ESD所造成的經濟損失達數十億美元，因此，靜電泄放防護問題也成為了芯片設計中不可忽視的問題。
[0003]為了防止ESD的損害，電路一般都需要外接ESD保護裝置來進行及時的保護。通常的做法是在PAD旁設置ESD保護器件如圖1所示。常用的ESD保護器件有二極管(Diode)，雙極結型晶體管(BJT)，柵極接地NMOS管(GGNMOS)，可控硅整流器(SCR)如圖2所示，主要包括P型襯底I，P型襯底I中設置有第一 N阱注入區(qū)2和P阱注入區(qū)4，第一 N阱注入區(qū)2中設置有相互獨立的第一 N+型注入區(qū)11和第一 P+型注入區(qū)21，第一 N阱注入區(qū)2的上端面設置有陽極金屬電極51，陽極金屬電極51與第一 N+型注入區(qū)11和第一 P+型注入區(qū)21連接，P阱注入區(qū)4中設置有相互獨立的第三N+型注入區(qū)13和第二 P+型注入區(qū)22，P阱注入區(qū)4的上端面設置有陰極金屬電極53，陰極金屬電極53與第三N+型注入區(qū)13和第二P+型注入區(qū)22連接，第一 P+型注入區(qū)21和第三N+型注入區(qū)13之間設置有第一厚場氧區(qū)31。由于ESD保護器件要求在芯片不上電情況下有較低的觸發(fā)電壓以及有較強的電流泄放能力。因此電流能力很強且觸發(fā)電壓很低的低電壓觸發(fā)可控硅整流器(LVTSCR)如圖3所示，在可控硅整流器的基礎上增加了第二 N+型注入區(qū)12，第二 N+型注入區(qū)12與P阱注入區(qū)4連接，第二 N+型注入區(qū)12與第三N+型注入區(qū)13之間的P阱注入區(qū)4的上端面設置有第一薄氧化區(qū)32，第一薄氧化區(qū)32的上端面設置有多晶硅電極41，成為了當下討論的熱點。當ESD脈沖來臨時，LVTSCR結構中的橫跨N阱與P阱的N+區(qū)與P阱組成的PN結首先擊穿，擊穿后電流流過N阱并在N阱寄生電阻上產生壓降，當N阱電阻兩端壓降達PN結正向導通壓降(約0.7V)時，寄生PNP管開啟。同理寄生NPN管也開啟，即LVTSCR被觸發(fā)。觸發(fā)后由于LVTSCR導通電阻非常小，因此發(fā)生snapback (snapback現象為驟回轉現象,是由于器件內部被擊穿后，寄生BJT的開啟，從而導致電流增加，電壓卻降低，在1-V曲線上表現會曲線回轉的現象，因此稱為驟回轉現象)后的維持電壓非常低(一般低于電源電壓)，因此它在ESD電流下的功耗也非常低，不易因ESD應力引起熱損毀。但同時，當芯片上電以后，噪聲電壓脈沖有時會誤觸發(fā)LVTSCR器件，并在導通后處于一種低阻抗狀態(tài)，這種現象叫做閂鎖效應(latch-up)。為了防止這些負面效應的產生，需要將ESD器件的維持電壓抬高到電源電壓之上。結合上文，ESD防護需要在芯片不上電時有較低的觸發(fā)電壓和較強的抗ESD能力；在芯片上電后需要較高的維持電壓。而目前傳統(tǒng)的結構并不能兼顧這些需求。
[0004]在相關的技術中，為了防止芯片上電后的閂鎖效應現象并提高器件的抗噪聲能力，有人提出通過拉寬器件尺寸來提高維持電壓，但這樣會增加芯片面積。也有人提出通過在陽極下制作N型埋層來提升維持電壓，但這樣就增加了工藝的復雜度，成本也隨之增加。
【發(fā)明內容】
[0005]本發(fā)明所要解決的，就是針對上述問題，提出一種在芯片不上電的情況下?lián)碛休^低的觸發(fā)電壓和較強的電流泄放能力，又能在芯片上電后自動提高其維持電壓以防止閂鎖效應對電路帶來的影響，從而對芯片進行動態(tài)保護的低觸發(fā)電壓抗閂鎖SCR。
[0006]本發(fā)明解決上述技術問題所采用的技術方案是:一種用于ESD保護的低觸發(fā)電壓抗閂鎖SCR，包括P型襯底1，所述P型襯底I中設置有第一 N阱注入區(qū)2和P阱注入區(qū)4，所述第一 N阱注入區(qū)2中設置有相互獨立的第一 N+型注入區(qū)11和第一 P+型注入區(qū)21，所述第一 N阱注入區(qū)2的上端面設置有陽極金屬電極51，所述陽極金屬電極51與第一 N+型注入區(qū)11和第一 P+型注入區(qū)21連接，所述第一 N阱注入區(qū)2和P阱注入區(qū)4之間設置有第二 N+型注入區(qū)12，所述第二 N+型注入區(qū)12與P阱注入區(qū)4連接，所述第二 N+型注入區(qū)12的上端面設置有控制端金屬電極52，所述第二 N+型注入區(qū)12與第一 P+型注入區(qū)21之間的設置有第一厚場氧區(qū)31，所述P阱注入區(qū)4中設置有相互獨立的第三N+型注入區(qū)13和第二 P+型注入區(qū)22，所述P阱注入區(qū)4的上端面設置有陰極金屬電極53，所述陰極金屬電極53與第三N+型注入區(qū)13和第二 P+型注入區(qū)22連接，所述第二 N+型注入區(qū)12與第
三N+型注入區(qū)13之間的P阱注入區(qū)4的上端面設置有第一薄氧化區(qū)32，所述第一薄氧化區(qū)32的上端面設置有多晶硅電極41，其特征在于，還包括第二 N阱注入區(qū)3，所述第二 N阱注入區(qū)3設置在第二 N+型注入區(qū)12的下端面，并分別與第二 N+型注入區(qū)12和P阱注入區(qū)4連接。
[0007]具體的，所述第一 N阱注入區(qū)2中還設置有第四N+型注入區(qū)10，所述第四N+型注入區(qū)10分別與第一 P+型注入區(qū)21和第一厚場氧區(qū)31連接。
[0008]本發(fā)明的有益效果為，能有效提高維持電壓和降低觸發(fā)電壓，在芯片不上電的情況下?lián)碛休^低的觸發(fā)電壓和較強的電流泄放能力，又能在芯片上電后自動提高其維持電壓以防止閂鎖效應對電路帶來的影響，從而對芯片進行動態(tài)保護，同時本發(fā)明的結構與傳統(tǒng)工藝兼容，無需添加額外的掩膜版，因此成本也不會增加。
【專利附圖】
【附圖說明】
[0009]圖1是ESD保護器件的邏輯示意框圖；
[0010]圖2是傳統(tǒng)的SCR結構示意圖；
[0011]圖3是LVTSCR結構示意圖；
[0012]圖4是實施例1的SCR結構示意圖；
[0013]圖5是實施例2的SCR結構示意圖；
[0014]圖6是實施例1正常使用時的連接示意圖；
[0015]圖7是實施例1中當控制端浮空時的結構示意圖；
[0016]圖8為實施例1中空穴電流的路徑不意圖；
[0017]圖9為實施例2在正常使用時的連接示意圖?！揪唧w實施方式】
[0018]下面結合附圖和實施例，詳細描述本發(fā)明的技術方案:
[0019]實施例1:
[0020]如圖4所示，本例的器件結構包括:P型襯底I ;位于P型襯底部分表面的第一 N阱注入區(qū)2 ;位于P型襯底部分表面的P阱注入區(qū)4，P阱注入區(qū)位于第一 N阱注入區(qū)的右側且兩者不相接；位于P型襯底部分表面的第二 N阱注入區(qū)3，第二 N阱注入區(qū)3位于第一 N阱注入區(qū)2和P阱注入區(qū)4中間并且和第一 N阱注入區(qū)2不相接，與P阱注入區(qū)4的左邊緣相切；位于第一 N阱注入區(qū)2內部部分表面的第一 N+型注入區(qū)11 ;位于第一 N阱注入區(qū)2內部部分表面的第一 P+型注入區(qū)21 ;位于第二 N阱注入區(qū)內部部分表面的第二 N+型注入區(qū)12，第二 N+型注入區(qū)的左右兩端分別與第二 N阱注入區(qū)3的左右兩端相切；位于P阱內部部分表面的第三N+型注入區(qū)13 ;位于P阱內部部分表面的第二 P+型注入區(qū)22，第二P+型注入區(qū)22位于第三N+型注入區(qū)13的右側并與其相切或相離；位于P型襯底部分表面的第一厚場氧區(qū)31 ;位于P型襯底部分表面的第一薄氧化區(qū)32，第一薄氧化區(qū)32左端位于第二 N+型注入區(qū)12右邊緣上方，右端位于第三N+型注入區(qū)13左邊緣上方；位于第一薄氧化區(qū)32上方的多晶硅電極41，多晶硅電極41的左邊緣與右邊緣分別和第一薄氧化區(qū)32的左邊緣與右邊緣對齊；第一 N+型注入區(qū)11和第一 P+型注入區(qū)21用陽極金屬電極51相連并作為器件的陽極；第三N+型注入區(qū)13和第二 P+型注入區(qū)22用陰極金屬電極53相連作為器件的陰極；多晶硅電極41與器件陰極相連；第二 N+型注入區(qū)12用控制端金屬電極52引出并作為器件的控制端。
[0021]具體應用方式如圖6所示，將陽極接VCC或I/O 口，陰極接GND，控制端接一個適當的恒定正向電壓。
[0022]當芯片沒有上電時，由于控制端是浮空的，因此，此結構退化成一個類似于普通LVTSCR的結構(如圖7所示)。此時如果有ESD脈沖出現在VCC或I/O 口上，器件中的第一N阱注入區(qū)2和第二 N+注入區(qū)12間很容易發(fā)生穿通。穿通后，隨著電壓的增加，第二 N+注入區(qū)12的右邊緣和P阱注入區(qū)4構成的PN結首先擊穿(類似于LVTSCR的擊穿)。在擊穿后電流的作用下，當第一 N阱注入區(qū)2的寄生電阻壓降升至PN結正向導通壓降(約0.7V)時，此SCR結構中的第一 P+注入區(qū)21、第一 N阱注入區(qū)2、P型襯底I所構成的PNP三極管開啟。同理，寄生NPN管也被開啟，即此結構被觸發(fā)。一方面，由于此結構的維持電壓較低，導通電阻小，因此功耗也非常低，器件本身不易因ESD應力引起熱損毀。另一方面，由于較低的觸發(fā)電壓，使得與之并聯(lián)的電路會得到很好的保護。
[0023]當芯片上電后，器件的控制端開始發(fā)揮作用。若在某一時刻，VCC或某I/O 口上出現一個正的噪聲電壓脈沖時。即使此SCR結構被誤觸發(fā)，由于其維持電壓高于VCC的正常工作電壓，在噪聲消失后，此SCR將重新被關斷，因此并聯(lián)的電路不會受到閂鎖效應的影響。
[0024]形成這種抗閂鎖能力的原因是:器件被開啟后，在此器件內部，對于電子流來說，由于控制端接的是一個正向偏置電壓。一部分電子會從陰極流向控制端而無法形成陽極電流，另一部分電子中有一小部分會與P型襯底I中的空穴復合也無法形成陽極電流，剩下的電子才會與從陽極發(fā)射過來的空穴復合，形成從陽極到陰極的電流。而對于空穴流來說，由于控制端下PN結是反偏的，所以空穴流必須繞過此反偏結與電子復合(如圖8所示)，這樣使得空穴電流路徑變長，更多的空穴被復合?？梢姡绻薙CR要維持自開啟狀態(tài)，相比于普通SCR結構則需要更高的電壓，從而提高了維持電壓的值。
[0025]實施例2:
[0026]如圖5所示，本例與實施例1不同的地方是在第一 P+注入區(qū)21的右側添加一個第四N+型注入區(qū)10，第四N+型注入區(qū)10左側與第一 P+注入區(qū)21右側相切，第四N+型注入區(qū)10的右側與第一 N阱注入區(qū)2右側相離。第一 N+注入區(qū)11、第一 P+注入區(qū)21和第四N+型注入區(qū)10用陽極金屬電極51引出作為器件陽極。第一厚場氧區(qū)31左側與第四N+型注入區(qū)10右邊緣相切，其他不變。
[0027]具體應用方式如圖9所示,其工作原理與實施例1相同,在此不再贅述。
[0028]綜上所述，本發(fā)明提供了一種用于靜電放電保護的新型SCR器件。在芯片不上電的情況下，由于ESD電流仍通過類似LVTSCR的結構泄放，因此觸發(fā)電壓低，ESD能力很強。在芯片上電后，由于控制端對電子空穴電流的影響，使得器件維持電壓上升，抗閂鎖能力變強。由于此結構并不需要增加額外的掩膜版，也不需要特殊工藝，因此，成本也不會增加。
【權利要求】
1.一種用于ESD保護的低觸發(fā)電壓抗閂鎖SCR，包括P型襯底(I )，所述P型襯底(I)中設置有第一 N阱注入區(qū)(2)和P阱注入區(qū)(4)，所述第一 N阱注入區(qū)(2)中設置有相互獨立的第一 N+型注入區(qū)(11)和第一 P+型注入區(qū)(21 )，所述第一 N阱注入區(qū)(2)的上端面設置有陽極金屬電極(51)，所述陽極金屬電極(51)與第一 N+型注入區(qū)(11)和第一 P+型注入區(qū)(21)連接，所述第一 N阱注入區(qū)(2)和P阱注入區(qū)(4)之間設置有第二 N+型注入區(qū)(12)，所述第二N+型注入區(qū)(12)與P阱注入區(qū)(4)連接，所述第二 N+型注入區(qū)(12)的上端面設置有控制端金屬電極(52)，所述第二 N+型注入區(qū)(12)與第一 P+型注入區(qū)(21)之間的設置有第一厚場氧區(qū)(31)，所述P阱注入區(qū)(4)中設置有相互獨立的第三N+型注入區(qū)(13)和第二P+型注入區(qū)(22)，所述P阱注入區(qū)(4)的上端面設置有陰極金屬電極(53)，所述陰極金屬電極(53)與第三N+型注入區(qū)(13)和第二 P+型注入區(qū)(22)連接，所述第二 N+型注入區(qū)(12)與第三N+型注入區(qū)(13)之間的P阱注入區(qū)(4)的上端面設置有第一薄氧化區(qū)(32)，所述第一薄氧化區(qū)(32)的上端面設置有多晶硅電極(41)，其特征在于，還包括第二N阱注入區(qū)(3)，所述第二 N阱注入區(qū)(3)設置在第二 N+型注入區(qū)(12)的下端面，并分別與第二 N+型注入區(qū)(12)和P阱注入區(qū)(4)連接。
2.根據權利要求1所述的一種用于ESD保護的低觸發(fā)電壓抗閂鎖SCR，其特征在于，所述第一 N阱注入區(qū)(2)中還設置有第四N+型注入區(qū)(10)，所述第四N+型注入區(qū)(10)分別與第一 P+型注入區(qū)(21)和第一厚場氧區(qū)(31)連接。
【文檔編號】H01L27/02GK103633086SQ201310703058
【公開日】2014年3月12日 申請日期:2013年12月19日 優(yōu)先權日:2013年12月19日
【發(fā)明者】喬明, 齊釗, 馬金榮, 薛騰飛, 樊航, 盛玉榮, 蔣苓利 申請人:電子科技大學