一種容量為512K×40bit的立體封裝SRAM存儲(chǔ)器的制造方法
【專利摘要】本實(shí)用新型涉及一種容量為512K×40bit的立體封裝SRAM存儲(chǔ)器，包括四個(gè)容量為256K×16bit的SRAM芯片：第一SRAM芯片、第二SRAM芯片、第三SRAM芯片、第四SRAM芯片，及一個(gè)容量為512K×8bit的第五SRAM芯片；還包括從下至上進(jìn)行堆疊的一個(gè)引線框架層和五個(gè)芯片層，引線框架層上設(shè)有用于對(duì)外連接的引腳，五個(gè)SRAM芯片分別一一對(duì)應(yīng)地設(shè)于五個(gè)芯片層上；所述堆疊的一個(gè)引線框架層和五個(gè)芯片層經(jīng)灌封、切割后在周邊上露出電氣連接引腳，并在外表面設(shè)有鍍金連接線；鍍金連接線將所述一個(gè)引線框架層和五個(gè)芯片層上露出的電氣連接引腳進(jìn)行相應(yīng)連接，引線框架層的引腳作為對(duì)外接入信號(hào)與對(duì)外輸出信號(hào)的物理連接物。本實(shí)用新型能相對(duì)降低占用印刷電路板的平面空間。
【專利說明】—種容量為512KX40bit的立體封裝SRAM存儲(chǔ)器
【【技術(shù)領(lǐng)域】】
[0001]本實(shí)用新型涉及存儲(chǔ)設(shè)備，尤其涉及一種容量為512KX40bit的立體封裝SRAM存儲(chǔ)器。
【【背景技術(shù)】】
[0002]目前，很多印刷電路板(PCB)上都需要裝有SRAM存儲(chǔ)芯片(SRAM:靜態(tài)隨機(jī)數(shù)據(jù)存儲(chǔ)器)，由于每一 SRAM存儲(chǔ)芯片的容量有限，如果在某一應(yīng)用是要使用很大的SRAM存儲(chǔ)空間，那么就要擴(kuò)充印刷電路板的面積，然后在上面貼置多個(gè)SRAM存儲(chǔ)芯片。
[0003]由于在一些特定場(chǎng)所，對(duì)某些使用印刷電路板的設(shè)備所占用的平面空間有一定的限制，可能就需要降低印刷電路板的平面面積；這樣的話，相對(duì)較難地?cái)U(kuò)充SRAM印刷電路板(PCB)上的存儲(chǔ)空間。
【實(shí)用新型內(nèi)容】
[0004]本實(shí)用新型要解決的技術(shù)問題是提供一種容量為512KX40bit的立體封裝SRAM存儲(chǔ)器，其能相對(duì)降低占用印刷電路板的平面空間。
[0005]上述技術(shù)問題通過以下技術(shù)方案實(shí)現(xiàn):
[0006]一種容量為512KX40bit的立體封裝SRAM存儲(chǔ)器，其特征在于，包括四個(gè)容量為256KX16bit的SRAM芯片:第一 SRAM芯片、第二 SRAM芯片、第三SRAM芯片、第四SRAM芯片，及一個(gè)容量為512KX8bit的第五SRAM芯片；還包括從下至上進(jìn)行堆疊的一個(gè)引線框架層和五個(gè)芯片層，引線框·架層上設(shè)有用于對(duì)外連接的引腳，五個(gè)SRAM芯片分別一一對(duì)應(yīng)地設(shè)于五個(gè)芯片層上；所述堆疊的一個(gè)引線框架層和五個(gè)芯片層經(jīng)灌封、切割后在周邊上露出電氣連接引腳，并在外表面設(shè)有鍍金連接線；鍍金連接線將所述一個(gè)引線框架層和五個(gè)芯片層上露出的電氣連接引腳進(jìn)行相應(yīng)連接，引線框架層的引腳作為對(duì)外接入信號(hào)與對(duì)外輸出信號(hào)的物理連接物。
[0007]所述五個(gè)SRAM芯片的讀信號(hào)線、寫信號(hào)線分別對(duì)應(yīng)復(fù)合；第一 SRAM芯片與第二SRAM芯片的片選信號(hào)線復(fù)合,第三SRAM芯片與第四SRAM芯片的片選信號(hào)線復(fù)合；第一SRAM芯片與第二 SRAM芯片的低位字節(jié)選擇信號(hào)線復(fù)合，第一 SRAM芯片與第二 SRAM芯片的高位字節(jié)選擇信號(hào)線復(fù)合，第三SRAM芯片與第四SRAM芯片的低位字節(jié)選擇信號(hào)線復(fù)合，第三SRAM芯片與第四SRAM芯片的高位字節(jié)選擇信號(hào)線復(fù)合；第一 SRAM芯片與第三SRAM芯片的16位數(shù)據(jù)線復(fù)合構(gòu)成數(shù)據(jù)總線的低16位，第二 SRAM芯片與第四SRAM芯片的16位數(shù)據(jù)線復(fù)合構(gòu)成數(shù)據(jù)總線的中16位，第五芯片的8位數(shù)據(jù)線構(gòu)成數(shù)據(jù)總線的高8位。
[0008]第五芯片由兩個(gè)256KX8bit的存儲(chǔ)單元構(gòu)成，兩個(gè)256KX 8bit的存儲(chǔ)單元的片選信號(hào)線復(fù)合形成第五芯片的片選信號(hào)線，兩個(gè)256KX8bit的存儲(chǔ)單元的數(shù)據(jù)線復(fù)合形成第五芯片的8位數(shù)據(jù)線；兩個(gè)256KX8bit的存儲(chǔ)單元的讀信號(hào)線、寫信號(hào)線分別對(duì)應(yīng)復(fù)合并形成第五芯片的讀信號(hào)線、寫信號(hào)線。
[0009]由四個(gè)容量為256KX16bit的SRAM芯片及一個(gè)容量為512KX8bit的SRAM芯片之間連接成容量為512KX40bit的SRAM存儲(chǔ)器的技術(shù)可以采用本【技術(shù)領(lǐng)域】人員通常掌握的技術(shù)，本實(shí)用新型的首要?jiǎng)?chuàng)造點(diǎn)是利用五個(gè)芯片層來置放SRAM芯片，然后通過堆疊、灌封、切割后在外表面設(shè)置鍍金連接線以將置芯片的五個(gè)芯片層和一個(gè)引線框架層的引腳接線連接成一個(gè)SRAM存儲(chǔ)器。可見，本實(shí)用新型通立體封裝方式避免在一個(gè)芯片層上進(jìn)行并置所有SRAM芯片，減少了占用印刷電路板的平面空間，從而減少了印刷電路板的平面空間，尤其適合應(yīng)用于航空、航天領(lǐng)域。本實(shí)用新型進(jìn)一步具體了本申請(qǐng)自身設(shè)計(jì)的四個(gè)容量為256KX16bit的SRAM芯片及一個(gè)容量為512KX8bit的SRAM芯片之間的連接關(guān)系。
【【專利附圖】

【附圖說明】】
[0010]圖1為實(shí)施例一的本實(shí)用新型的截面圖；
[0011]圖2為實(shí)施例一的本實(shí)用新型的內(nèi)部結(jié)構(gòu)示意圖。
【【具體實(shí)施方式】】
[0012]實(shí)施例一
[0013]如圖1和圖2所示，本實(shí)施例提供的一種容量為512KX40bit的立體封裝SRAM存儲(chǔ)器，包括從下至上進(jìn)行堆疊的一個(gè)引線框架層和五個(gè)芯片層:一設(shè)有用于對(duì)外連接的引腳11的引線框架層I，一貼裝有第一 SRAM芯片21的第一芯片層2，一貼裝有第二 SRAM芯片31的第二芯片層3，一貼裝有第三SRAM芯片41的第三芯片層4，一貼裝有第四SRAM芯片51的第四芯片層5，一貼裝有第五SRAM芯片61的第五芯片層6 ;SRAM芯片21、31、41、51均為256KbX16bit的SRAM芯片，第五SRAM芯片61為512Kb X 8bit的SRAM芯片；堆疊的一個(gè)引線框架層和五個(gè) 芯片層經(jīng)灌封、切割后在周邊上露出電氣連接引腳，并在外表面設(shè)有鍍金連接線；鍍金連接線將引線框架層和芯片層上露出的電氣連接引腳進(jìn)行相應(yīng)連接以形成一個(gè)存儲(chǔ)容量達(dá)20Mb、數(shù)據(jù)總線寬度達(dá)40位、引腳封裝為S0P-84 (84個(gè)引腳)封裝的立體封裝SRAM存儲(chǔ)器，引線框架層I的引腳11作為立體封裝SRAM存儲(chǔ)器的對(duì)外接入信號(hào)與對(duì)外輸出信號(hào)的物理連接物。
[0014]其中，所述五個(gè)SRAM芯片的讀信號(hào)線、寫信號(hào)線分別對(duì)應(yīng)復(fù)合。
[0015]第一 SRAM芯片21與第二 SRAM芯片31的片選信號(hào)線復(fù)合成一個(gè)片選信號(hào)線CS0,構(gòu)成一個(gè)256KX32bit的存儲(chǔ)單元；第一 SRAM芯片21與第二 SRAM芯片31的低位字節(jié)選擇信號(hào)線復(fù)合成一個(gè)字節(jié)選擇信號(hào)線#B0，第一 SRAM芯片21與第二 SRAM芯片31的高位字節(jié)選擇信號(hào)線復(fù)合成一個(gè)字節(jié)選擇信號(hào)線#B1 ;第三SRAM芯片41與第四SRAM芯片51的片選信號(hào)線復(fù)合成一個(gè)片選信號(hào)線CS1，構(gòu)成一個(gè)256KX32bit的存儲(chǔ)單元；第三SRAM芯片41與第四SRAM芯片51的低位字節(jié)選擇信號(hào)線復(fù)合成一個(gè)字節(jié)選擇信號(hào)線#B2，第三SRAM芯片41與第四SRAM芯片51的高位字節(jié)選擇信號(hào)線復(fù)合成一個(gè)字節(jié)選擇信號(hào)線#B3 ;第一SRAM芯片21與第三SRAM芯片41的16位數(shù)據(jù)線復(fù)合構(gòu)成數(shù)據(jù)總線的低16位，第二 SRAM芯片31與第四SRAM芯片51的16位數(shù)據(jù)線復(fù)合構(gòu)成數(shù)據(jù)總線的中16位，第五芯片61的8位數(shù)據(jù)線構(gòu)成數(shù)據(jù)總線的高8位。
[0016]第五芯片61由兩個(gè)256KX8bit的存儲(chǔ)單元構(gòu)成，兩個(gè)256KX8bit的存儲(chǔ)單元的片選信號(hào)線復(fù)合形成第五芯片61的片選信號(hào)線CS2，兩個(gè)256KX Sbit的存儲(chǔ)單元的數(shù)據(jù)線復(fù)合形成第五芯片61的8位數(shù)據(jù)線；兩個(gè)256KX8bit的存儲(chǔ)單元的字節(jié)選擇信號(hào)線分別形成第五芯片61的兩條字節(jié)選擇信號(hào)線并作為本存儲(chǔ)器的兩條字節(jié)選擇信號(hào)線#B4、#B5，第五芯片61的兩個(gè)256KX8bit的存儲(chǔ)單元的存儲(chǔ)空間地址分配由B4、B5、CS2操作完成。
[0017]兩個(gè)256KX8bit的存儲(chǔ)單元的讀信號(hào)線、寫信號(hào)線分別對(duì)應(yīng)復(fù)合并形成第五芯片61的讀信號(hào)線、寫信號(hào)線。
[0018]上述立體封裝SRAM存儲(chǔ)器的制備過程如下:
[0019](I)將引腳11焊接在引線框架層I上；將SRAM芯片21、31、41、51、61分別對(duì)應(yīng)地設(shè)置在芯片層2、3、4、5、6上；
[0020](2)將引線框架層1、第一芯片層2、第二芯片層3、第三芯片層4、第四芯片層5、第五芯片層6從下至上進(jìn)行堆疊；
[0021](3)使用環(huán)氧樹脂對(duì)一個(gè)引線框架層和五個(gè)芯片層進(jìn)行灌封，對(duì)灌封后的一個(gè)引線框架層和五個(gè)芯片層進(jìn)行切割，以讓一個(gè)引線框架層和五個(gè)芯片層在各自的周邊上露出電氣連接引腳；
[0022](4)對(duì)一個(gè)引線框架層和五個(gè)芯片層進(jìn)行表面鍍金以形成鍍金層，此時(shí)，鍍金層與五個(gè)芯片層在各自的周邊上露出的電氣連接引腳連接，露出的電氣連接引腳之間都相互連接且同時(shí)也連接引腳；
[0023](5)為了把該分離的信號(hào)結(jié)點(diǎn)分割開，對(duì)鍍金層進(jìn)行表面連線雕刻以形成鍍金連接線，鍍金連接線將引線框架層和芯片層上露出的電氣連接引腳進(jìn)行關(guān)聯(lián)連接以形成一個(gè)存儲(chǔ)容量達(dá)20Mb、數(shù)據(jù)總線寬度達(dá)40位、引腳封裝為S0P-84 (84個(gè)引腳)封裝的立體封裝SRAM存儲(chǔ)器，引線框架層I的引腳11作為立體封裝SRAM存儲(chǔ)器的對(duì)外接入信號(hào)與對(duì)外輸出信號(hào)的物理連接物。
[0024]本立體封裝SRAM存儲(chǔ)器的各引腳的具體用途如表1。
[0025]表1引腳的具體用途
[0026]
【權(quán)利要求】
1.一種容量為512KX40bit的立體封裝SRAM存儲(chǔ)器，其特征在于，包括四個(gè)容量為256KX16bit的SRAM芯片:第一 SRAM芯片、第二 SRAM芯片、第三SRAM芯片、第四SRAM芯片，及一個(gè)容量為512KX8bit的第五SRAM芯片；還包括從下至上進(jìn)行堆疊的一個(gè)引線框架層和五個(gè)芯片層，引線框架層上設(shè)有用于對(duì)外連接的引腳，五個(gè)SRAM芯片分別一一對(duì)應(yīng)地設(shè)于五個(gè)芯片層上；所述堆疊的一個(gè)引線框架層和五個(gè)芯片層經(jīng)灌封、切割后在周邊上露出電氣連接引腳，并在外表面設(shè)有鍍金連接線；鍍金連接線將所述一個(gè)引線框架層和五個(gè)芯片層上露出的電氣連接引腳進(jìn)行相應(yīng)連接，引線框架層的引腳作為對(duì)外接入信號(hào)與對(duì)外輸出信號(hào)的物理連接物。
2.根據(jù)權(quán)利要求1所述的一種容量為512KX40bit的立體封裝SRAM存儲(chǔ)器，其特征在于，所述五個(gè)SRAM芯片的讀信號(hào)線、寫信號(hào)線分別對(duì)應(yīng)復(fù)合；第一 SRAM芯片與第二 SRAM芯片的片選信號(hào)線復(fù)合，第三SRAM芯片與第四SRAM芯片的片選信號(hào)線復(fù)合；第一 SRAM芯片與第二 SRAM芯片的低位字節(jié)選擇信號(hào)線復(fù)合，第一 SRAM芯片與第二 SRAM芯片的高位字節(jié)選擇信號(hào)線復(fù)合，第三SRAM芯片與第四SRAM芯片的低位字節(jié)選擇信號(hào)線復(fù)合，第三SRAM芯片與第四SRAM芯片的高位字節(jié)選擇信號(hào)線復(fù)合；第一 SRAM芯片與第三SRAM芯片的16位數(shù)據(jù)線復(fù)合構(gòu)成數(shù)據(jù)總線的低16位，第二 SRAM芯片與第四SRAM芯片的16位數(shù)據(jù)線復(fù)合構(gòu)成數(shù)據(jù)總線的中16位，第五芯片的8位數(shù)據(jù)線構(gòu)成數(shù)據(jù)總線的高8位。
3.根據(jù)權(quán)利要求1或2所述的一種容量為512KX40bit的立體封裝SRAM存儲(chǔ)器，其特征在于，第五芯片由兩個(gè)256KX 8bit的存儲(chǔ)單元構(gòu)成，兩個(gè)256KX 8bit的存儲(chǔ)單元的片選信號(hào)線復(fù)合形成第五芯片的片選信號(hào)線，兩個(gè)256KX8bit的存儲(chǔ)單元的數(shù)據(jù)線復(fù)合形成第五芯片的8位數(shù)據(jù)線；兩個(gè)256KX8bit的存儲(chǔ)單元的讀信號(hào)線、寫信號(hào)線分別對(duì)應(yīng)復(fù)合并形成第五芯片的讀信號(hào)線、寫信號(hào)線。
【文檔編號(hào)】H01L23/31GK203644771SQ201320683118
【公開日】2014年6月11日 申請(qǐng)日期:2013年10月30日 優(yōu)先權(quán)日:2013年10月30日
【發(fā)明者】顏軍, 黃小虎 申請(qǐng)人:珠海歐比特控制工程股份有限公司