具有靜電放電(esd)保護(hù)的電源的制作方法
【專利摘要】一種裝置包括：第一PFET(M1)(210)，其包括第一本征體二極管(215)；靜電放電(ESD)子電路(ESD1)(222)，其耦合于第一PFET(210)的源極；反向偏置電壓元件，例如齊納二極管(240)，其陽(yáng)極耦合于第一PFET(210)的柵極(VG)；第二PFET(M2)(250)，其具有與齊納二極管(240)的陰極耦合的源極；電容器(C1)(270)，其耦合于第二PFET(250)的柵極；第一電阻器(R1)(260)，其耦合于第二PFET(250)的柵極。該裝置可以同時(shí)保護(hù)正向和負(fù)向靜電瞬態(tài)放電事件。
【專利說(shuō)明】具有靜電放電（ESD)保護(hù)的電源

【技術(shù)領(lǐng)域】
[0001] 本申請(qǐng)總體涉及靜電放電（ESD)保護(hù)，并且更具體地涉及免于遭受正和負(fù)電流尖 峰脈沖（spike)的ESD保護(hù)，其中該ESD保護(hù)包括將以下三個(gè)特征整合于一個(gè)電路中：（1) 當(dāng)施加正電源時(shí)允許正常的DC操作并提供低阻抗；（2)當(dāng)施加負(fù)電壓時(shí)阻止負(fù)向DC電壓； 以及（3)同時(shí)為正ESD事件和負(fù)ESD事件提供電流路徑。

【背景技術(shù)】
[0002] 在許多系統(tǒng)的正常使用過(guò)程中，電源隨著時(shí)間的推移將被去除和重新連接。每次 重新連接電源都存在對(duì)電源進(jìn)行不合適連接的幾率。例如，在電池供電的應(yīng)用中，電池可能 被反向地插入。在可再充電系統(tǒng)中，電池充電器可能被錯(cuò)誤地連接，或者不兼容的電池充電 器可能被連接。在其他系統(tǒng)中，電源組件可能被錯(cuò)誤地連接到系統(tǒng)。因?yàn)閮?nèi)部電路的寄生 二極管甚至ESD (靜電放電）電路可能被正向偏置且汲取大電流，所以反向的電池、電池充 電器或電源連接是危險(xiǎn)的。這些大電流可能破壞ESD的結(jié)構(gòu)以及內(nèi)部電路。
[0003] 因此，本領(lǐng)域中存在解決與常規(guī)電源電路相關(guān)聯(lián)的問(wèn)題的需求。


【發(fā)明內(nèi)容】

[0004] 第一方面提供一種裝置，其包括：第一 p型場(chǎng)效應(yīng)晶體管（PFET)，其包含第一寄生 體二極管；靜電放電（ESD)子電路，其耦合于第一 PFET的源極；反向偏置電壓元件，其陽(yáng)極 耦合于第一 PFET的柵極；第二PFET，其具有耦合于反向偏置電壓元件的陰極的源極；電容 器，其耦合于第二PFET的柵極；以及第一電阻元件，其耦合于第二PFET的柵極。
[0005] 第二方面提供一種裝置，其包括：第一 PFET，其具有第一寄生體二極管；ESD，其耦 合于第一 PFET的源極；反向偏置電壓元件，其陽(yáng)極耦合于第一 PFET的柵極；第二PFET，其 具有第二寄生體二極管，并具有耦合于反向偏置電壓元件的陰極的源極；第一電阻元件，其 耦合于第二PFET的柵極；第二電阻元件，其耦合在第一 PFET的柵極和地之間；電容器，其 耦合于第二PFET的柵極，其中該電容器并聯(lián)耦合在第二PFET的漏極和第二PFET的柵極之 間，并且其中該第一電阻元件還耦合于地。
[0006] 第三方面提供一種裝置，其包括：第一 PFET，其具有第一寄生體二極管；ESD，其耦 合于第一 PFET的源極；反向偏置電壓元件，其陽(yáng)極耦合于第一 PFET的柵極；第二PFET，其 具有第二寄生體二極管，并具有耦合于反向偏置電壓元件的陰極的源極；第一電阻元件，其 奉禹合于第二PFET的柵極；第二電阻，其稱合在第一 PFET的柵極和地之間；電容器，其f禹合 于第二PFET的柵極，其中該電容器并聯(lián)耦合在第二PFET的漏極和第二PFET的柵極之間， 其中第一電阻元件還耦合于地，并且第一節(jié)點(diǎn)耦合于第一 PFET的漏極、第二PFET的漏極和 電容器。

【專利附圖】

【附圖說(shuō)明】
[0007] 圖1示出現(xiàn)有技術(shù)的靜電放電（ESD)保護(hù)電路系統(tǒng)。
[0008] 圖2示出根據(jù)本發(fā)明的原理構(gòu)造的ESD保護(hù)電路的實(shí)施例。
[0009] 圖3示出圖1的電路系統(tǒng)與圖2的電路之間的電路置著區(qū)（footprint)的比較。 [0010] 圖4是圖2中ESD保護(hù)電路的VDDPIN和GND節(jié)點(diǎn)之間的正極性ESD尖峰脈沖的 電壓與時(shí)間的模擬。
[0011] 圖5是圖2中ESD保護(hù)電路的VDDPIN和GND節(jié)點(diǎn)之間的負(fù)極性ESD尖峰脈沖的 電壓與時(shí)間的模擬。
[0012] 圖6是對(duì)輸入到圖2中的ESD保護(hù)電路的非ESD高壓正DC輸入和負(fù)DC輸入的響 應(yīng)的電壓與時(shí)間的模擬。
[0013] 圖7是對(duì)輸入到圖2中的ESD保護(hù)電路的非ESD低壓正DC輸入和負(fù)DC輸入的響 應(yīng)的電壓與時(shí)間的模擬。

【具體實(shí)施方式】
[0014] 圖1示出現(xiàn)有技術(shù)的電壓保護(hù)電路的一個(gè)示例，其還在2010年2月9日由 WeiBiao Zhang提交的名稱為"Reverse Voltage Protection Circuit"的美國(guó)專利申請(qǐng)第 12/702, 699號(hào)（699"）中被討論，該專利申請(qǐng)通過(guò)引用以其整體合并于此。
[0015] 總體來(lái)說(shuō)，在圖1中，當(dāng)高于齊納二極管ZD的閾值電壓的正DC電壓被施加在ESD 電路系統(tǒng)100的VDDPIN輸入節(jié)點(diǎn)102和地（GND)之間時(shí)，p型場(chǎng)效應(yīng)晶體管（PFET)Ml導(dǎo) 通。電流在VDDPIN102和VDDINT節(jié)點(diǎn)104之間流動(dòng)，該VDDINT節(jié)點(diǎn)104耦合于功能性電 路系統(tǒng)130,其中該功能性電路系統(tǒng)130是將要保護(hù)的對(duì)象。因?yàn)辇R納ZD的反向偏置電壓 被施加在PFET Ml的漏極和柵極之間，所以PFET Ml導(dǎo)通（"短路"），并且因此PFET Ml總 是被接通。然后在VDDPIN102和GND之間的大多數(shù)剩余壓降出現(xiàn)在R2的兩端。
[0016] 在ESD電路系統(tǒng)100中，通?？赡艽嬖趦煞N使用情況：
[0017] 1.當(dāng)VDDPIN電壓低于ZD的閾值電壓（或擊穿電壓）時(shí)，VG將被R2下拉到零電 壓或GND電壓；因?yàn)镸l的漏極處于VDDPIN電壓，Ml的源極將會(huì)由于寄生二極管而非常接 近漏極電壓，從而Ml將會(huì)導(dǎo)通。
[0018] 2.當(dāng)VDDPIN電壓高于ZD的擊穿電壓時(shí)，VG電壓將仍然低于VDDPIN電壓。Ml的 漏極和VG之間的電壓差將會(huì)高于PFET的閾值電壓，這將有助于保證Ml將仍然導(dǎo)通。
[0019] 此外，關(guān)于ESD電路系統(tǒng)100的附加反向電壓耐受ESD電路120,當(dāng)VDDPIN為正 時(shí)，PFET M4、M5和M6總是關(guān)斷的，由于這些PFET的柵極和源極總是被耦合并且因此低于 其相應(yīng)的PFET的閾值電壓VT，并且每個(gè)PFET的漏極處于零電壓或低于其源極和柵極電壓， 即針對(duì)M4和M6,它們的漏極節(jié)點(diǎn)耦合于地，針對(duì)M5,它的漏極節(jié)點(diǎn)電壓低于源極和柵極節(jié) 點(diǎn)電壓，所以PFET M4、M5和M6關(guān)斷。此外，C1阻止VDDPIN102的正電壓的DC分量。N5略 低于正電源。
[0020] 此外，針對(duì)正電壓，PFET M4阻止任何電流從VDDPIN102穿過(guò)PFET M3,因此即使 PFET M3的漏極之間存在電壓差，并且柵極N3可能顯著地高于0，ESD電路100的這個(gè)分支 (leg)再次關(guān)斷。因此，在正DC的情況下，不存在從VDDPIN102流過(guò)由M3、M4組成的支路 和由M2、M4、M5、M6組成的支路到達(dá)GND的電流。VDDPIN102和GND之間的壓降基本上出現(xiàn) 在由M3和M4組成的支路的PFET M4的漏極和源極之間。針對(duì)由M2、R4、M5和M6組成的支 路，壓降在M5和M6之間分享。
[0021] 如果大的正電壓尖峰脈沖（spike)/瞬變沖擊VDDPIN102(即出現(xiàn)大的電壓瞬變）， 則Ml將由于上述齊納二極管ZD持續(xù)反向偏置而仍然保持導(dǎo)通，并且傳送來(lái)自VDDPIN102 的正電流，并且靜電放電子電路（ESDI) 122將通過(guò)它自己的保護(hù)電路系統(tǒng)將正電流脈沖傳 送到地，由此保護(hù)功能性電路系統(tǒng)130。針對(duì)關(guān)于子電路ESD1122的更多信息，請(qǐng)參看'699。 此外，當(dāng)大的正電壓尖峰脈沖沖擊VDDPIN102時(shí)，Ml的寄生體二極管被正向偏置并且能夠 將電流分流到ESDI 122。
[0022] 然而，如果在VDDPIN105與GND之間施加負(fù)DC電壓，則電路100能夠以如下方式 工作。D1將阻止電流從GND流到VDDPIN105。因此，VG將處于GND電壓。Ml的漏極電壓將 會(huì)是VDDPIN105的電壓，該電壓是負(fù)的。由于來(lái)自子電路ESDI 122，因此Ml處的源極電壓將 會(huì)非常接近于〇,因此Ml是"打開(kāi)的"，其阻止電流從ESDI電路122和功能性電路系統(tǒng)130 流到 VDDPIN102。
[0023] 需要注意的是PFET具有本征的寄生"體二極管"作為它們內(nèi)部配置的一部分。針 對(duì)關(guān)于體二極管的更多信息，請(qǐng)參見(jiàn)由Paul R.Gray/Robert G.Meyer編寫(xiě)的"Analysis and Design of Analog Integrated Circuits, 3rd edition"的第 171-172 和 174 頁(yè)，其整 體內(nèi)容通過(guò)引用合并于此，其中它討論了寄生體二極管如何由M0S晶體管的PN結(jié)來(lái)形成。 此外，請(qǐng)參見(jiàn)由 Behzad Razavi 編寫(xiě)的"Design of Analog CMOS Integrated Circuit"的 第二章 "Basic M0S Device Physics",第12頁(yè)，其整體內(nèi)容也通過(guò)引用合并于此，其中它討 論了從漏極節(jié)點(diǎn)到體節(jié)點(diǎn)的結(jié)式二極管，其中該結(jié)式二極管的陰極節(jié)點(diǎn)被短路連接到源極 節(jié)點(diǎn)。
[0024] 關(guān)于附加的反向電壓耐受ESDI子電路122,針對(duì)負(fù)DC電壓，N2是從GND下降的兩 個(gè)體二極管壓降，因?yàn)檫@些是M5和M6的體區(qū)壓降并且不存在穿過(guò)R3的電流。因此，M2的 漏極小于M2的柵極并且M2的源極是從GND下降的兩個(gè)體二極管壓降（M6和M5的體二極 管），因此，M2是關(guān)斷的。因此，M3的N3處的柵極也是從0起的兩個(gè)壓降，其高于M3的漏 極電壓。然而，因?yàn)镸3也是關(guān)斷的，因此M3不能導(dǎo)電。
[0025] 然而，如果存在負(fù)ESD瞬變，則附加的反向電壓耐受ESD電路120可以按如下方式 工作。電容器C1被瞬態(tài)充電拉低，因此PFET M2的柵極即節(jié)點(diǎn)N2也被拉低。然而，PFET M2的源極即節(jié)點(diǎn)N3處的電壓仍然接近低于0的兩個(gè)體電壓。因此，PFET M2被導(dǎo)通并且短 路，并且N3處于VDDPIN102的負(fù)瞬變電壓，因此，PFET M3被導(dǎo)通并且短路，并且反向電流 經(jīng)由PFET M4和PFET M3從GND流到VDDPIN102。在電路120中，電阻器R4有助于確保穿 過(guò)M6、M5和M2的反向電流被保持為低于最小閾值以避免過(guò)大電流沖擊PFET M6、M5和M2。
[0026] 在電路100中，如果出現(xiàn)負(fù)ESD尖峰脈沖瞬態(tài)，則M2導(dǎo)通，并且拉低N3,使得M3導(dǎo) 通并且傾瀉大電流穿過(guò)M4和M3的支路。M3和M4的尺寸要足夠大以快速傾瀉足夠的電流。 在負(fù)沖擊開(kāi)始時(shí)，節(jié)點(diǎn)N5與VDDPIN102之間也存在壓降，該節(jié)點(diǎn)N5是從GND起的兩個(gè)體二 極管壓降，并且VDDPIN102變成分布在R3和C1的兩端。因此，C1開(kāi)始充電直到該電容器兩 端的電壓與從N5到VDDPIN102的壓降相等。當(dāng)C1兩端的電壓達(dá)到從VDDPIN102到N5的 電壓時(shí)，則M2的柵極即N2被拉低到相等于其源極N3,因此PFET M2變?yōu)殚_(kāi)路，并且N3被強(qiáng) 制接近GND。之后，PFET M3的柵極不比其源極低出超過(guò)PFET M3的VT，因此ESD電路系統(tǒng) 100的PFET M3將逐漸地被關(guān)斷。
[0027] 圖2示出根據(jù)本發(fā)明的原理構(gòu)造的ESD保護(hù)電路200。在電路200中，VDDPIN202耦 合于具有體二極管215的PFET M1210的漏極。PFET M1210的源極耦合于VDDINT節(jié)點(diǎn)204， 即該裝置的輸出節(jié)點(diǎn)，其耦合于功能性電路系統(tǒng)230。ESDI子電路222耦合于VDDINT204 和GND209。請(qǐng)注意，ESD1222將輸出GND和節(jié)點(diǎn)VDDINT204之間的電壓，該電壓是從GND到 最大可允許電壓例如40伏特的電壓，然而其他可允許的最大可允許電壓通常由所用的工 藝技術(shù)和設(shè)備來(lái)確定。
[0028] 請(qǐng)注意，圖中示出本征的寄生體二極管例如體二極管215和255是為了方便解釋 圖2中的ESD保護(hù)電路200,其本身并不是電路200中的附加元件；相反，在電路200中采 用它們作為其相應(yīng)的PFET的本征部分。
[0029] 在進(jìn)一步的方面，PFET M1210是漏極擴(kuò)展PMOS(DEPMOS)，其具有非對(duì)稱的結(jié)構(gòu)。 M1PFET215的非對(duì)稱結(jié)構(gòu)可以允許PFET在橫跨漏極到源極、漏極到柵極的較高電壓以及正 常的柵極到源極的電壓下保存下來(lái)。
[0030] 在ESD保護(hù)電路200中，具有體二極管255的PFET250的漏極也耦合于VDDPIN。 PFET M2的源極耦合于齊納二極管240的陰極。齊納二極管240的陽(yáng)極在節(jié)點(diǎn)VG處耦合于 PFET M1210的柵極。電阻器R2235也耦合在PFET M1210的柵極處的VG與GND209之間。
[0031] 在進(jìn)一步的方面，雖然齊納ZD240提供反向阻止電壓，但可以用反向偏置電壓元 件來(lái)替換，當(dāng)被偏置的反向元件被反向偏置時(shí)，它被關(guān)斷，并且當(dāng)它高于某一閾值如3V或 7V時(shí)，它將被強(qiáng)制短路。如果它被正向偏置，則它被短路。
[0032] 在ESD保護(hù)電路200中，電容270并聯(lián)耦合在VDDPIN202節(jié)點(diǎn)和M2250的柵極之 間。電阻器260耦合在PFET M2250的柵極和GND209之間。
[0033] 在一個(gè)方面，ESD保護(hù)電路200可以按照如下方式工作。
[0034] 當(dāng)在VDDPIN202和GND209之間施加正DC電壓時(shí)，PFET M2250的漏極處于VDDPIN。 PFET M2250處于⑶N電壓209,這是由于C1270的DC阻擋和在GND209到M2的柵極之間的 R1傳導(dǎo)。因此，PFET M2 "導(dǎo)通"，并且之后在反向偏置ZD240的兩端出現(xiàn)壓降。之后，反向 偏置ZD240兩端的壓降以及PFET M2250兩端的壓降被施加在PFET M1210的漏極和柵極之 間。總的壓降大于Ml的閾值電壓。因此，PFET M1210導(dǎo)通，VDDINT204處于VDDPIN202的 電壓減去PFET M1210兩端的壓降。由于Ml "導(dǎo)通"，Ml的阻抗較低，因此202和204之間 的壓降較小，并且因此產(chǎn)生低阻抗電源。
[0035] 在VDDPIN202上的正電壓尖峰脈沖/瞬變（例如超過(guò)40伏特）的情況下，電路200 可以通過(guò)以如下方式將電流從VDDPIN202傳遞到GND209而減輕電壓尖峰脈沖來(lái)進(jìn)行工作。 PFET M2210的漏極處的正電壓將被拉高到VDDPIN202的正電壓尖峰脈沖。因此，將仍然存 在ZD240兩端的反向偏置壓降（其可以是例如大約7伏特）以及PFET M2250兩端的壓降 (其施加在PFET M1210的漏極和柵極之間）。PFET M2250將仍然是導(dǎo)通的，因?yàn)镸2255的 漏極將仍然高于M2255的柵極。因此，PFET M1210仍然是導(dǎo)通的并且經(jīng)由其體二極管215 從VDDPIN202連通到GND209。之后，由ESDI子電路222通過(guò)正沖擊203的ESD電流路徑來(lái) 吸收正電流，這減輕了 VDDPIN202的電壓尖峰脈沖。即使M1210不導(dǎo)通，M1210的寄生體二 極管215也將使正ESD電流分流到ESD1222。
[0036] 在電路200的一些方面，R1260和C1270的值是可調(diào)整的，例如由電路200的用戶 來(lái)調(diào)整。例如，C1270可以是變?nèi)荻O管，并且R1260可以是給予等效可變電阻的晶體管。
[0037] 針對(duì)施加到VDDPIN202的負(fù)DC電壓，電路200可以按照如下方式進(jìn)行工作。由于 C1270的DC阻擋作用并且其經(jīng)由R1260耦合到GND209,因此PFET M2250的柵極處于0伏 特。然而，PFET Μ2255的漏極處于負(fù)DC電壓。PFET Μ2255的源極也將處于比PFET Μ2255 的柵極更低的電壓電勢(shì)。因此，PFETM2250是不導(dǎo)通的。因此，VG處于GND209電壓，這意 味著VG處于比VDDPIN202更高的電壓，因此針對(duì)PFET M1210,漏極到源極的電壓是關(guān)斷的。 此外，PFET M1210的源極遇到從子電路ESD1222傳遞的GND209電壓，因此M1201也是關(guān)斷 的。C1270阻擋DC負(fù)電壓。
[0038] 針對(duì)VDDPIN202處的負(fù)電壓沖擊，電路200可以通過(guò)以如下方式將電流從GND209 傳遞到VDDPIN202而減輕電壓尖峰脈沖來(lái)進(jìn)行工作。電容器C1270兩端的電壓并不由于該 負(fù)電壓沖擊而瞬間改變。因此，PFET M2250的柵極被暫時(shí)牽引至VDDPIN202負(fù)沖擊電壓。 因此，PFET M2255的源極到柵極兩端存在正電壓差，并且因此PFET M2255開(kāi)始導(dǎo)通源極到 漏極。ZD240是正向偏置的，它將VG短路到M2250的漏極。因此，針對(duì)穿過(guò)PFET M2250的 這一瞬變，電流將從GND209流到VDDPIN202,但是受限于M2的電阻。當(dāng)M1210的柵極被拉 低到接近VDDPIN202時(shí)，Ml被導(dǎo)通以便經(jīng)由子電路ESDI 122和Ml將瞬變電流從GND傳遞 到VDDPIN，從而減緩負(fù)電壓沖擊。
[0039] 針對(duì)圖2,對(duì)于負(fù)電壓沖擊，可能存在關(guān)于負(fù)沖擊的ESD電流路徑213持續(xù)多久的 RC時(shí)間限制。子電路ESD1222和M1210被用于執(zhí)行對(duì)內(nèi)部電路模塊230的負(fù)ESD保護(hù)。該 時(shí)間常數(shù)可以根據(jù)R1260和C1270的RC值來(lái)計(jì)算。R1260的電阻值和C1270的電容值越 大，在電路200停止穿過(guò)Ml210到子電路ESD 1222的負(fù)電流路徑212之前花費(fèi)的時(shí)間越長(zhǎng)。
[0040] 關(guān)于電路200,該電路200可能至少具有下列優(yōu)勢(shì)。電路200可以比圖1中的電 路100具有更小的硅面積。此外，圖1中的若干元件被移除。總體來(lái)說(shuō)，圖1中的負(fù)ESD保 護(hù)的最大面積消耗部件是M3和M4,而圖2中的電路不再需要這兩者。單獨(dú)的物理元件M5、 M6和R4也不再需要。該實(shí)施方式的一個(gè)示例性布局顯示出27%的面積節(jié)約。PFET M1210 在正電壓操作期間具有低阻抗，該正電壓處于電路200的電壓參數(shù)內(nèi)，在一個(gè)方面，該電壓 可以是在VDDPIN202處施加的正40伏特干路電壓（rail)，其可以阻止負(fù)電壓。此外，電路 200可以針對(duì)正沖擊和負(fù)沖擊兩者向功能性電路系統(tǒng)230提供ESD保護(hù)。
[0041] 與'699申請(qǐng)相比，ESD保護(hù)200具有較簡(jiǎn)單的拓?fù)浣Y(jié)構(gòu)，然而其仍然提供免于遭 受正電壓沖擊和負(fù)電壓沖擊的保護(hù)。電路200能夠消除對(duì)印刷電路板上的離散部件的需 求。在一些現(xiàn)有技術(shù)的電路中，用于ESD保護(hù)的各種部件需要離開(kāi)芯片，因?yàn)樗鼈儽仨毼挥?集成電路1C的外面。此外，如圖3中更詳細(xì)描述的，電路200與電路100相比可以消耗更 小的硅面積。
[0042] 可以定制電路200以滿足不同的ESD目標(biāo)，例如通過(guò)改變R1260和C1270的值。具 有或不具有功能性電路系統(tǒng)230的電路200也可以被封裝于單獨(dú)的集成電路（1C)中或者 是為內(nèi)部電路系統(tǒng)提供經(jīng)調(diào)節(jié)的電壓的部分設(shè)計(jì)。
[0043] 在電路200中，M1210可以具有"大"的總插指寬度以減少阻抗。該較低的數(shù)值取 決于將電路200中的阻抗設(shè)計(jì)為多低并且取決于其實(shí)施的工藝過(guò)程。
[0044] 總體來(lái)說(shuō)，在一個(gè)方面，圖2的ESD電路200已將圖1的R1的功能合并到圖2的 PFET M2210中，圖1的二極管D1被功能性地整合到M1210的體二極管中，并且來(lái)自圖1的 ESD電路系統(tǒng)100的PFET晶體管M3、M4、M5和M6的功能已被合并到ESD保護(hù)電路200的 PFET M1215及其控制電路系統(tǒng)中。因此，當(dāng)將ESD保護(hù)電路200與現(xiàn)有技術(shù)的ESD保護(hù)電 路100進(jìn)行比較時(shí)，已經(jīng)在ESD保護(hù)電路200中保留了圖1的ESD保護(hù)電路100的省略元 件的功能。
[0045] 此外，在ESD200中，PFET M1210被用于負(fù)沖擊213的電流路徑，該負(fù)沖擊在圖2的 現(xiàn)有技術(shù)中已經(jīng)通過(guò)ESD電路系統(tǒng)100的M3和M4來(lái)傳遞。然而，在ESD電路200中，PFET M1210可以有利地用作正沖擊和負(fù)沖擊的導(dǎo)電路徑，其與ESD保護(hù)電路系統(tǒng)100相比減少了 ESD電路的元件，然而在沒(méi)有這些元件的情況下，負(fù)沖擊保護(hù)已經(jīng)被集成到PFET M1210中。 實(shí)際上，當(dāng)與ESD保護(hù)電路系統(tǒng)100比較時(shí)，專用的C1/R3/M2/M3/R4/M5/M6電流路徑已經(jīng) 被消除，并且在電路200中已經(jīng)省略了這些元件中的數(shù)個(gè)元件，然而保留了它們的功能。
[0046] 圖3是電路100的布局示例，以及電路200如何能夠占用更少的1C置著區(qū) (footprint)。電路300 (假設(shè)它意味著圖3中的全部區(qū)域）具有900*800 μ m* μ m的面積； 301對(duì)應(yīng)于圖l中的ESD1122并具有 400*130μm*μm的面積；303 對(duì)應(yīng)于圖l中的Ml;305 是圖1中的]?3;307和309是電路200不再需要的面積，其對(duì)應(yīng)于]\14、]\15、]\15、1?4、1?3、]\12以 及部分的Cl和M3。307和309的總面積是約550*400 μ m* μ m。
[0047] 圖4示出針對(duì)正極性ESD沖擊的示例性ESD保護(hù)200的性能模擬。在該說(shuō)明中， 針對(duì)的是2kV的人體模型（HBM)，該人體模型假設(shè)人體是具有2000伏特電壓的充電電容器， 并且當(dāng)此人使用他的手意外地觸摸電路時(shí)，受到攻擊的電路將遭受這種沖擊。沖擊被模擬 成從VDDPIN到地。為該示圖選定的ESD保護(hù)電路200可以承受40V的DC電壓。VDDPIN具 有19V的峰值電壓并且VDDINT具有16V的峰值電壓，由于這些電壓具有小于40V的絕對(duì)值， 因此電路200可以在正2kV HBM的沖擊下保存下來(lái)。這兩個(gè)圖表分別代表不同時(shí)間點(diǎn)上的 VDDPIN202 和 VDDINT204 處的電壓。
[0048] 圖5示出針對(duì)負(fù)極性ESD沖擊的示例性ESD保護(hù)200的性能模擬。在該說(shuō)明中，針 對(duì)的是2kV的HBM。負(fù)沖擊被模擬為從VDDPIN到地。VDDPIN被鉗壓到-15. 4V并且VDDINT 被鉗壓到-2. 4V，由于這些電壓的絕對(duì)值小于40V，因此ESD電路200可以在負(fù)2kV的HBM 沖擊下保存下來(lái)。兩個(gè)圖分別代表不同時(shí)間的VDDPIN202和VDDINT204的電壓。如圖所示， VDDINT204具有免于遭受施加于VDDPIN202的負(fù)電壓瞬態(tài)的重要保護(hù)。
[0049] 圖6示出低阻抗正電壓和負(fù)過(guò)電壓保護(hù)兩者的模擬的示例，這兩者在圖示的模擬 中是+/ - 40伏特，但是這可以根據(jù)CMOS工藝而改變。施加了 50歐姆的負(fù)載，但是可以使 用其他的負(fù)載。負(fù)載可以是50歐姆的電阻器，但是它也可以是一些其他的值，并且也可以 是諸如電流匯（current sink)等元件。如圖所示，當(dāng)VDDPIN是40V時(shí)，VDDINT是39. 01V。 在圖示的示例中，VDDINT跟蹤在IV內(nèi)的VDDPIN，其表明正DC模式中的電路的低阻抗或低 壓降的性質(zhì)。然而，有利地，當(dāng)VDDPIN是-40V時(shí)，VDDINT被鉗壓到-1.854 μ V。換句話 說(shuō)，存在針對(duì)VDDINT302上的負(fù)載的顯著負(fù)電壓保護(hù)。
[0050] 圖7示出電路200的典型用途的示例。如圖所示，對(duì)于VDDINT202上的50歐姆 負(fù)載，當(dāng) BDDPIN202 是 2V 時(shí)，VDDINT 是 1. 81V。當(dāng) VDDINT 是-2V 時(shí)，VDDING 被鉗壓到- 1. 25 μ V。
[0051] 當(dāng)VDDIN同時(shí)正向和負(fù)向加壓到GND時(shí)，ESD1222電路提供電流分流的特性。在 負(fù)向上，它可能具有正向偏置的特性。具有這些特性的任何電路都可以被用于ESD1222。
[0052] 本申請(qǐng)所涉及的領(lǐng)域的技術(shù)人員將認(rèn)識(shí)到可以對(duì)所描述的實(shí)施例進(jìn)行其他的和 進(jìn)一步的添加、刪除、替換以及修改。
【權(quán)利要求】
1. 一種裝置，其包含： 第一 P型場(chǎng)效應(yīng)晶體管即PFET，其包括第一本征體二極管； 靜電放電子電路即ESD子電路，其耦合于所述第一 PFET的源極； 反向偏置電壓元件，其陽(yáng)極耦合于所述第一 PFET的柵極； 第二PFET，其具有耦合于所述反向偏置電壓元件的陰極的源極； 電容器，其耦合于所述第二PFET的柵極；以及 第一電阻器，其耦合于所述第二PFET的所述柵極。
2. 根據(jù)權(quán)利要求1所述的裝置，其中所述第一 PFET的漏極和所述第一體二極管的陽(yáng)極 耦合于輸入節(jié)點(diǎn)。
3. 根據(jù)權(quán)利要求1所述的裝置，其中所述ESD子電路被耦合在所述裝置的輸出節(jié)點(diǎn)和 地之間。
4. 根據(jù)權(quán)利要求3所述的裝置，其中第二電阻器耦合在所述第一 PFET的所述柵極和所 述地之間。
5. 根據(jù)權(quán)利要求3所述的裝置，其中所述第一電阻器耦合于所述地。
6. 根據(jù)權(quán)利要求3所述的裝置，其中所述電容器并聯(lián)耦合在所述第二PFET的漏極和所 述第二PFET的所述柵極之間。
7. 根據(jù)權(quán)利要求1所述的裝置，其中所述裝置被包含在單個(gè)集成電路中。
8. 根據(jù)權(quán)利要求1所述的裝置，其中所述反向偏置電壓元件是齊納二極管。
9. 一種裝置，其包含： 第一 PFET，其具有第一體二極管； ESD子電路，其耦合于所述第一 PFET的源極； 反向偏置電壓元件，其陽(yáng)極耦合于所述第一 PFET的柵極； 第二PFET，其具有第二體二極管，并具有耦合于所述反向偏置電壓元件的陰極的源 極； 第一電阻器，其耦合于所述第二PFET的柵極； 第二電阻器，其耦合在所述第一 PFET的所述柵極和地之間；以及 電容器，其耦合于所述第二PFET的柵極； 其中所述電容器并聯(lián)耦合在所述第二PFET的漏極和所述第二PFET的所述柵極之間； 以及 其中所述第一電阻器還耦合于所述地。
10. 根據(jù)權(quán)利要求9所述的裝置，其中所述裝置具有位于所述第一 PFET的所述源極處 的輸出節(jié)點(diǎn)。
11. 根據(jù)權(quán)利要求9所述的裝置，其中正電流尖峰脈沖至少部分穿過(guò)所述第一 PFET的 所述體二極管并且穿過(guò)所述ESD子電路至所述地。
12. 根據(jù)權(quán)利要求9所述的裝置，其中負(fù)電流尖峰脈沖穿過(guò)所述ESD子電路并且之后穿 過(guò)所述第一 PFET至耦合于所述第一 PFET的所述漏極的節(jié)點(diǎn)。
13. 根據(jù)權(quán)利要求9所述的裝置，其進(jìn)一步包含在所述第一 PFET的所述漏極和所述源 極之間的齊納二極管的至少反向偏置電壓的壓降。
14. 根據(jù)權(quán)利要求9所述的裝置，其中所述裝置被包含在單個(gè)集成電路中。
15. 根據(jù)權(quán)利要求9所述的裝置，其中所述第二體二極管將壓降傳遞到所述反向偏置 電壓元件的所述陰極。
16. 根據(jù)權(quán)利要求9所述的裝置，其中所述第一電阻器和所述第一電容器被配置為創(chuàng) 建在負(fù)電壓尖峰脈沖出現(xiàn)在輸入節(jié)點(diǎn)上的消逝時(shí)間之后用以關(guān)閉所述第二PFET的時(shí)間常 數(shù)。
17. 根據(jù)權(quán)利要求9所述的裝置，其中所述反向偏置電壓元件是齊納二極管。
18. -種裝置，其包括 第一 PFET，其具有第一體二極管； ESD子電路，其耦合于所述第一 PFET的源極； 反向偏置電壓元件，其陽(yáng)極被耦合于所述第一 PFET的柵極； 第二PFET，其具有第二體二極管，并具有耦合于所述反向偏置電壓元件的陰極的源 極； 第一電阻器，其耦合于所述第二PFET的柵極； 第二電阻器，其耦合在所述第一 PFET的所述柵極和地之間；以及 電容器，其耦合于所述第二PFET的柵極； 其中所述電容器并聯(lián)耦合在所述第二PFET的漏極和所述第二PFET的所述柵極之間； 其中所述第一電阻器還耦合于所述地；以及 其中第一節(jié)點(diǎn)耦合于所述第一 PFET的漏極、所述第二PFET的漏極和所述電容器。
【文檔編號(hào)】H01L29/78GK104067390SQ201380006356
【公開(kāi)日】2014年9月24日 申請(qǐng)日期:2013年1月23日 優(yōu)先權(quán)日:2012年1月23日
【發(fā)明者】王亮, 張衛(wèi)表, D·王, J·E·孔茲 申請(qǐng)人:德克薩斯儀器股份有限公司