具有數(shù)據(jù)保持浮柵電容器的硅化集成電路的制作方法
【專利摘要】一種集成電路中的模擬浮柵電極(2)以及制造它的方法，在其中俘獲的電荷可以被長時間地存儲。模擬浮柵電極(2)被形成在多晶硅柵層級中，并且包括用作晶體管(4)的柵電極、金屬-多晶存儲電容器(6)的極板以及多晶-有源區(qū)隧穿電容器(8n，8p)的極板的部分。由在頂層氮化硅下面的二氧化硅層組成的硅化物阻擋薄膜阻擋在電極(2)上形成硅化物包層，同時集成電路中的其他多晶硅結(jié)構(gòu)，例如多晶硅-金屬電容器(11)被硅化物外覆。在硅化之后，在剩余的多晶硅結(jié)構(gòu)上方淀積電容器電介質(zhì)，之后形成上金屬極板。
【專利說明】具有數(shù)據(jù)保持淳柵電容器的硅化集成電路

【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及半導(dǎo)體集成電路，并且更具體地涉及包括限定模擬電壓水平的電容器 結(jié)構(gòu)的集成電路。

【背景技術(shù)】
[0002] -種重要的半導(dǎo)體集成電路類型是實現(xiàn)模擬電路功能的電路，在其中輸入和輸出 信號以及信息在模擬域中進(jìn)行通信和處理。通常，模擬集成電路功能依賴于芯片上所建立 和調(diào)節(jié)的基準(zhǔn)電平（電壓和電流）。模擬集成電路的正常運(yùn)行，尤其在電源電壓、溫度以及 其他運(yùn)行條件變化下的此類運(yùn)行，通常決定性地取決于基準(zhǔn)電壓和電流在此類變化下的穩(wěn) 定性。然而，集成電路的物理參數(shù)中所反映的制造變化會影響這些集成電路中所生成的基 準(zhǔn)電平。因此，許多模擬集成電路包括"修整（trim)"或者調(diào)整片上精確基準(zhǔn)電路以及這些 集成電路內(nèi)的其他電路功能的某些能力。修整通常是在對所制造的原始電路進(jìn)行電氣測量 或者其他性能評估之后，在制造時執(zhí)行的。
[0003] 最近，可編程非易失性存儲器元件已經(jīng)被考慮用作修整元件，例如，代替熔絲或者 反熔絲。這些非易失性存儲器元件的示例包括浮柵金屬氧化物半導(dǎo)體（M0S)晶體管，在其 中晶體管的狀態(tài)由浮柵電極（例如，懸浮的電容器極板）處所俘獲的電荷來定義。對器件 進(jìn)行編程是通過諸如Fowler-Nordheim隧穿和熱載流子注入這樣的機(jī)制來完成的。對浮柵 結(jié)構(gòu)進(jìn)行編程作為修整技術(shù)是吸引人的，這是由于根據(jù)現(xiàn)代編程方法對電荷編程可以達(dá)到 的精度，并且還因為編程操作可以以純電方式執(zhí)行。
[0004] 然而，考慮到修整可能僅在制造時被執(zhí)行，通過浮柵元件修整電路參數(shù)要求將所 俘獲的電荷保持在浮柵處持續(xù)器件的生命周期。模擬集成電路中的常規(guī)電容器電介質(zhì)電薄 膜已經(jīng)被觀察到隨時間表現(xiàn)出某種程度的漏電。這種常規(guī)的電容器電介質(zhì)的示例是由等離 子體增強(qiáng)化學(xué)氣相淀積（PECVD)所淀積的氮化硅。因此，在常規(guī)的模擬電路中使用浮柵電 容器技術(shù)將需要額外的昂貴的工藝，例如，具體針對可編程電容器淀積電介質(zhì)薄膜，淀積和 圖形化額外的導(dǎo)體層等。
[0005]Ahuja等人在J.Solid-StateCirc?，卷40,12 號（IEEE，2〇〇5年I2 月），PP. 2364 -72 中發(fā)表的"AVeryHighPrecision500-nACMOSFloating-GateAnalogVoltage Reference"描述了在精密模擬基準(zhǔn)電路中使用浮柵技術(shù)。在這篇文章中，浮柵器件被構(gòu)造 為雙層級多晶硅器件。兩個多晶硅層級之間的隧穿區(qū)域被形成為400A的二氧化硅薄膜。考 慮到淀積單獨(dú)的隧穿氧化物薄膜的要求，實現(xiàn)該結(jié)構(gòu)的制造工藝被認(rèn)為是相對昂貴的。另 夕卜，這種方法使用相對厚的隧穿氧化物薄膜，這導(dǎo)致每單元面積相對小的電容。
[0006]在 2011 年3 月 23 日提交的題目為"LowLeakageCapacitorforAnalog Floating-GateIntegratedCircuits"的共同未決和共同受讓的美國申請13/070, 222通 過引用合并在此，該申請描述了集成電路中的模擬浮柵電極。如在此所描述的，模擬浮柵電 極被形成為單一多晶硅柵元件，其各部分用作晶體管柵電極、金屬-多晶存儲電容器極板、 以及多晶-有源區(qū)隧穿電容器極板。硅化物阻擋二氧化硅阻擋了電極上硅化物外覆的形 成，而集成電路中的其他多晶硅結(jié)構(gòu)是硅化物外覆的。


【發(fā)明內(nèi)容】

[0007]所描述的實施例提供了用于模擬電路的可編程浮柵元件及其制作方法，在其中鑒 于模擬制造工藝流程中的后續(xù)工藝，該元件具有魯棒的數(shù)據(jù)保持能力。
[0008] 實施例提供這種元件和方法，在其中浮柵元件包括隨時間表現(xiàn)出低漏電的電容器 極板。
[0009] 實施例提供這種元件和方法，在其中在同一集成電路中形成的眾多電容器之間以 及眾多集成電路之間，提供一致的數(shù)據(jù)保持能力。
[0010] 實施例提供這種元件和方法，在其中其極板與浮柵元件在同一層級的其他電容器 具有每單位面積的高電容。
[0011] 實施例提供與高電壓電路應(yīng)用兼容的這種元件和方法。
[0012] 實施例可以被實現(xiàn)到如下集成電路及其制造方法中，該集成電路包括多晶硅柵電 極和電容器極板外覆有金屬硅化物（例如，硅化鈷）的高性能電路。在這種集成電路中，硅 化物阻擋薄膜保護(hù)在同一多晶硅柵層級中的浮柵電極免于直接反應(yīng)硅化。浮柵電極的一部 分覆蓋在有源區(qū)上面，二者之間具有柵電介質(zhì)，并且浮柵電極的這部分用作存儲電容器的 極板，存儲電容器的另一極板由金屬或者金屬氮化物極板形成，在兩極板之間具有硅阻擋 薄膜和另一電介質(zhì)薄膜。硅化物阻擋薄膜包括在頂層氮化硅下面的二氧化硅層；從高性能 電路電容器的多晶硅極板去除硅化物阻擋薄膜。在對高性能電路電容器的多晶硅極板進(jìn)行 娃化之后，在娃化的多晶娃極板和存儲電容器極板的娃化物阻擋薄膜上方形成電容器電介 質(zhì)薄膜。金屬或者金屬化合物元素形成這兩個電容器的頂極板，使得存儲電容器具有覆蓋 在非硅化的多晶硅極板上面的硅化物阻擋薄膜和電容器電介質(zhì)薄膜的電介質(zhì)，并且高性能 電路電容器具有覆蓋在娃化的多晶娃極板上面的電容器電介質(zhì)薄膜的電介質(zhì)。

【專利附圖】

【附圖說明】
[0013] 圖1是根據(jù)本發(fā)明的原理所構(gòu)造的可編程浮柵器件的原理圖。
[0014] 圖2是圖1所示的器件的物理結(jié)構(gòu)的平面圖。
[0015] 圖3a-3e是圖2的器件的橫截面圖。
[0016] 圖4是圖3a的器件的一部分的詳細(xì)視圖。
[0017] 圖5是示出用于制造圖2_3e的器件的示例方法的流程圖。
[0018] 圖6是與圖2的器件中的硅化物阻擋薄膜和電容器電介質(zhì)對應(yīng)的能帶圖。

【具體實施方式】
[0019] 示例實施例被描述為有利地實現(xiàn)于能夠在制造之后被可編程地調(diào)整的模擬電路 中。相同的原理可以在其他電路和結(jié)構(gòu)應(yīng)用中實現(xiàn)，包括具有"快閃"或"非快閃"類型的 電可擦除可編程只讀存儲器（EEPR0M)功能的集成電路中。
[0020] 圖1根據(jù)示例實施例示意地描述包括模擬浮柵電極2的電路。在這個示例中，模 擬浮柵電極2是服務(wù)多種功能的單個電極。電極2用作金屬氧化物半導(dǎo)體（M0S)晶體管4 的柵電極，并且用作存儲電容器6的第一極板。晶體管4可以在模擬電路或者其他功能（例 如，放大器等）的輸入處。存儲電容器6的第二極板耦合到基準(zhǔn)電壓，在該示例中即為地。 在操作中，存儲電容器6兩端所存儲的電壓確定MOS晶體管4的柵極處的電壓，并且因此對 于給定的漏源偏置，確定晶體管4在漏極D和源極S之間傳導(dǎo)的程度。
[0021] 模擬浮柵電極2可以通過隧道式電容器8p、8n被編程為特定的模擬狀態(tài)。模擬浮 柵電極2還用作隧道式電容器8p、8n中的每個的第一極板。在這個示例中，隧道式電容器 8p的第二極板連接到端子TP，而隧道式電容器8n的第二極板連接到端子TN。隧道式電容 器8p、8n的電容器電介質(zhì)被預(yù)期為相對薄，從而允許諸如Fowler-Nordheim隧穿的機(jī)制根 據(jù)偏置在端子TP、TN和模擬浮柵電極2之間轉(zhuǎn)移電荷。
[0022] 在操作中，通過相對于端子TP處的電壓和存儲電容器6的相對極板處的地基準(zhǔn)電 壓將合適的負(fù)電壓施加到端子TN，由此電子隧穿通過隧道式電容器8n而對模擬浮柵電極2 進(jìn)行編程。對于完全編程水平，這種"編程"脈沖的示例是在端子TN處相對于端子TP和地 大約-11伏的電壓，持續(xù)20msec的量級。電容器8n、8p、6構(gòu)成的分壓器將使大部分該電壓 出現(xiàn)在隧道式電容器8n兩端，從而使電子能夠隧穿通過其電容器電介質(zhì)到達(dá)模擬浮柵電 極2?？紤]到在模擬浮柵電極2和任何其他電路元件之間沒有直接（S卩，DC)連接，這些電 子將保持被俘獲在模擬浮柵電極2處。相反地，在相對于端子TN和存儲電容器6的相對極 板處的地基準(zhǔn)電壓將合適的正電壓施加在端子TP處之后，電子隧穿通過隧道式電容器8p 到達(dá)端子TP，由此可以將電子從模擬浮柵電極2去除。電容器8n、8p、6構(gòu)成的分壓器將使 大部分該電壓出現(xiàn)在隧道式電容器8p兩端，從而使電子能夠從模擬浮柵電極2隧穿通過其 電容器電介質(zhì)。為了去除完全編程水平，這種"擦除"脈沖的示例是在端子TP處相對于端 子TN和地大約+11伏的電壓，持續(xù)20msec的量級。編程脈沖和擦除脈沖的持續(xù)時間可以 被調(diào)整，以精確地設(shè)置模擬浮柵電極2處的電荷狀態(tài)。在模擬浮柵電極2處所俘獲的電荷 將由此定義存儲電容器6兩端的電壓，并且由此定義M0S晶體管4的柵極處的電壓。因此， 隧道式電容器8p、8n能夠精確地設(shè)置模擬浮柵電極2處的電荷，并且因此精確地調(diào)整包括 M0S晶體管4的電路的模擬狀態(tài)。
[0023] 模擬浮柵結(jié)構(gòu)可以被有利地實現(xiàn)在各種電路環(huán)境中，包括基準(zhǔn)電壓電路、可編 程門陣列結(jié)構(gòu)、對數(shù)字電路中的模擬電路和基準(zhǔn)電路的修整能力、電平移位電路、多比特 EEPR0M存儲器單元（即，在其中每個浮柵存儲器單元能夠存儲中間電平）等。
[0024] 圖2示出圖1所示的模擬浮柵結(jié)構(gòu)的示例版圖。圖3a_3e給出圖2所示的各種元 件的橫截面細(xì)節(jié)。在具有多個模擬浮柵電極的電路中，每個電極可以以相似的方式構(gòu)造。這 些描繪（包括相對的長度、寬度等）并非按照比例進(jìn)行。
[0025] 模擬浮柵電極2可以由多晶硅元件36構(gòu)造，多晶硅元件在半導(dǎo)體晶圓的表面上 (或者在絕緣體上硅的情況下，在半導(dǎo)體表面層上）延伸，到達(dá)多個器件或者部件。多晶硅 元件36通常被摻雜為期望的導(dǎo)電類型和濃度，以在期望的程度上傳導(dǎo)。為了n溝道M0S晶 體管4以及隧道式電容器8p、8n，對多晶娃兀件36進(jìn)行n型摻雜是優(yōu)選的。
[0026] 多晶娃兀件36在一端處具有加寬部分，用作存儲電容器6的下極板。如圖3a所 示，多晶硅元件36的下極板部分覆蓋在隔離電介質(zhì)結(jié)構(gòu)35上面，隔離電介質(zhì)結(jié)構(gòu)35通常 由淀積到先前刻蝕到半導(dǎo)體表面中的淺溝槽的二氧化硅組成。柵極電介質(zhì)37例如由淀積 的二氧化硅形成，并且被設(shè)置在隔離電介質(zhì)結(jié)構(gòu)35的表面和多晶硅元件36之間。在這個 示例中，形成隔離電介質(zhì)結(jié)構(gòu)35所處的表面是P型硅襯底的頂表面。存儲電容器6的上極 板由氮化鉭（TaN)極板42形成，其覆蓋在該位置處的多晶硅元件36的加寬部分上面。在 這個實施例中，電容器電介質(zhì)由設(shè)置在多晶硅元件36的頂表面處的硅化物阻擋薄膜38形 成，其中電容器電介質(zhì)層40被設(shè)置在二氧化硅層38的上方。氮化硅元件39在硅化物阻擋 薄膜38的下面沿著多晶硅元件36的側(cè)壁設(shè)置。
[0027] 許多集成電路被構(gòu)造為在某些硅結(jié)構(gòu)處（例如，晶體管柵電極和多晶硅互連）包 括金屬硅化物包層/外覆（clad)，以改善這些結(jié)構(gòu)的導(dǎo)電性。常規(guī)地，這種金屬硅化物包層 是通過如下方式執(zhí)行的：使淀積在要被硅化物外覆的硅結(jié)構(gòu)上方的金屬（例如，鈷、鈦、鎢、 鉭）直接反應(yīng)，之后通過高溫退火，使所淀積的金屬與下面的硅反應(yīng)。接著，執(zhí)行刻蝕，以從 金屬未與下面的硅接觸的那些位置（例如，隔離電介質(zhì)結(jié)構(gòu)35或者柵電介質(zhì)37上方）去 除未反應(yīng)的金屬。電介質(zhì)材料可以先前被整體淀積，并且經(jīng)歷圖形化刻蝕，使得特定的硅位 置（例如，多晶硅元件36的形成模擬浮柵電極2的部分（圖2))將不會被硅化物外覆。在 這個實施例中，該電介質(zhì)材料由娃化物阻擋薄膜38構(gòu)成。
[0028] 電容器11 (圖2和圖3b)被示為與模擬浮柵電極2在同一集成電路中的元件，但 是未電連接到模擬浮柵電極2。電容器11可以例如用作含有模擬浮柵電極2的同一電路 內(nèi)或者另一電路中的電容器。電容器11的下極板由覆蓋在隔離電介質(zhì)結(jié)構(gòu)35和柵電介質(zhì) 37(圖3b)上面的多晶硅元件36的另一實例形成。然而，在電容器11的這個實例中，不存 在硅化物阻擋薄膜38,因為其已經(jīng)從多晶硅元件36被去除。因此，在多晶硅元件36上方形 成了金屬硅化物44,從而消耗了一些多晶硅元件36。側(cè)壁氮化物元件39阻止金屬硅化物 44在多晶娃兀件36的側(cè)壁上形成。電容器電介質(zhì)層40被設(shè)置在金屬娃化物44上方，金屬 氮化物極板42被淀積在金屬硅化物44上方并進(jìn)行圖形化，如圖所示。根據(jù)以下進(jìn)一步描 述的實施例，電容器電介質(zhì)層40可以由氮化硅、二氧化硅或者二者的組合形成；替換地，可 以使用其他電介質(zhì)材料作為電容器電介質(zhì)層40的一部分或者全部。
[0029] 在模擬浮柵電極2的表面處形成金屬硅化物44并不有助于長期保持電荷。未反 應(yīng)的金屬的一些殘留物（或者在某些情況下，在所淀積的金屬和發(fā)生直接反應(yīng)所在的環(huán)境 的氣體成分之間的金屬氮化物或者其他反應(yīng)產(chǎn)物）經(jīng)常保留在晶體管柵極、電容器極板等 處的與金屬硅化物44結(jié)構(gòu)鄰近的位置處。在許多情況下，這些殘留物會至少部分地導(dǎo)電， 即使它們是難以覺察地薄或者僅作為細(xì)絲存在。對于涉及集成電路的切換操作的元件，例 如，晶體管的柵極和互連，這些殘留物的導(dǎo)電性通常足夠差，使得任何有害的影響不能被測 量到或者注意到，尤其是相對于硅化物外覆的柵層級結(jié)構(gòu)的導(dǎo)電性的顯著增加。但是，在上 述模擬浮柵功能中，制造時設(shè)定修整電平或者基準(zhǔn)電平意圖在集成電路的有用壽命期間保 持穩(wěn)定。在模擬浮柵結(jié)構(gòu)中，在硅化物外覆的多晶硅電容器極板處所俘獲的電荷易受長期 漏電的損害。該電荷的損失將當(dāng)然地改變電路的依賴于在這種結(jié)構(gòu)下對電荷的編程調(diào)整或 者設(shè)定的操作。
[0030] 如在 2011 年 3 月 23 日提交的、題目為"LowLeakageCapacitorforAnalog Floating-GateIntegratedCircuits" 的美國申請 13/070, 222(美國專利公布號 2012/0241829)(其通過引用合并于此）中所描述的，二氧化硅層被用作模擬浮柵結(jié)構(gòu)上方 的硅化物阻擋薄膜，并且從意在被硅化的這些多晶硅結(jié)構(gòu)選擇性地去除。針對硅化物阻擋 薄膜所考慮的另一方法使用0-N-0薄膜，其中下兩層由沿多晶硅柵結(jié)構(gòu)定義側(cè)壁細(xì)絲的同 一薄膜形成；在這個方法中，二氧化硅用作該硅化物阻擋薄膜的頂層。這些方法允許在同一 集成電路中的某些硅結(jié)構(gòu)上實現(xiàn)硅化物外覆，同時還能夠使電荷長期保持在同一集成電路 中的模擬浮柵結(jié)構(gòu)處。
[0031] 在無關(guān)的多晶硅結(jié)構(gòu)（例如，圖2的電容器11)的硅化中所涉及的一些后續(xù)工藝 步驟會使覆蓋在多晶硅元件36上面的硅化物阻擋薄膜中的暴露的二氧化硅退化。例如，在 這段時間期間，由于二氧化硅的硅化物阻擋薄膜保留在多晶硅元件36的要被保護(hù)免于硅 化的那些部分，因此在淀積硅化物金屬之前，對要被硅化的多晶硅的暴露部分進(jìn)行濺射清 洗。在硅化后，執(zhí)行化學(xué)剝離，以去除未反應(yīng)的硅化物金屬，包括在諸如覆蓋在二氧化硅的 硅化物阻擋薄膜自身上面的位置處。在某些情況下，要求重新進(jìn)行硅化工藝，從而導(dǎo)致這些 清洗和剝離工藝被重復(fù)。已經(jīng)觀察到，這些工藝中的每一個使覆蓋在最終模擬浮柵電極上 面的二氧化硅的硅化物阻擋薄膜變薄。因為二氧化硅的硅化物阻擋薄膜是存儲電容器的電 容器電介質(zhì)的一部分，這種變薄會使模擬浮柵結(jié)構(gòu)的長期數(shù)據(jù)保持性能退化。
[0032] 鑒于二氧化硅的硅化物阻擋薄膜的這種變薄，為了確保模擬浮柵結(jié)構(gòu)的足夠的數(shù) 據(jù)保持性能，現(xiàn)有方法已經(jīng)考慮增加后續(xù)的（即，硅化后）電容器電介質(zhì)薄膜的厚度，該電 容器電介質(zhì)薄膜將覆蓋在剩余的二氧化硅的硅化物阻擋薄膜上面，并且還將用作無關(guān)的硅 化的多晶-金屬電容器（例如，圖2的電容器11)的電容器電介質(zhì)。不幸的是，電容器電介 質(zhì)厚度的這個增加減小了硅化的多晶-金屬電容器的得到的電容，從而降低了那些結(jié)構(gòu)的 電路性能。在模擬浮柵結(jié)構(gòu)的數(shù)據(jù)保持和硅化的多晶-金屬電容器的電容之間的這種"聯(lián) 動（linkage) "由此阻止了對這些參數(shù)中的每一個進(jìn)行優(yōu)化，從而電路設(shè)計者和工藝工程師 這一方需要進(jìn)行折中。此外，由于清洗和剝離的時序和工藝的變化，以及重新進(jìn)行的可能 性，變薄效果會隨晶圓不同而變化，所以數(shù)據(jù)保持性能和電容性能在一大批制造的集成電 路之間會變化很大。
[0033] 因此，根據(jù)這個實施例，硅化物阻擋薄膜38被構(gòu)造為包括覆蓋在二氧化硅層上面 的頂層氮化硅。如以下將詳細(xì)描述的，氮化硅用于防止硅化物阻擋薄膜38被后續(xù)的工藝 (例如，直接反應(yīng)硅化所涉及的那些工藝）減薄。此外，硅化物阻擋薄膜38的這種構(gòu)造允許 其優(yōu)化獨(dú)立于集成電路中其他地方的硅化的多晶-金屬電容器的電容器電介質(zhì)層40的優(yōu) 化。因此可以最大化數(shù)據(jù)保持性能和電路性能兩者，而不需要將一個與另一個折中。
[0034] 圖4進(jìn)一步詳細(xì)示出存儲電容器6的一部分，以示出硅化物阻擋薄膜38和電容器 電介質(zhì)層40的構(gòu)造的示例。在這個示例中，如以上描述的，硅化物阻擋薄膜38和電容器電 介質(zhì)層40被設(shè)置在多晶硅36和金屬氮化物層42之間。在這個示例中，在多晶硅元件36 的表面處存在薄的（例如，大約40A)摻雜的二氧化硅層21，作為整個制造工藝的自然氧化 物或者其他副產(chǎn)品。這個摻雜的二氧化硅層21包含存在于下面的多晶硅元件36中的摻雜 劑種類，例如，對于n型多晶硅來說是磷或者砷（或兩者）。在某些情況下，摻雜的二氧化硅 層21可能不存在或者在多晶硅元件36的表面處觀察不到。
[0035] 如圖4所示，根據(jù)這個實施例的硅化物阻擋薄膜38覆蓋在多晶硅元件36和（如果 存在）摻雜的二氧化硅層21上面。在這個實施例中，硅化物阻擋薄膜38包括覆蓋在摻雜 的二氧化硅層21上面并且與之鄰接的二氧化硅層22。在這個示例中，二氧化硅層22構(gòu)成 硅化物阻擋薄膜38的大部分厚度，并且具有約350人的厚度。氮化硅層24覆蓋在二氧化硅 層22上面，并且在這個示例中，具有約150A的初淀積（as-deposited)厚度。娃化物阻擋薄 膜38內(nèi)的二氧化硅層22在其淀積之后并且在氮化硅層24的淀積之前可以被退火。根據(jù) 本領(lǐng)域技術(shù)人員參考本說明書后將顯而易見的變型，硅化物阻擋薄膜38可以包括附加的 材料層，或者與上面所描述的不同厚度的層。在任何情況下，預(yù)期的是，氮化硅層24將是硅 化物阻擋薄膜38的頂層，并且因此將暴露于后續(xù)工藝，包括硅化所涉及的那些工藝。這些 工藝在某種程度上可以使氮化硅層24變薄。然而，考慮到與二氧化硅相比，氮化硅對清洗、 剝離以及其他工藝具有更顯著的抵抗力，因此預(yù)期的是，氮化硅層24通常保護(hù)整個硅化物 阻擋薄膜38,并且發(fā)生的任何變薄將遠(yuǎn)小于現(xiàn)有方法中的二氧化硅的變薄。
[0036] 在這個實施例中的電容器電介質(zhì)層40由多層電介質(zhì)材料構(gòu)成。在這個示例中，氮 化硅層26a直接覆蓋在硅化物阻擋薄膜38上面，直接與氮化硅層24接觸。二氧化硅層27 直接覆蓋在氮化硅層26a上面，并且氮化硅層26b直接覆蓋在二氧化硅層27上面。在這個 示例中，氮化硅層26a、二氧化硅層27以及氮化硅層26b中的每個具有約l〇〇A的厚度。金 屬氮化物層42 (例如，由約650到700人的厚度的氮化鉭組成）覆蓋在電容器電介質(zhì)層40 上面。
[0037] 根據(jù)這個實施例，并且如上面針對圖3a和圖3b所描述的，電容器11中的多晶硅 電極36 (其外覆有金屬硅化物44)和金屬氮化物層42之間不存在硅化物阻擋薄膜38 ;而 是，在電容器11中的這些層之間僅設(shè)置電容器電介質(zhì)層40。因為硅化物阻擋薄膜38對后 續(xù)工藝具有足夠的魯棒性，所以可以選擇電容器電介質(zhì)層40的結(jié)構(gòu)和組成，以優(yōu)化電容器 11以及集成電路中的其他硅化的多晶-金屬電容器的電容和電氣行為，而與對模擬浮柵結(jié) 構(gòu)2的數(shù)據(jù)保持的關(guān)注無關(guān)。在圖4的示例中，由氮化硅層26a、二氧化硅層27和氮化硅層 26b的組合形成的電容器電介質(zhì)層40在電路應(yīng)用中提供了優(yōu)秀的電容和性能。
[0038] 圖3c_3e根據(jù)這個實施例示出模擬浮柵電極2的其他部分，即晶體管4和隧道式 電容器8p、8n。如圖2所示，多晶硅元件36的定義覆蓋在有源區(qū)454n上面的模擬浮柵電極 2的部分定義了n溝道M0S晶體管的柵電極，其中如圖所示，在多晶硅電極36和有源區(qū)454n 的表面之間設(shè)置柵極電介質(zhì)37。娃化物阻擋薄膜38保護(hù)多晶娃電極36免于娃化。如圖3c 所示，電容器電介質(zhì)層40被全面設(shè)置。在多晶硅元件36的相對兩側(cè)上，重?fù)诫s的n型源極 /漏極區(qū)34以常規(guī)的自對準(zhǔn)方式被形成到p型襯底30中。多晶硅元件36的側(cè)壁上的側(cè)壁 氮化物元件39將重?fù)诫s的源極/漏極注入與柵極的邊緣隔開；以常規(guī)的方式，輕摻雜的源 極/漏極延伸部可以存在于側(cè)壁氮化物元件39的下面，在該薄膜形成之前已經(jīng)被注入。
[0039] 參考圖2和圖3d，在這個示例中，模擬浮柵電極2的覆蓋在有源區(qū)458p上面的部 分形成隧道式電容器8p。在隧道式電容器8p中，多晶娃兀件36由柵極電介質(zhì)層37與有源 區(qū)458p的表面分離，柵極電介質(zhì)層37用作隧道式電容器8p的電容器電介質(zhì)。電容器電介 質(zhì)層40被全面設(shè)置。有源區(qū)458p位于n阱32的表面處，n阱32是以本領(lǐng)域已知的方式形 成在襯底30的表面的選定位置處的、相對輕摻雜的n型區(qū)域。重?fù)诫s的p型區(qū)域33以針 對p溝道M0S晶體管的源極和漏極區(qū)的常規(guī)的自對準(zhǔn)方式形成在該有源區(qū)458p中，在多晶 硅元件36的相對兩側(cè)上。
[0040] 如圖3和3e所示的，模擬浮柵電極2還延伸在有源區(qū)458n上方，以形成隧道式電 容器8n。在集成電路的這個位置中，多晶硅元件36也被設(shè)置在整個結(jié)構(gòu)上方的硅化物阻擋 薄膜38保護(hù)，以免硅化。柵極電介質(zhì)37被布置在有源區(qū)45 8n的該位置處，在多晶硅元件36 和有源區(qū)458n的表面之間，用作隧道式電容器8n的電容器電介質(zhì)。如圖3e所示，電容器電 介質(zhì)層40被全面設(shè)置。隧道式電容器8n的下面的結(jié)構(gòu)與晶體管4的結(jié)構(gòu)不同，其要求在 有源區(qū)458n的表面下設(shè)置n型埋層31。該埋層31定義隔離的p阱41，p阱41終止于n型 埋層31的深度上方一深度處，并且被包含在隔離電介質(zhì)結(jié)構(gòu)35之間，如圖所示。P阱41是 相對輕摻雜的P型區(qū)域，這是本領(lǐng)域中的典型阱結(jié)構(gòu)。重?fù)诫s的n型區(qū)域34被設(shè)置在該有 源區(qū)458n中，在多晶硅元件36的相對兩側(cè)上，且由側(cè)壁氮化物元件39與柵極邊緣間隔開。
[0041]雖然圖3c_h3e中未示出，但是提供與隧道式電容器8p、8n和晶體管4有關(guān)的至 上覆的金屬導(dǎo)體的頂側(cè)接觸。
[0042]集成電路的這個區(qū)域的構(gòu)造相對于以上所描述的構(gòu)造的變型是被預(yù)期的。預(yù)期的 是，本領(lǐng)域技術(shù)人員通過參考本說明書，將容易能夠按照針對特定的電路應(yīng)用所合適的，實 現(xiàn)包括隧道式電容器8p、8n、晶體管4以及存儲電容器6的模擬浮柵電極2,而不需要過度 實驗。
[0043] 參考圖2,通過參考本說明書，對于本領(lǐng)域技術(shù)人員來說明顯的是，一方面，隧道式 電容器8p、8n之間的相對面積具有顯著差別，另一方面，在它們和存儲電容器6之間的相對 面積具有顯著差別。相對面積的這個差別當(dāng)然地將被反映在這些元件之間的相對電容中。 當(dāng)然，電容器電介質(zhì)材料和厚度的差別也將被反映在這些電容中。無論如何，期望的是，存 儲電容器6的電容明顯大于隧道式電容器8n、8p的電容（以及晶體管4的寄生柵極-有源 區(qū)電容），從而有助于電子在合理的偏置電壓下進(jìn)行隧穿（由此避免損壞或者擊穿）。電容 耦合的這種差異被預(yù)期提供優(yōu)秀的編程和擦除（即，隧穿）性能。
[0044] 在這個結(jié)構(gòu)中，在形成模擬浮柵電極2時使用覆蓋在多晶硅元件36上面的硅化物 阻擋薄膜38,這使得能夠通過該結(jié)構(gòu)良好且長期地保持電子，而不需要冒經(jīng)由硅化殘留物 等導(dǎo)致的電荷漏電的危險。這提供了良好的數(shù)據(jù)保持性能，同時還能夠優(yōu)化無關(guān)的硅化的 多晶-金屬電容器11的電容，而不需要過度地復(fù)雜化構(gòu)造集成電路所涉及的制造工藝流。
[0045] 圖5示出用于制造集成電路的示例工藝流程，該集成電路包括含有上述硅化物阻 擋薄膜38的模擬浮柵元件2和無關(guān)的硅化的多晶-金屬電容器11。
[0046] 如圖5所示，包括模擬浮柵電極2的集成電路的制造開始于工藝50,在其中各種摻 雜區(qū)被定義并且被形成到襯底30的半導(dǎo)體表面中。取決于期望的最終結(jié)構(gòu)，這些摻雜區(qū)包 括圖3d和圖3e中所示的諸如n型埋層31、n型阱32、p型阱41的區(qū)域等。在工藝52中， 在表面的選定位置處形成隔離電介質(zhì)結(jié)構(gòu)35。這些隔離電介質(zhì)結(jié)構(gòu)35可以以多種常規(guī)方 式形成，包括淺溝槽隔離、深溝槽隔離、硅局部氧化（L0C0S)等。如本領(lǐng)域已知的，隔離電介 質(zhì)結(jié)構(gòu)35的形成用于定義半導(dǎo)體表面的有源區(qū)的位置，在該位置處形成晶體管和某些電 容器（包括上述實施例中的隧道式電容器8p、8n)。雖然在這個示例中，工藝50被示為在工 藝52之前，但是在某些制造流程中，這些步驟的順序可以被顛倒；進(jìn)一步替換地，可以在隔 離電介質(zhì)結(jié)構(gòu)35之前形成某些阱和埋層，而其他阱和埋層在這些隔離電介質(zhì)結(jié)構(gòu)形成之 后形成。
[0047] 在期望的一個或者多個阱的表面處定義了有源區(qū)（工藝50、52)之后，接著在工藝 54中形成柵極電介質(zhì)層37。柵極電介質(zhì)37可以是淀積的絕緣體，例如二氧化硅，尤其是在 熱預(yù)算受限的現(xiàn)代亞微米制造工藝中。替換地，柵極電介質(zhì)層37可以以常規(guī)方式通過硅的 熱氧化來形成。在工藝54中形成柵極電介質(zhì)層37 (以及任何期望的閾值調(diào)整離子注入等） 之后，接著在工藝56中全面淀積多晶硅層，多晶硅元件36將由其形成。
[0048] 在工藝57中，通過離子注入適當(dāng)?shù)姆N類，將工藝56中淀積的多晶硅層摻雜為n 型。在MOS晶體管4是n溝道的這個示例中，整個多晶硅層（包括多晶硅元件36)接收工 藝57的注入。如果p溝道M0S晶體管要在該多晶硅層級中形成有柵電極（這類晶體管優(yōu)選 地包括P型多晶硅柵電極），則工藝57的注入將是圖形化的注入。替換地，摻雜工藝57可 以與工藝56中的多晶硅層的淀積一起原位地執(zhí)行。在工藝58中，多晶硅元件36被光刻圖 形化且被刻蝕，從而定義在最終的集成電路中要在該層中形成的各種結(jié)構(gòu)，包括模擬浮柵 電極2和其他結(jié)構(gòu)，例如電容器11的硅化物外覆的下極板（圖3和圖4b)、晶體管柵極等。 雖然在這個工藝流程中摻雜工藝57被示為發(fā)生在刻蝕工藝58之前，但是多晶硅元件36可 以改為在工藝58的圖形化刻蝕之后進(jìn)行摻雜。多晶硅元件36的摻雜還可以稍后在工藝中 執(zhí)行，例如，通過被用于形成晶體管源極和漏極的同一注入。
[0049] 在現(xiàn)代CMOS制造中實現(xiàn)漸變源/漏結(jié)是典型的這個示例中，在工藝59中，相對于 覆蓋在有源區(qū)上面的剩余的多晶硅特征以自對準(zhǔn)方式執(zhí)行漏極延伸注入（也被稱作"輕摻 雜漏極"注入或者LDD注入）。如果期望，可以通過掩膜注入，為n溝道和p溝道晶體管兩者 執(zhí)行LDD注入。在漏極延伸注入之后，接著也在工藝59中全面淀積氮化硅層，并且進(jìn)行各 向異性刻蝕，以在多晶硅結(jié)構(gòu)（包括多晶硅元件36)的側(cè)壁上形成側(cè)壁氮化物元件39 (圖 3b-3e)。一旦以此方式形成了側(cè)壁氮化物元件39,接著在工藝60中執(zhí)行n型和p型兩者的 掩膜源極/漏極注入，以通常方式自對準(zhǔn)到相應(yīng)的有源區(qū)45內(nèi)的柵層級結(jié)構(gòu)。工藝60還 可以包括合適的退火或者其他高溫推進(jìn)工藝，以使注入的摻雜劑處于期望的深度。
[0050] 模擬浮柵電極2通過硅化物阻擋薄膜38保護(hù)不受直接反應(yīng)硅化，而要被硅化物外 覆的其他結(jié)構(gòu)（電容器11的下極板、晶體管的柵極、多晶硅互連等）將不會被這樣保護(hù)。 在這個實施例中的硅化物阻擋薄膜38的形成跟隨源極/漏極注入工藝59、60,開始于工藝 61a中的二氧化硅層22的全面淀積。如所提到的，對于亞微米制造技術(shù)，二氧化硅層22可 以被淀積到約350A的厚度。在工藝61c中，接著在二氧化硅層22上方淀積氮化硅層24,例 如大約150/1的厚度。淀積工藝61a、61c可以通過常規(guī)的化學(xué)氣相淀積（CVD)執(zhí)行，如果需 要，使用等離子增強(qiáng)的CVD。
[0051] 考慮到硅化物阻擋薄膜38將被暴露到的后續(xù)工藝，可以執(zhí)行二氧化硅層22的淀 積后退火，以提高其性能。更具體地，這種退火可以驅(qū)趕出可能存在于所淀積的二氧化硅層 22中的氫。因此，在氧化物淀積工藝61a之后并且在氮化物淀積工藝61c之前，可以通過常 規(guī)的爐退火（例如，在約600°C下持續(xù)約30分鐘）或者通過等效的快速熱退火（RTA)執(zhí)行 可選的退火工藝61b。
[0052] 在工藝62中，在工藝61a、61b中所淀積的硅化物阻擋薄膜38被光刻圖形化和刻 蝕。對于這些示例實施例，從多晶硅元件36的將被硅化物外覆的那些位置和實例去除硅化 物阻擋薄膜38,而在模擬浮柵電極2以及將不被硅化物外覆的其他元件處保留硅化物阻擋 薄膜38。預(yù)期的是，在典型的實施方式中，除了服務(wù)于模擬浮柵電極2的功能的結(jié)構(gòu)外，大 多數(shù)（如果不是全部的話）多晶硅柵層級結(jié)構(gòu)將被硅化物外覆，并且因此將在工藝62中從 其去除硅化物阻擋薄膜38。在工藝的這個階段，氮化硅層24的頂表面被暴露在硅化物阻擋 薄膜38的剩余位置處。
[0053] 在刻蝕工藝62之后，在工藝63中，接著暴露的晶圓表面（包括要被硅化的多晶硅 和硅，并且還包括所保留的硅化物阻擋薄膜38)經(jīng)歷等離子清洗工藝，之后全面淀積硅化 金屬。對于所描述的實施例，工藝63中所淀積的金屬是鈷；可以替換地使用其他硅化金屬， 例如鈦、鈷等。在工藝64中，執(zhí)行高溫退火，以使在金屬與下面的硅接觸的位置處（例如， 電容器11的下極板處）的這個淀積的金屬反應(yīng)，以形成金屬硅化合物的包層44,如圖3b所 示。相反地，不與硅化金屬接觸的那些硅結(jié)構(gòu)，例如在工藝62之后硅化物阻擋薄膜38保留 的模擬浮柵電極2,將不會與淀積的金屬反應(yīng)。在工藝64的硅化退火之后，在工藝66中執(zhí) 行常規(guī)刻蝕或者剝離，以從表面去除未反應(yīng)的金屬和副產(chǎn)品，留下所形成的地方后面的硅 化物包層44。
[0054] 在工藝70中，接著形成電容器電介質(zhì)層40。如上所述，電容器電介質(zhì)層40用作 電容器11的電容器電介質(zhì)以及存儲電容器6的電容器電介質(zhì)，并且被預(yù)期為相對高質(zhì)量的 電介質(zhì)，從而提供每單位面積的高電容。在這個示例中，如上面與圖4相關(guān)所描述的，在工 藝70中通過順序淀積氮化硅層26a、二氧化硅層27以及氮化硅層26b(每層為約l〇〇A的厚 度），形成電容器電介質(zhì)層40。替換地，其他電介質(zhì)材料和組合、以及厚度可以被用作該絕 緣薄膜。電容器電介質(zhì)層40的厚度和組成可以以優(yōu)化諸如電容器11的結(jié)構(gòu)的電容和其他 電性能的方式來選擇，而不需要關(guān)注在其電容器電介質(zhì)中還包括硅化物阻擋薄膜38的存 儲電容器6的數(shù)據(jù)保持性能。存儲電容器6的良好數(shù)據(jù)保持是通過硅化物阻擋薄膜38的 完整性及其對后續(xù)工藝中的減薄的抵抗性來維持的，而不依賴于電容器電介質(zhì)層40。
[0055] 在工藝72中，存儲電容器6和電容器11的上極板金屬或者金屬化合物在工藝72 中被全面淀積?？梢栽诠に?2中淀積的材料的一個示例是氮化鉭（TaN)。替換地，可以在 工藝72中淀積由金屬（包括元素金屬和金屬化合物，例如金屬氮化物）組成的另一導(dǎo)電材 料，并且用作這些器件的上極板。在工藝74中，該金屬或者金屬化合物層被光刻圖形化和 刻蝕，以定義存儲電容器6和電容器11的上極板、以及其他元件，包括金屬互連、電容器極 板、鍵合焊盤等。
[0056] 在工藝74之后，接著通過針對集成電路的其他結(jié)構(gòu)和元件的適當(dāng)處理步驟完成 包含所構(gòu)造的電極2的集成電路，這些處理步驟包括以常規(guī)方式形成絕緣層、刻蝕觸點(diǎn)、形 成金屬或者與上述元件建立接觸的其他導(dǎo)體層等，其他導(dǎo)體層包括至隧道式電容器8p、8n 的摻雜有源區(qū)的頂側(cè)觸點(diǎn)。
[0057] 所描述的實施例能夠在集成電路的制造中提供重要的優(yōu)勢，包括模擬集成電路、 包含可調(diào)節(jié)元件或者可修整元件（例如，基準(zhǔn)電路）的電路以及EEPR0M存儲器電路。更特 別地，示例實施例在還包括在同一結(jié)構(gòu)層級中所形成的硅化的多晶_金屬電容器的集成電 路中，提供包含未硅化的多晶硅極板的浮柵電極結(jié)構(gòu)和制造它的方法。得到的浮柵電極結(jié) 構(gòu)可以被編程和擦除，以精確地設(shè)定能夠定義電子電路的特定模擬電平的所俘獲的電荷的 可調(diào)節(jié)水平。這個結(jié)構(gòu)能夠長時間的保持俘獲的電荷，并且因此適合用作制造時可修整的 或者可調(diào)節(jié)的元件。另外，這個結(jié)構(gòu)可以以與現(xiàn)有的制造工藝流程兼容的方式被構(gòu)造，而不 會使所要求的工藝流程過度復(fù)雜。
[0058] 更特別地，實施例所提供的保留為浮柵結(jié)構(gòu)的電介質(zhì)的一部分的硅化物阻擋薄膜 能夠維持其物理完整性，并且因此能夠維持浮柵結(jié)構(gòu)本身的數(shù)據(jù)保持能力，同時能夠?qū)?成電路中的其他地方的硅化的多晶_金屬電容器的電容器電介質(zhì)進(jìn)行獨(dú)立優(yōu)化。硅化物阻 擋薄膜可以通過其對結(jié)構(gòu)的硅化中所涉及的清洗和剝離工藝相對不受影響的成分提供這 種益處。通過盡管經(jīng)歷這些后續(xù)工藝仍然維持硅化物阻擋薄膜的厚度，可以使用更薄的上 覆的電容器電介質(zhì)薄膜，從而提高硅化的多晶-金屬電容器的電性能。
[0059] 另外，但是認(rèn)為，相對于僅使用二氧化硅硅化物阻擋薄膜的那些結(jié)構(gòu)，硅化物阻擋 薄膜的成分進(jìn)一步增強(qiáng)了浮柵結(jié)構(gòu)的數(shù)據(jù)保持。對于硅化物阻擋薄膜包括覆蓋在退火的二 氧化硅層上面的氮化硅層的上述示例，認(rèn)為這種構(gòu)造還用于通過改變得到的電介質(zhì)薄膜上 的電場分布，減小了熱場載流子注入。另外，預(yù)期的是，通過載流子在各種層界面散射的機(jī) 制，并且還通過俘獲穿過電介質(zhì)薄膜的那些載流子，硅化物阻擋薄膜的這種結(jié)構(gòu)減小了載 流子穿過得到的電介質(zhì)薄膜的遷移率。
[0060] 圖6示出硅化物阻擋薄膜的示例的定性的能帶圖。在這個示例中，硅化物阻擋薄 膜38包括二氧化硅層22和氮化硅層24,如上所述。在這個示例中，電容器電介質(zhì)層40是 N-0-N薄膜，其包括氮化娃層26a、二氧化娃層27以及氮化娃層26b，每層厚度約為l〇〇A。 圖6中的對應(yīng)薄膜厚度由多晶硅電極36和金屬氮化物層42的參考標(biāo)號之間的用于那些層 的參考標(biāo)號指示。然而，因為硅化物阻擋薄膜38的氮化硅層24和電容器電介質(zhì)層40的下 氮化硅層26a都是氮化硅，所以在這個能帶圖中這兩種薄膜是不可區(qū)分的。如圖6所示，從 多晶硅電極36行進(jìn)穿過二氧化硅層22的電子將往往在對應(yīng)于上覆的氮化硅層24和下氮 化娃層26a的能帶谷（energytrough) 80中被俘獲。為了行進(jìn)到金屬氮化物層42,那些俘 獲的電子將不得不克服在電容器電介質(zhì)層40內(nèi)的氮化硅層26a和上覆的二氧化硅層27之 間的界面處的附加的能量勢壘。為了比較，圖6中由虛線所示的能帶分布82對應(yīng)于設(shè)置在 多晶硅電極36和金屬氮化物層42之間的二氧化硅層；在該薄膜中不存在用于俘獲電子的 能帶谷。通過實驗已經(jīng)觀察到數(shù)據(jù)保持性能的對應(yīng)提高，在其中具有根據(jù)示例實施例構(gòu)造 的硅化物阻擋薄膜的n型和p型未硅化的多晶-金屬電容器在高溫烘焙（例如，24小時的 200°C烘焙）后顯示出最小編程電壓損失。
[0061]本領(lǐng)域技術(shù)人員將理解，可以對描述的實施例進(jìn)行修改，并且還將理解，在本發(fā)明 的范圍內(nèi)，許多其他實施例是可能的。
【權(quán)利要求】
1. 一種在體區(qū)的半導(dǎo)體表面形成的集成電路，其包括用于模擬半導(dǎo)體集成電路的電可 編程電容器結(jié)構(gòu)，所述集成電路包括： 第一多晶娃電極； 在所述第一多晶硅電極上方設(shè)置的硅化物阻擋薄膜，所述硅化物阻擋薄膜包括在氮化 硅層下面的二氧化硅層； 在所述硅化物阻擋薄膜上方設(shè)置的電容器電介質(zhì)薄膜，其與所述硅化物阻擋薄膜的所 述氮化娃層直接接觸； 第一導(dǎo)電極板，其包括金屬并且在導(dǎo)體層級中形成，所述第一導(dǎo)電極板設(shè)置在所述第 一多晶娃電極的第一部分上方，所述電容器電介質(zhì)薄膜在它們之間； 第二多晶硅電極，其至少一部分外覆有通過直接反應(yīng)形成的金屬硅化物，并且所述第 二多晶硅電極由與所述第一多晶硅電極相同的多晶硅層形成；以及 第二導(dǎo)電極板，其包括金屬并且在所述導(dǎo)體層級中形成，所述第二導(dǎo)電極板設(shè)置在所 述第二多晶硅電極的外覆部分上方，所述電容器電介質(zhì)薄膜在它們之間，所述電容器電介 質(zhì)薄膜與所述第二多晶硅電極的外覆部分直接接觸。
2. 根據(jù)權(quán)利要求1所述的集成電路，其中所述第一導(dǎo)電極板和所述第二導(dǎo)電極板由金 屬氮化物組成。
3. 根據(jù)權(quán)利要求2所述的集成電路，其中所述金屬氮化物是氮化鉭。
4. 根據(jù)權(quán)利要求1所述的集成電路，其中所述金屬硅化物是硅化鈷。
5. 根據(jù)權(quán)利要求1所述的集成電路，其中所述電容器電介質(zhì)薄膜包括： 第一層氮化娃； 覆蓋在所述第一層氮化娃上面的第一層二氧化娃； 覆蓋在所述第一層二氧化硅上面的第二層氮化硅。
6. 根據(jù)權(quán)利要求5所述的集成電路，其中所述電容器電介質(zhì)薄膜的所述第一層氮化硅 直接覆蓋在所述硅化物阻擋薄膜的所述氮化硅層上面。
7. 根據(jù)權(quán)利要求1所述的集成電路，進(jìn)一步包括： 半導(dǎo)體表面的第一有源區(qū)和第二有源區(qū)； 設(shè)置在所述半導(dǎo)體表面的所述第一有源區(qū)和所述第二有源區(qū)上方的柵電介質(zhì)薄膜； 形成在所述第二有源區(qū)中的源極和漏極摻雜的區(qū)域； 其中所述第一多晶硅電極具有在所述第一有源區(qū)上方延伸的第二部分，所述柵電介質(zhì) 薄膜設(shè)置在它們之間，以形成第一隧道式電容器； 并且其中所述第一多晶硅電極具有在所述源極和漏極摻雜的區(qū)域之間的半導(dǎo)體表面 上方延伸的第三部分，用作晶體管柵電極。
8. 根據(jù)權(quán)利要求7所述的集成電路，進(jìn)一步包括所述半導(dǎo)體表面的第三有源區(qū)；并且 其中所述第一多晶硅電極具有在所述第三有源區(qū)上方延伸的第四部分，所述柵電介質(zhì)薄膜 設(shè)置在它們之間，以形成第二隧道式電容器。
9. 一種制造用于模擬半導(dǎo)體集成電路的電可編程的電容器結(jié)構(gòu)的方法，所述模擬半導(dǎo) 體集成電路在體區(qū)的半導(dǎo)體表面處形成，所述方法包括以下步驟： 在所述半導(dǎo)體表面的選定位置處形成隔離電介質(zhì)結(jié)構(gòu)，所述隔離電介質(zhì)結(jié)構(gòu)定義在它 們之間的表面的有源區(qū)； 接著全面形成由多晶硅組成的電極層； 接著在所述電極層上淀積硅化物阻擋薄膜，所述硅化物阻擋薄膜包括在第一層氮化硅 下面的第一層二氧化硅； 從所述電極層的一部分選擇性地去除所述硅化物阻擋薄膜，使得所述硅化物阻擋薄 膜保留在所述電極層的對應(yīng)于第一電極的一部分上方，所述第一層氮化硅位于暴露的表面 處，并且從所述電極層的對應(yīng)于第二電極的一部分去除所述硅化物阻擋薄膜； 接著使所述多晶硅電極層的暴露部分，包括對應(yīng)于所述第二電極的那部分，與金屬反 應(yīng)，從而形成金屬娃化物； 接著全面淀積電容器電介質(zhì)薄膜； 接著淀積包含金屬的導(dǎo)體層；以及 去除所述導(dǎo)體層的選定部分，以在覆蓋在隔離電介質(zhì)結(jié)構(gòu)上面的位置處定義覆蓋在所 述第一電極的一部分上面的第一導(dǎo)電極板，所述電容器電介質(zhì)薄膜和所述硅化物阻擋薄膜 在它們之間，并且定義覆蓋在所述第二電極的一部分上面的第二導(dǎo)電極板，所述電容器電 介質(zhì)薄膜在它們之間。
10. 根據(jù)權(quán)利要求9所述的方法，進(jìn)一步包括，在選擇性去除所述硅化物阻擋薄膜的步 驟之后并且在反應(yīng)步驟之前，全面形成所述金屬的層。
11. 根據(jù)權(quán)利要求10所述的方法，進(jìn)一步包括在反應(yīng)步驟之后，去除所述金屬的非硅 化部分。
12. 根據(jù)權(quán)利要求10所述的方法，進(jìn)一步包括，在選擇性去除所述硅化物阻擋薄膜的 步驟之后并且在形成金屬層的步驟之前，執(zhí)行表面清洗。
13. 根據(jù)權(quán)利要求9所述的方法，進(jìn)一步包括，在淀積所述硅化物阻擋層的步驟之前， 去除所述電極層的選定部分，以定義所述第一電極和所述第二電極，所述第一電極包括覆 蓋在隔離電介質(zhì)結(jié)構(gòu)上面的部分。
14. 根據(jù)權(quán)利要求13所述的方法，其中淀積所述硅化物阻擋層的步驟包括： 在所述第一電極和所述第二電極上方形成所述第一層二氧化硅；以及 在所述第一層二氧化硅上方淀積所述第一層氮化硅； 其中選擇性去除步驟從所述第二電極去除所述第一層二氧化硅和所述第一層氮化硅， 使得所述第一層二氧化硅和所述第一層氮化硅保留在所述第一電極上方。
15. 根據(jù)權(quán)利要求14所述的方法，進(jìn)一步包括，在形成所述第一層二氧化硅的步驟之 后，對所述第一層二氧化硅進(jìn)行退火。
16. 根據(jù)權(quán)利要求9所述的方法，其中所述導(dǎo)體層包括氮化鉭。
17. 根據(jù)權(quán)利要求9所述的方法，其中反應(yīng)步驟使所述第二電極的多晶硅與鈷反應(yīng)，以 形成硅化鈷。
18. 根據(jù)權(quán)利要求9所述的方法，進(jìn)一步包括： 在所述有源區(qū)上方形成柵電介質(zhì)層； 第一電極具有覆蓋在有源區(qū)上方的多個部分； 在所述第一電極的覆蓋在第一有源區(qū)上面的一部分的相對兩側(cè)上形成源極區(qū)和漏極 區(qū)。
19. 根據(jù)權(quán)利要求18所述的方法，其中所述第一電極的至少一部分覆蓋在第二有源區(qū) 和第三有源區(qū)上面， 并且其中形成源極區(qū)和漏極區(qū)的步驟還在所述第一電極的覆蓋在所述第二有源區(qū)和 所述第三有源區(qū)上面的一部分的相對兩側(cè)上形成源極區(qū)和漏極區(qū)。
20.根據(jù)權(quán)利要求9所述的方法，其中淀積所述電容器電介質(zhì)薄膜的步驟包括： 全面淀積第二層氮化硅； 接著全面淀積第二層二氧化硅；以及 接著全面淀積第三層氮化硅。
【文檔編號】H01L21/8242GK104428895SQ201380033756
【公開日】2015年3月18日 申請日期:2013年6月27日 優(yōu)先權(quán)日:2012年6月27日
【發(fā)明者】K·劉, A·查特吉, I·M·卡恩 申請人:德克薩斯儀器股份有限公司