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      用于鰭式晶體管的高遷移率應(yīng)變溝道的制作方法

      文檔序號(hào):7038968閱讀:126來源:國(guó)知局
      用于鰭式晶體管的高遷移率應(yīng)變溝道的制作方法
      【專利摘要】本發(fā)明公開了用于將高遷移率應(yīng)變溝道并入到鰭式晶體管(例如,諸如雙柵極、三柵極等的FinFET)中的技術(shù),其中將應(yīng)力材料包覆到所述鰭狀物的溝道區(qū)域上。在一個(gè)示例性實(shí)施例中,將硅鍺(SiGe)包覆到硅鰭狀物上以提供要求的應(yīng)力,盡管也可以利用其它鰭狀物和包覆材料。所述技術(shù)與典型的工藝流程兼容,并且包覆沉積可以發(fā)生在工藝流程內(nèi)的多個(gè)位置處。在一些情況下,利用在所述溝道中壓縮所述鰭狀物和包覆層的源極/漏極壓力源可以增強(qiáng)來自所述包覆層的內(nèi)部應(yīng)力。在一些情況下,可以提供可選的蓋層以改進(jìn)柵極電介質(zhì)/半導(dǎo)體界面。在一個(gè)這種實(shí)施例中,在SiGe包覆層之上提供硅以改進(jìn)柵極電介質(zhì)/半導(dǎo)體界面。
      【專利說明】用于鰭式晶體管的高遷移率應(yīng)變溝道

      【背景技術(shù)】
      [0001] FinFET是圍繞半導(dǎo)體材料的薄帶(通常被稱為鰭狀物)構(gòu)造的晶體管。晶體管包 括標(biāo)準(zhǔn)場(chǎng)效應(yīng)晶體管(FET)節(jié)點(diǎn),所述節(jié)點(diǎn)包括柵極、柵極電介質(zhì)、源極區(qū)和漏極區(qū)。器件 的導(dǎo)電溝道存在于柵極電介質(zhì)下方的鰭狀物的外側(cè)。具體地,電流沿著鰭狀物的兩個(gè)側(cè)壁 (與襯底表面垂直的側(cè))流動(dòng)或者在鰭狀物的兩個(gè)側(cè)壁內(nèi)流動(dòng),以及沿著鰭狀物的頂部(與 襯底表面平行的側(cè))流動(dòng)。由于這種配置的導(dǎo)電溝道實(shí)質(zhì)上沿著鰭狀物的三個(gè)不同的外部 平面區(qū)存在,所以這種FinFET設(shè)計(jì)有時(shí)也被稱為三柵極FinFET。其它類型的FinFET配置 也是可用的,例如所謂的雙柵極FinFET,其中導(dǎo)電溝道主要僅沿著鰭狀物的兩個(gè)側(cè)壁(而 不沿著鰭狀物的頂部)存在。存在與制作這種鰭式晶體管相關(guān)聯(lián)的許多有意義的問題。

      【專利附圖】

      【附圖說明】
      [0002] 圖1至7和9至12示出了根據(jù)本發(fā)明的實(shí)施例的用于形成鰭式晶體管結(jié)構(gòu)的方 法。
      [0003] 圖8a_8d示出了根據(jù)本發(fā)明的另一個(gè)實(shí)施例的圖1至7和9至12中所示的方法 的一部分。
      [0004] 圖13a-13d示出了根據(jù)本發(fā)明的另一個(gè)實(shí)施例的圖1至7和9至12中所示的方 法的一部分。
      [0005] 圖14a_14d各自示出了根據(jù)本發(fā)明的其它實(shí)施例的產(chǎn)生的鰭式晶體管結(jié)構(gòu)。
      [0006] 圖15示出了利用根據(jù)本發(fā)明的實(shí)施例進(jìn)行配置的一個(gè)或多個(gè)集成電路結(jié)構(gòu)來實(shí) 施的計(jì)算系統(tǒng)。

      【具體實(shí)施方式】
      [0007] 公開了用于將高遷移率應(yīng)變溝道并入到鰭式晶體管(例如,諸如雙柵極、三柵極 等的FinFET)中的技術(shù),其中將應(yīng)力材料包覆到鰭狀物的溝道區(qū)域上。在一個(gè)示例性實(shí)施 例中,將硅鍺(SiGe)包覆到硅鰭狀物上以提供要求的應(yīng)力,盡管也可以使用其它鰭狀物和 包覆材料。所示技術(shù)與典型工藝流程兼容,并且包覆沉積可以發(fā)生在工藝流程內(nèi)的多個(gè)位 置處。在一些情況下,利用在溝道中壓縮鰭狀物和包覆層的源極/漏極壓力源可以增強(qiáng)來 自包覆層的內(nèi)部應(yīng)力。在一些情況下,可以提供可選的蓋層以改進(jìn)柵極電介質(zhì)/半導(dǎo)體界 面。在一個(gè)這種實(shí)施例中,硅設(shè)置在SiGe包覆層之上以改進(jìn)柵極電介質(zhì)/半導(dǎo)體界面。根 據(jù)本公開內(nèi)容,許多變型和實(shí)施例將變得顯而易見。
      [0008] 概沭
      [0009] 如前所述,存在與制作FinFET相關(guān)聯(lián)的許多有意義的問題。例如,現(xiàn)今已經(jīng)利用 源極/漏極SiGe壓力源設(shè)計(jì)制造了很多代的高遷移率PMOS溝道。然而,源極/漏極SiGe 壓力源取決于間距,因此對(duì)于較小柵極間距,源極/漏極SiGe壓力源中的相同鍺濃度下的 應(yīng)力降低。應(yīng)力的這種減小有效地限制了進(jìn)一步改進(jìn)溝道遷移率的能力,并且進(jìn)一步限制 了繼續(xù)縮放到更小的間距。
      [0010] 因此,并且根據(jù)本發(fā)明的實(shí)施例,通過在硅溝道上沉積SiGe包覆層來將應(yīng)力構(gòu)造 到硅溝道中。SiGe包覆工藝可以發(fā)生在流程中的各個(gè)時(shí)間,包括在鰭狀物形成期間的溝槽 蝕刻之后、在使淺溝槽隔離(STI)材料凹陷以暴露鰭狀物之后、以及在去除犧牲柵極堆疊 體之后(假設(shè)為替換金屬柵極流程)。在這個(gè)意義上,包覆沉積工藝和總體工藝流程是高度 兼容的。選擇性和非選擇性工藝布線均可以用于形成包覆層。在一些實(shí)施例中,可以利用 在溝道區(qū)域中壓縮硅鰭狀物和SiGe包覆層的SiGe源極/漏極壓力源來增強(qiáng)來自硅鰭狀物 上的沉積的SiGe包覆層的內(nèi)部應(yīng)力。在一些這種實(shí)施例中,SiGe包覆層可以具有例如在 10-70 %范圍內(nèi)的鍺濃度。在一些這種實(shí)施例中,例如選擇性或非選擇性硅的可選蓋層可以 設(shè)置在SiGe包覆層之上以改進(jìn)半導(dǎo)體溝道與柵極電介質(zhì)層(其可以例如是高k電介質(zhì)) 之間的界面。
      [0011] 一旦形成了鰭狀物并且SiGe包覆層已經(jīng)設(shè)置在溝道區(qū)域中(其可以發(fā)生在工藝 期間的一個(gè)或多個(gè)時(shí)間處),可以執(zhí)行FinFET晶體管工藝流程以制作例如高k金屬柵極晶 體管。任何數(shù)量的晶體管類型和/或形成工藝流程可以受益于本文中所提供的溝道應(yīng)變 技術(shù),所述晶體管類型和/或形成工藝流程例如η溝道金屬氧化物半導(dǎo)體(NMOS)晶體管、 ρ溝道MOS (PMOS)晶體管、或同一流程內(nèi)的PMOS和NMOS晶體管二者,無論被配置有薄柵極 還是厚柵極,并且無論被配置有任何數(shù)量的幾何形狀。如將領(lǐng)會(huì)的,壓縮應(yīng)變SiGe對(duì)PMOS 器件尤其具有吸引力,無論是單獨(dú)的PMOS器件還是與諸如硅NMOS器件之類的NMOS器件結(jié) 合。例如,本文中所提供的技術(shù)可以用于一起制作SiGe PMOS鰭狀物和硅NMOS鰭狀物。同 樣,如根據(jù)本公開內(nèi)容將顯而易見的,許多材料系統(tǒng)可以受益于本文中所描述的技術(shù),并且 所要求保護(hù)的發(fā)明并不是要限制于任何特定的一個(gè)材料系統(tǒng)或材料系統(tǒng)的集合。相反,可 以在內(nèi)部溝道應(yīng)變有用的任何地方采用所述技術(shù)。
      [0012] 所述技術(shù)可以體現(xiàn)為例如任何數(shù)量的集成電路,例如存儲(chǔ)器、處理器、利用晶體管 制作的其它這種設(shè)備和其它有源結(jié)半導(dǎo)體器件,并且可以體現(xiàn)為適合于在制作集成電路的 工廠中進(jìn)行實(shí)踐的方法。本文中所描述的技術(shù)的使用表現(xiàn)在結(jié)構(gòu)方式上。例如,相較于傳 統(tǒng)鰭式晶體管,根據(jù)實(shí)施例形成的晶體管的截面圖像,例如利用透射電子顯微鏡(TEM)提 供的圖像展示出鰭狀物的溝道部分上的包覆層。
      [0013] 根據(jù)本公開內(nèi)容,將高遷移率應(yīng)變SiGe溝道并入到硅鰭狀物上的變型將變得顯 而易見。例如,另一個(gè)實(shí)施例可以將高遷移率應(yīng)變鍺溝道并入到硅鰭狀物上,并且另一個(gè)實(shí) 施例可以將高遷移率應(yīng)變鍺溝道并入到SiGe鰭狀物上。此外要注意,鰭狀物可以由襯底產(chǎn) 生(并且因此與襯底的材料相同)或者可以在襯底上形成鰭狀物。一個(gè)這種示例性實(shí)施例 將高遷移率應(yīng)變鍺溝道并入到硅襯底上形成的SiGe鰭狀物上。在其它實(shí)施例中,注意,包 覆層可以在鰭狀物的頂部和兩側(cè)上(三柵極FinFET),或者可以僅在鰭狀物的兩側(cè)上(雙柵 極 FinFET)
      [0014] 鰭狀物結(jié)構(gòu)
      [0015] 圖1至7和9至12示出了根據(jù)本發(fā)明的實(shí)施例的用于形成鰭式晶體管結(jié)構(gòu)的方 法。如將領(lǐng)會(huì)的,圖1至7中所示的視圖中的每個(gè)視圖是穿過溝道區(qū)并且與鰭狀物垂直截 取的截面?zhèn)纫晥D,并且圖9至12中所示的視圖中的每個(gè)視圖是穿過溝道區(qū)并且與鰭狀物平 行截取的截面?zhèn)纫晥D。圖8a-d展示了根據(jù)另一個(gè)實(shí)施例的并且將會(huì)依次論述的替代的方 法。
      [0016] 圖1中可以看到,提供了襯底。此處可以使用任何數(shù)量的適合的襯底,包括體襯 底、絕緣體襯底上半導(dǎo)體(Χ0Ι,其中X是諸如Si、Ge或富Ge的Si之類的半導(dǎo)體材料)、以 及多層結(jié)構(gòu),并且尤其是在后續(xù)柵極圖案化工藝之前形成鰭狀物的那些襯底。在一種特定 的示例性情況下,襯底是體硅襯底。在另一種示例性情況下,襯底是絕緣體上硅(SOI)襯 底。在另一種示例性情況下,襯底是體SiGe襯底。在另一種示例性情況下,襯底是在硅層 上具有SiGe層的多層襯底。在另一種示例性情況下,襯底是絕緣體上SiGe(SiGeOI)的襯 底。如將顯而易見的,可以使用任何數(shù)量的配置。
      [0017] 圖1進(jìn)一步示出了襯底上的圖案化的硬掩模,其可以通過利用標(biāo)準(zhǔn)光刻技術(shù)來執(zhí) 行,標(biāo)準(zhǔn)光刻技術(shù)包括硬掩模材料(例如,二氧化娃、氮化娃、和/或其它適合的硬掩模材 料)的沉積、使暫時(shí)保留以保護(hù)將成為鰭狀物的襯底的下層區(qū)的硬掩模的一部分上的抗蝕 劑圖案化、蝕刻以去除硬掩模的未掩蔽(無抗蝕劑)部分(例如,使用干法蝕刻、或其它適 合的硬掩模去除工藝)、并且然后剝除經(jīng)圖案化的抗蝕劑材料,由此留下所示的經(jīng)圖案化的 硬掩模。替代地,可以在不需要蝕刻的附加工藝中選擇性地沉積硬掩模。
      [0018] 在一個(gè)示例性實(shí)施例中,由此產(chǎn)生的硬掩模是被配置有氧化物的底層和氮化硅的 頂層的標(biāo)準(zhǔn)雙層硬掩模并且包括三個(gè)位置,但是在其它實(shí)施例中,可以對(duì)硬掩模進(jìn)行不同 的配置,這取決于所制作的特定有源器件和要形成的鰭狀物的數(shù)量。在具有硅襯底的一個(gè) 特定示例性實(shí)施例中,利用原生氧化物的底層(硅襯底的氧化)和氮化硅(SiN)的頂層來 實(shí)施硬掩模。如將顯而易見的,可以使用任何數(shù)量的硬掩模配置。
      [0019] 圖2中可以看到,將淺溝槽蝕刻到襯底中以形成多個(gè)鰭狀物??梢岳脴?biāo)準(zhǔn)光刻 技術(shù)來執(zhí)行淺溝槽蝕刻,標(biāo)準(zhǔn)光刻技術(shù)包括濕法或干法蝕刻、或蝕刻的組合(如果要求)。 如將領(lǐng)會(huì)的,溝道的幾何形狀(寬度、深度、形狀等)在不同實(shí)施例中可以不同,并且所要求 保護(hù)的發(fā)明并不是要限制于任何特定的溝槽幾何形狀。在具有硅襯底和利用底部氧化層和 頂部SiN層實(shí)施的雙層硬掩模的一個(gè)特定示例性實(shí)施例中,使用干法蝕刻來形成位于襯底 的頂表面之下大約100人至5000人的溝槽。如將顯而易見的,可以使用任何數(shù)量的溝槽配 置。在形成鰭狀物之后,可以去除硬掩模,如圖3的示例性實(shí)施例中所示。硬掩模的這種完 全去除允許包覆鰭狀物的頂部以便形成三柵極結(jié)構(gòu)。然而,在其它實(shí)施例中要注意,可以留 下一些硬掩模,以使得僅包覆鰭狀物的側(cè)面(而不包覆頂部),以便提供雙柵極結(jié)構(gòu)。盡管 示出的實(shí)施例顯示鰭狀物具有不隨著與襯底的距離的改變而改變的寬度,但是在另一個(gè)實(shí) 施例中鰭狀物的頂部可以比底部窄,在另一個(gè)實(shí)施例中鰭狀物的頂部可以比底部寬,或具 有任何其它寬度變型和均勻度(或非均勻度)。要進(jìn)一步注意,寬度變型在一些實(shí)施例中可 以是對(duì)稱的,也可以是非對(duì)稱的。同樣,盡管鰭狀物被示出為都具有相同的寬度,但是一些 鰭狀物可以比其它鰭狀物寬和/或具有與其它鰭狀物不同的形狀。例如,在實(shí)施例中,要用 于創(chuàng)建NMOS晶體管的鰭狀物可以比要用于創(chuàng)建PMOS晶體管的鰭狀物窄。如將領(lǐng)會(huì)的,其 它配置也是可能的。
      [0020] 圖4的示例性實(shí)施例中可以看到,然后可以沉積包覆層。在該示例性情況下,包覆 沉積是非選擇性的,因?yàn)檎麄€(gè)鰭狀物表面區(qū)域都被包覆。在同時(shí)存在PMOS和NMOS鰭式器 件的一些這種非選擇性情況下,注意,可能要求例如從NMOS區(qū)中蝕刻掉任何包覆材料。在 一些實(shí)施例中,包覆層可以是例如適合于給定應(yīng)用或所要求的任意成分的硅鍺(SiGe)合 金的外延生長(zhǎng)。在另一個(gè)示例性實(shí)施例中,包覆層可以是鍺的外延生長(zhǎng)。如根據(jù)本公開內(nèi) 容將領(lǐng)會(huì)的,可以使用諸如化學(xué)氣相沉積(CVD)、快速熱CVD(RT-CVD)、氣態(tài)源分子束外延 (GS-MBE)等任何適合的外延沉積技術(shù)來提供包覆材料。
      [0021] 注意,在一些實(shí)施例中,包覆層沒有諸如堆疊層錯(cuò)和位錯(cuò)之類的晶體缺陷。盡管 在一些可接受的低程度下可以存在這種堆疊層錯(cuò)和位錯(cuò),但是這種堆疊層錯(cuò)和位錯(cuò)超過閾 值則可能對(duì)所要求的溝道應(yīng)變產(chǎn)生不利影響。在這個(gè)意義上,在鍺百分比與包覆層厚度之 間存在折衷。這是因?yàn)椋w無位錯(cuò)(應(yīng)變)厚度通常是成分與層厚度的乘積。例如,給定 50%鍺的SiGe包覆層,大約100埃(人)或更少的包覆層厚度將完全應(yīng)變,但是75%鍺的 SiGe包覆層在缺陷沉積開始之前可能被限制于僅大約人或更少的包覆層厚度。因此,在 一個(gè)特定實(shí)施例中,包覆層是沒有諸如堆疊層錯(cuò)和位錯(cuò)之類的晶體缺陷的SiGe合金。如本 文中所使用的并且根據(jù)一些這種實(shí)施例,"無晶體缺陷"是指包覆層中的缺陷按體積計(jì)算少 于0. 05%,或者不會(huì)導(dǎo)致不可接受的短路/開路(產(chǎn)量損失)和性能損失,如通過給定標(biāo)準(zhǔn) 所測(cè)量的。此外要注意,包覆層臨界厚度可以極大地變化,并且這些示例并不是要將所要求 保護(hù)的發(fā)明限制于特定范圍的層厚度。
      [0022] 圖4中可以進(jìn)一步看到,可以沉積可選的蓋層以保護(hù)包覆層和/或改進(jìn)柵極電介 質(zhì)/半導(dǎo)體界面。在一個(gè)這種實(shí)施例中,硅蓋層沉積在SiGe包覆層之上。用于提供可選蓋 層的沉積技術(shù)可以例如與提供包覆層所使用的沉積技術(shù)相同(例如,CVD、RT-CVD、GS-MBE 等)。蓋層的厚度在不同實(shí)施例中也可以不同。在一些情況下,蓋層具有10人至50人范圍 內(nèi)的厚度。在其它情況下,蓋層具有包覆層厚度的大約10 %至50 %的厚度。
      [0023] 在提供了包覆層和可選的蓋層之后,在一些實(shí)施例中,流程可以以傳統(tǒng)方式繼續(xù), 或在其它實(shí)施例中以定制的或?qū)S械姆绞嚼^續(xù)??梢钥吹?,圖5至12假設(shè)沒有提供可選的 蓋層。然而,根據(jù)本公開內(nèi)容,包括蓋層的配置將是顯而易見的。
      [0024] 圖5的示例性實(shí)施例中可以看到,隨后使用任何數(shù)量的標(biāo)準(zhǔn)沉積工藝來利用氧化 物材料(或其它適合的絕緣體材料)填充溝槽。在具有硅襯底和SiGe蓋層的一個(gè)特定示例 性實(shí)施例中,沉積的絕緣體材料是二氧化硅SiO 2,但是也可以使用任何數(shù)量的適合的隔離 氧化物/絕緣體材料來形成此處的淺溝槽隔離(STI)結(jié)構(gòu)。通常,可以例如基于與蓋層和 /或可選蓋層材料的原生氧化物的兼容性來選擇用于填充溝槽的沉積的或生長(zhǎng)的絕緣體材 料。注意,柵極溝槽本質(zhì)上可以是圓形或多邊形,并且對(duì)溝槽"側(cè)"的任何引用是要指代任 何這種配置,并且不應(yīng)該被解釋為暗示特定幾何形狀的結(jié)構(gòu)。例如,溝槽側(cè)可以指代圓形溝 槽上的不同位置、或多邊形溝槽的分立的側(cè)、或甚至是多邊形溝槽的一個(gè)分立的側(cè)上的不 同位置。在更普遍的意義上,溝槽"表面"指代所有這種溝槽側(cè)以及溝槽的基底(底部)。
      [0025] 圖6展示了如何利用例如化學(xué)機(jī)械平面化(CMP)或能夠使結(jié)構(gòu)平面化的其它適合 的工藝來使隔離氧化物(或其它適合的絕緣材料)平面化。在所示特定示例性實(shí)施例中, 平面化留下了包覆層的至少一部分。在這個(gè)意義上,可以將包覆層用作蝕刻停止層。在硬 掩模材料留在鰭狀物的頂部上(用于雙柵極配置)的其它實(shí)施例中,可以將第一層硬掩模 (例如,襯墊氧化物)用作蝕刻停止層,并且如果要求也可以將第一層硬掩模用作柵極氧化 物。在其它這種實(shí)施例中,可以完全去除襯墊氧化物,并且可以在鋪設(shè)犧牲柵極材料之前沉 積虛擬氧化物。在其它實(shí)施例中,此時(shí)(或在稍后的工藝中)可以沉積高k電介質(zhì)材料用 于柵極氧化物,如有時(shí)進(jìn)行的。
      [0026] 圖7展示了在使STI凹陷到低于鰭狀物結(jié)構(gòu)的頂部之后所產(chǎn)生的結(jié)構(gòu)??梢允褂?任何適合的蝕刻工藝(例如,濕法和/或干法蝕刻)來使STI凹陷。這些凹陷區(qū)為晶體管 的源極/漏極區(qū)提供了隔離。凹陷深度在不同實(shí)施例中可以不同,取決于諸如要求的柵極 尺寸和總體鰭狀物高度之類的因素。在一些示例性實(shí)施例中,STI凹陷深度是暴露的總體 鰭狀物高度的35%至85%,盡管其它實(shí)施例可以去除更多或更少的STI材料,這取決于適 合于預(yù)期應(yīng)用的STI凹陷深度。在具有硅襯底、SiGe包覆層和硅蓋層的一個(gè)特定示例性實(shí) 施例中,經(jīng)平面化并且蝕刻的STI材料是SiO 2。在具有硅襯底、鍺包覆層和硅蓋層的另一個(gè) 特定示例性實(shí)施例中,經(jīng)平面化并且蝕刻的STI材料是SiO2或氧化鍺(GeO 2)。在具有SiGe 鰭狀物、鍺包覆層和硅蓋層的另一個(gè)特定示例性實(shí)施例中,經(jīng)平面化并且蝕刻的STI材料 是SiO2或GeO 2。在具有形成在硅襯底上的SiGe鰭狀物、鍺包覆層和硅蓋層的另一個(gè)特定 示例性實(shí)施例中,經(jīng)平面化并且蝕刻的STI材料是SiO 2或GeO2。如將領(lǐng)會(huì)的,這些示例性 實(shí)施例中的每個(gè)實(shí)施例也可以被制成沒有蓋層,或具有可以包括硅或不包括硅的另一種適 合的蓋材料。
      [0027] 在一些實(shí)施例中,STI凹陷蝕刻工藝可以改變暴露的包覆層的厚度,以使包覆層的 暴露的部分可以與包覆層的未暴露部分不同(例如,更?。?。在一些實(shí)施例中,初始包覆層 厚度由于后續(xù)處理而產(chǎn)生了預(yù)期的變薄。此外要注意,在其它實(shí)施例中,包覆層可以被提供 有非均勻厚度,以便由于后續(xù)處理而在特定位置處產(chǎn)生預(yù)期的變薄。那些特定位置中的初 始厚度可以例如比后續(xù)處理中未暴露的區(qū)域的初始厚度要厚。
      [0028] 部分何覆層
      [0029] 圖8a_8d示出了根據(jù)本發(fā)明的另一個(gè)實(shí)施例的圖1至7和9至12中所示的方法 的一部分。在該示例性情況下可以看到,直到STI凹陷之后才將包覆層提供到鰭狀物上,由 此有效地提供了部分包覆。例如在要求保存包覆材料并且因此減少材料花費(fèi)和/或降低集 成復(fù)雜度時(shí),這種選擇性沉積工藝可能是適合的。
      [0030] 在該示例性實(shí)施例中,形成了鰭狀物,如圖8a中所示,并且參考圖1至3的先前的 相關(guān)描述同樣適用于此。然后,替代涂覆包覆層,流程繼續(xù)到利用適合的絕緣體材料填充溝 槽(如圖8b中所示)并且進(jìn)行平面化以去除任何過多的絕緣體材料(如圖8c中所示)。 為此,參考圖5和6的先前的相關(guān)描述同樣適用于此。然后工藝?yán)^續(xù)使STI凹陷,如先前參 考圖7所論述的(如圖8d中所示)。一旦在要求的STI凹陷之后暴露鰭狀物,然后可以提 供包覆層,如圖8d中所進(jìn)一步示出的。參考圖4的先前的相關(guān)描述同樣適用于此。如根據(jù) 本公開內(nèi)容將領(lǐng)會(huì)的,如果要求,也可以在包覆層之上提供可選的蓋層(例如,硅),如先前 所解釋的。
      [0031] 由此產(chǎn)生的結(jié)構(gòu)可以包括任何數(shù)量的鰭狀物(一個(gè)或多個(gè)),這些鰭狀物由任何 適合的隔離材料來隔離或包圍。如先前所解釋的,可以使用光刻技術(shù)由襯底材料制作鰭狀 物。在其它實(shí)施例中,可以例如外延生長(zhǎng)鰭狀物,例如題為"Epitaxial Fabrication of Fins for FinFET Devices"的美國(guó)專利No. 8, 017, 463中所描述的。在這種情況下,在制 造工藝中,有效地將鰭狀物形成為層。通過形成鰭狀物層,通過對(duì)用于形成鰭狀物層的工藝 參數(shù)的控制而不是光刻工藝來確定鰭狀物厚度。例如,如果利用外延工藝來生長(zhǎng)鰭狀物,則 鰭狀物的厚度將由外延的生長(zhǎng)動(dòng)態(tài)來確定。鰭狀物寬度由層形成而不是光刻技術(shù)來確定的 FinFET可以提供改進(jìn)的最小特征尺寸和封裝密度。在其它實(shí)施例中,可以通過利用例如激 光或能夠精細(xì)切割半導(dǎo)體材料的其它適合的工具進(jìn)行切割或燒蝕來去除材料從而制作鰭 狀物。由此產(chǎn)生的鰭狀物的幾何形狀通常會(huì)隨著所采用的形成技術(shù)而改變。
      [0032] 輛#柵極堆疊體
      [0033] 如先前所解釋的,圖9至12中所示的視圖中的每個(gè)視圖是穿過溝道區(qū)并且與鰭狀 物平行截取的截面?zhèn)纫晥D。根據(jù)一些實(shí)施例,這部分工藝?yán)萌コ饘贃艠O(RMG)工藝來 有效地形成柵極堆疊體。在一些這種情況下,可以以傳統(tǒng)方式執(zhí)行RMG工藝,或在其它情況 下可以以定制的或?qū)S梅绞絹韴?zhí)行RMG工藝。通常并且根據(jù)一些這種實(shí)施例,一旦形成被 包覆的鰭狀物,則可以將犧牲柵極材料沉積在被包覆的鰭狀物上。在一些情況下,可以將犧 牲柵極電介質(zhì)材料沉積在被包覆的鰭狀物上,并且然后將犧牲柵極材料沉積在犧牲柵極電 介質(zhì)材料上。然后,可以使沉積的犧牲柵極材料平面化以去除任何不需要的拓?fù)浜?或過 多的犧牲柵極材料。如通常所做的那樣,然后可以在犧牲柵極材料層上提供硬掩模并使其 圖案化,然后是形成犧牲柵極堆疊體,例如形成圖9中大體示出的犧牲柵極堆疊體的蝕刻 工藝。
      [0034] 圖9示出了根據(jù)本發(fā)明的一個(gè)特定示例性實(shí)施例的犧牲柵極材料的圖案化。在 一些情況下,可以例如根據(jù)由于對(duì)犧牲材料層的平面化的預(yù)圖案化而產(chǎn)生的單個(gè)焦深并且 利用標(biāo)準(zhǔn)光刻技術(shù)來執(zhí)行該圖案化,所述標(biāo)準(zhǔn)光刻技術(shù)包括犧牲柵極材料上的硬掩模材料 (例如,Si0 2、SiN、和/或其它適合的硬掩模材料)的沉積、使暫時(shí)留下以保護(hù)器件的下方柵 極區(qū)的硬掩模的一部分上的抗蝕劑圖案化、蝕刻以去除硬掩模的未掩蔽(無抗蝕劑)部分 (例如,利用干法蝕刻、或其它適合的硬掩模去除工藝)、并且然后剝除經(jīng)圖案化的抗蝕劑, 由此留下經(jīng)圖案化的柵極掩模。在具有硅襯底的一個(gè)特定示例性實(shí)施例中,利用SiN(利用 100人至500人厚度)來實(shí)施硬掩模。如根據(jù)本公開內(nèi)容將顯而易見的,可以使用任何數(shù) 量的適合的硬掩模配置。
      [0035] 根據(jù)一些示例性實(shí)施例,一旦完成了柵極圖案硬掩模,可以執(zhí)行蝕刻以向下去除 未掩蔽的犧牲柵極材料(以及任何剩余的虛擬柵極電介質(zhì)材料和/或襯墊氧化物)直到到 達(dá)襯底并且略微進(jìn)入襯底,以形成源極/漏極區(qū)??梢岳冒ɡ绺煞ㄎg刻或任何適合 的蝕刻工藝或蝕刻的組合的標(biāo)準(zhǔn)光刻技術(shù)來實(shí)現(xiàn)蝕刻。注意,可以將柵極結(jié)構(gòu)用作掩模來 形成源極/漏極區(qū)。在一些實(shí)施例中,如傳統(tǒng)做法,可以使用離子注入來對(duì)源極/漏極區(qū)進(jìn) 行摻雜。如將領(lǐng)會(huì)的,由此產(chǎn)生的柵極結(jié)構(gòu)的幾何形狀(例如,寬度、深度、形狀)以及源極 /漏極區(qū)的形狀和深度在不同實(shí)施例中可以不同,并且所要求保護(hù)的發(fā)明并不是要限制于 任何特定器件幾何形狀。
      [0036] 該柵極圖案化可以用于同時(shí)產(chǎn)生多個(gè)這種結(jié)構(gòu),其中,例如,要形成的所有晶體管 都相同,或者一些晶體管是一種類型/配置(例如,PM0S)并且其余的晶體管是另一種類型 /配置(例如,NM0S)??梢岳缋肅VD或其它適合的工藝來執(zhí)行柵極堆疊體材料的沉積。 在一個(gè)特定示例性實(shí)施例中,襯底是體硅襯底,凹陷的STI材料是SiO 2,鰭狀物是硅(形成 在襯底中),包覆層是SiGe,并且犧牲柵極材料是多晶硅。然而,注意,犧牲柵極材料可以是 任何適合的犧牲材料(例如,多晶硅、氮化硅、碳化硅等)。在包括犧牲柵極電介質(zhì)材料的 一些實(shí)施例中,犧牲柵極電介質(zhì)材料可以例如是SiO 2或任何其它適合的虛擬柵極絕緣體材 料。
      [0037] 根據(jù)本發(fā)明的一些示例性實(shí)施例,一旦形成了犧牲柵極堆疊體,則可以進(jìn)行RMG 工藝和晶體管形成,如現(xiàn)在將要描述的。
      [0038] RMG工藝和晶體管形成
      [0039] 圖9至12進(jìn)一步示出了根據(jù)本發(fā)明的實(shí)施例的RMG工藝流程和晶體管形成???以看到,示出了一個(gè)晶體管,但是如將領(lǐng)會(huì)的,可以利用相同的工藝來形成任何數(shù)量的晶體 管。此外,可以采用許多配置(例如,PM0S、NM0S、或二者,例如形成互補(bǔ)對(duì)的情況)來實(shí)施 所形成的晶體管。總之,本文中所提供的技術(shù)可以與任何類型的晶體管技術(shù)或配置一起使 用,并且所要求保護(hù)的發(fā)明并不是要限制于任何特定晶體管類型或配置。
      [0040] 圖10示出了根據(jù)本發(fā)明的一個(gè)實(shí)施例的利用圖9的圖案化柵極結(jié)構(gòu)形成的示例 性晶體管結(jié)構(gòu)的截面?zhèn)纫晥D(與柵極垂直并且與鰭狀物平行)。可以看到,沉積并各向異性 地蝕刻間隔體材料以在柵極結(jié)構(gòu)壁周圍形成側(cè)壁間隔體。在一些實(shí)施例中,間隔體可以例 如是被沉積為大約50人至500人厚度的氮化物。
      [0041] 關(guān)于形成P+型摻雜的源極/漏極區(qū)用于PMOS (如圖所示),將溝槽蝕刻到襯底中 (例如,通過反應(yīng)離子蝕刻)。在該示例性配置中,通過先前形成的與每個(gè)源極/漏極區(qū)鄰近 的STI將蝕刻限制在一側(cè)上,并且大體上并不各向同性地底切另一側(cè)上的柵極結(jié)構(gòu)。像這 樣,可以在溝槽的內(nèi)部邊緣上實(shí)現(xiàn)各向同性的蝕刻斷面,而留下小部分輕摻雜的源極/漏 極區(qū)(在間隔體材料下面,如圖所示)。然后,可以生長(zhǎng)外延源極/漏極,其填充溝槽并且 延伸到溝槽上方,如圖10所示。在一些實(shí)施例中,可以例如利用具有百分之10-40原子鍺 的硅鍺的生長(zhǎng)來填充溝槽。可以例如通過利用乙硼烷源進(jìn)行原位摻雜來完成源極/漏極摻 雜。僅在溝槽中生長(zhǎng)外延源極/漏極,因?yàn)樗衅渌牧隙急谎诒位蚋采w。源極/漏極被 提高并且繼續(xù)生長(zhǎng)直到到達(dá)刻面。注意,在一些實(shí)施例中,如果制作具有PMOS和NMOS的互 補(bǔ)器件,則在PMOS摻雜區(qū)形成期間可以由氧化物掩模覆蓋NMOS側(cè)。在一些實(shí)施例中可以 使用源極/漏極注入。其它實(shí)施例可以僅采用NMOS源極/漏極形成,這可以包含未生長(zhǎng)在 表面上方的N+型摻雜區(qū)??梢允褂萌魏螖?shù)量的適合的源極/漏極材料、以及形成和摻雜技 術(shù)。
      [0042] 在源極/漏極形成并摻雜之后,如果有必要,可以沉積蝕刻停止層(以在后續(xù)蝕刻 期間保護(hù)摻雜的源極/漏極區(qū))。然后,將層間電介質(zhì)(ILD)沉積在結(jié)構(gòu)之上。ILD可以例 如是諸如氧化物(例如,SiO 2)之類的任何適合的低介電常數(shù)材料,并且蝕刻停止層可以例 如是氮化物(例如,SiN)。在一些情況下,ILD可以摻雜有磷、硼或其它材料,并且可以由高 密度等離子體沉積形成。然后可以使ILD平面化直到犧牲柵極材料的上表面,由此去除硬 掩模和蝕刻停止層(如果適用)以露出柵極,如圖10所示。如將領(lǐng)會(huì)的,可選的蝕刻停止 層可以通過用作張力層而在制作NMOS器件時(shí)有幫助,但是該蝕刻停止層可以通過產(chǎn)生不 期望的應(yīng)變而使PMOS器件劣化。
      [0043] 如圖11中所示,在一些實(shí)施例中,可以從間隔體之間去除犧牲柵極材料,由此在 先前提供的包覆層之上形成柵極溝槽(三柵極配置)。在其它實(shí)施例中,可以從間隔體之間 去除犧牲柵極材料,由此在剩余襯墊氧化物或留在鰭狀物頂部上的其它硬掩模材料之上形 成柵極溝槽(雙柵極配置)。可以例如通過多種適合的干法和/或濕法蝕刻技術(shù)中的任何 蝕刻技術(shù)來完成犧牲柵極材料的去除。在具有PMOS和NMOS晶體管二者的一些應(yīng)用中,注 意,可以同時(shí)去除用于NMOS和PMOS器件的犧牲柵極材料,或者可以利用選擇性蝕刻在不同 時(shí)間去除用于NMOS和PMOS器件的犧牲柵極材料。如將領(lǐng)會(huì)的,可以使用任何數(shù)量的適合 的蝕刻方案。
      [0044] 如圖12中所示,在包覆層(或可選的蓋層,如果存在,如圖13a_b中所示)和暴露 的柵極溝槽表面上直接沉積(例如,經(jīng)由CVD或其它適合的工藝)高k柵極電介質(zhì)層并且 然后沉積柵極金屬,并且使任何過多的柵極金屬平面化以形成如圖所示的金屬柵極電極。 柵極金屬可以例如是鈦、鉬、鈷、鎳、鈦鎳、鈀或其它適合的柵極金屬或這種金屬的組合。在 一些硬掩模留在鰭狀物的頂部(例如襯墊化合物)上的雙柵極配置中,在去除犧牲柵極材 料之后,也可以去除襯墊氧化物或其它硬掩模材料。然后,可以將高k柵極電介質(zhì)直接沉 積在包覆層(或可選的蓋層,如果存在,如圖13a-b中所示)和暴露的柵極溝槽表面上,并 且按要求進(jìn)行平面化或成形。高k柵極可以包括任何適合的柵極電介質(zhì)材料(例如,氧化 鉿、氧化鋯和氧化鋁)。如有時(shí)進(jìn)行的那樣,可以使用任何數(shù)量的適合的高k柵極電介質(zhì)和 處理,取決于諸如所要求的隔離之類的因素。其它實(shí)施例可以采用具有與SiO 2相等或低于 SiO2(如果要求)的介電常數(shù)的柵極電介質(zhì)。
      [0045] 在輛#柵極堆疊體去除之后講行何覆
      [0046] 本文中所提供的技術(shù)的許多變型將是顯而易見的。例如,在另一個(gè)實(shí)施例中,可以 在去除犧牲柵極堆疊體材料之后添加包覆層。在圖11中,例如,假設(shè)在去除工藝之后將包 覆層涂覆到柵極溝槽的底部。在一個(gè)這種實(shí)施例中,包覆層可以是在去除犧牲多晶硅柵極 和柵極氧化物之后形成在硅鰭狀物頂部上的SiGe包覆層。在這種情況下,可以在柵極溝槽 中的暴露的硅鰭狀物區(qū)域上選擇性地生長(zhǎng)應(yīng)變SiGe包覆層。另外,在一些這種實(shí)施例中, 包覆層可以蓋有硅,并且然后可以如本文所描述的那樣或按要求繼續(xù)進(jìn)行高k/金屬柵極 處理。注意,SiGe包覆層和硅包覆層沉積可以是選擇性的或非選擇性的。
      [0047] 用于在去除犧牲柵極堆疊體材料之后添加包覆層的該選擇的另一個(gè)變型包括在 添加包覆膜之前添加鰭狀物凹陷蝕刻以有效地使鰭狀物變薄??梢岳萌魏芜m合的蝕刻工 藝來執(zhí)行該變薄(例如,各向同性的蝕刻)。這種選擇可以使溝道中的鰭狀物寬度變薄,并 且使鰭狀物的附加表面得到包覆??梢匀绫疚乃枋龅卦俅螌?duì)由此產(chǎn)生的變薄的被包覆的 鰭狀物進(jìn)行包覆。在具有帶有SiGe包覆層和硅蓋層的硅鰭狀物的一個(gè)這種示例性情況下, 注意,SiGe和硅沉積可以是選擇性的或非選擇性的。
      [0048] 圖10_13b中所示的示例性實(shí)施例中可以進(jìn)一步看到,提供了 STI,并且源極/漏極 區(qū)具有提高的有刻面的尖頭形狀。如將領(lǐng)會(huì)的,其它實(shí)施例可以不包括這種特征。例如,圖 14a_14b各自示出了根據(jù)本發(fā)明的其它實(shí)施例的所產(chǎn)生的鰭式晶體管結(jié)構(gòu)。圖14a中所示 的示例性實(shí)施例包括提高的并且相對(duì)平坦的源極/漏極區(qū),并且所述源極/漏極區(qū)包括底 切間隔體和柵極電介質(zhì)區(qū)的尖端區(qū),而圖14b中所示的示例性實(shí)施例包括與鰭狀物頂部相 對(duì)齊平并且僅底切間隔體和柵極堆疊體區(qū)的源極/漏極區(qū)。許多變型和特征可以集成到所 述結(jié)構(gòu)中,這取決于諸如所要求的性能和工廠能力之類的因素。此外例如,間隔體的寬度在 不同情況下可以不同,并且在一種特定示例性情況下,間隔體的寬度是柵極長(zhǎng)度的一半,盡 管也可以使用任何其它適合的間隔體寬度??梢岳缋媒佑|金屬(或金屬系列)來實(shí)施 源極/漏極(S/D)金屬,然后可以沉積所述接觸金屬,并且可以執(zhí)行后續(xù)反應(yīng)(退火)以形 成例如金屬硅化物和/或金屬鍺化物源極和漏極接觸部。如將進(jìn)一步領(lǐng)會(huì)的,接觸部可以 被實(shí)施為包括硅化物/鍺化物層、粘合層和/或金屬襯墊層中的一個(gè)或多個(gè)的堆疊體。示 例性接觸金屬包括鈦、鉬、鈷、鎳、鈦鎳、鋯或任何適合的導(dǎo)電接觸金屬或它們的合金。絕緣 體材料可以例如是SiO2,但是在其它實(shí)施例中,絕緣體材料可以是提供所要求的絕緣并且 可以進(jìn)一步提供結(jié)構(gòu)完整性的低k或商k電介質(zhì)材料。
      [0049] 如根據(jù)本公開內(nèi)容將進(jìn)一步領(lǐng)會(huì)的,可以利用本發(fā)明的實(shí)施例實(shí)施任何數(shù)量的其 它晶體管特征。例如,源極/漏極區(qū)可以或可以不包括形成在相應(yīng)的源極/漏極區(qū)與溝道 區(qū)之間的區(qū)域中的尖端區(qū)。同樣,源極/漏極區(qū)可以是應(yīng)變的或非應(yīng)變的。在這個(gè)意義上, 晶體管結(jié)構(gòu)具有應(yīng)變的還是非應(yīng)變的S/D區(qū)、或S/D尖端區(qū)或無 S/D尖端區(qū)都與本發(fā)明的 各種實(shí)施例不特別相關(guān),并且這種實(shí)施例并不是要限制于任何特定的這種結(jié)構(gòu)特征。相反, 任何數(shù)量的鰭式晶體管結(jié)構(gòu)和類型都可以受益于如本文中所描述地在溝道區(qū)中采用SiGe 或鍺包覆層。圖14a-b中所示的示例性實(shí)施例也各自包括可選的蓋層,但是其它這種實(shí)施 例可以不包括蓋層。同樣,其它這種實(shí)施例可以包括具有溝道包覆層的一些晶體管,并且相 同管芯上的其它晶體管可以被配置為沒有包覆層。
      [0050] 因此,圖l_14b示出了各種示例性晶體管結(jié)構(gòu)和制作工藝,其中在硅或SiGe鰭狀 物的溝道區(qū)域上提供諸如應(yīng)變SiGe或鍺之類的包覆材料。例如,應(yīng)變包覆可以存在于鰭狀 物的兩側(cè)和頂部上(例如三柵極配置中)、或僅存在于鰭狀物的兩側(cè)上(例如雙柵極配置 中)、或僅存在于鰭狀物的頂部。根據(jù)本公開內(nèi)容,許多變型和修改將是顯而易見的。利用 建立的半導(dǎo)體工藝(例如,CVD、MBE、光刻技術(shù)和/或其它這種適合的工藝),可以利用任何 適合的尺寸和其它要求的層參數(shù)來實(shí)施各種層和特征。通常,結(jié)構(gòu)的特定層和尺寸將取決 于諸如要求的器件性能、工廠能力和使用的半導(dǎo)體材料之類的因素。特定器件材料、特征和 特性僅被提供用于示例,并且不是要限制所要求保護(hù)的發(fā)明,所要求保護(hù)的發(fā)明可以利用 任何數(shù)量的器件配置和材料系統(tǒng)。
      [0051] 模擬示出了鰭狀物和包覆層中的預(yù)期應(yīng)力狀態(tài)以及由于該應(yīng)力狀態(tài)而產(chǎn)生的空 穴遷移率。例如,在一個(gè)示例性實(shí)施例中,確定用于硅鰭狀物結(jié)構(gòu)上的SiGe包覆的模擬的 應(yīng)力。特別地,對(duì)于具有50%硅和50%鍺(Si 5tlGe5tl)的SiGe包覆層,在SiGe中沿著電流流 動(dòng)產(chǎn)生大的壓縮應(yīng)力狀態(tài)(例如,SiGe?-3. 6GPa并且Si?0· 65GPa)。此外,在SiGe包 覆中產(chǎn)生明顯的垂直應(yīng)力(例如,SiGe?-I. 8GPa并且Si?I. 8GPa)。在該示例性情況 下,應(yīng)力狀態(tài)在側(cè)壁上介于單軸與雙軸之間。在一些情況下,可以將預(yù)期遷移率響應(yīng)確定為 包覆層中的鍺分?jǐn)?shù)的函數(shù)。例如,預(yù)期遷移率小于純單軸應(yīng)力,但是大于雙軸應(yīng)力SiGe。對(duì) 于大于大約30%的鍺百分比,存在大的預(yù)期空穴遷移率。
      [0052] 注意,沿著電流流動(dòng)方向和垂直于柵極長(zhǎng)度的應(yīng)力在不同實(shí)施例中可以不同。例 如,對(duì)于一個(gè)實(shí)施例,假設(shè)在替換金屬柵極位置處使硅鰭狀物變薄,并且然后提供應(yīng)變SiGe 包覆層。在另一個(gè)實(shí)施例中,假設(shè)硅鰭狀物非選擇性地包覆有SiGe (在工藝前期)。第一實(shí) 施例(具有變薄的鰭狀物)的應(yīng)變沒有第二實(shí)施例(具有前期包覆工藝)的應(yīng)變高,但是 仍然足夠高并且使集成更加容易,這是由于在工藝流程的后期添加諸如鍺或SiGe之類的 包覆層。
      [0053] 除了源極/漏極區(qū)中的SiGe之外,還要注意如本文中所描述的溝道區(qū)域中的鍺或 SiGe包覆的附加的性質(zhì)。例如,假設(shè)硅鰭狀物非選擇性地包覆有Si5tlGe5tl薄膜,并且進(jìn)一步 假設(shè)源極/漏極區(qū)也被提供有Si 5tlGe5tl。如先前所表明的,模擬表明在SiGe包覆中沿著電流 流動(dòng)產(chǎn)生大的壓縮應(yīng)力狀態(tài)(例如,SiGe?-3. 6GPa),并且在SiGe包覆中產(chǎn)生明顯的垂直 應(yīng)力(例如,SiGe?-I. 8GPa)。根據(jù)指示在SiGe包覆中沿著電流流動(dòng)產(chǎn)生較大壓縮應(yīng)力 狀態(tài)(例如,SiGe?-4. 9GPa)并且在SiGe包覆中產(chǎn)生垂直應(yīng)力(例如,SiGe?-2. 6GPa) 的模擬,SiGe源極/漏極區(qū)的添加進(jìn)一步增強(qiáng)了應(yīng)力。在去除犧牲柵極堆疊體材料之后, 應(yīng)變方案可以進(jìn)一步改變。例如,在去除多晶硅之后,模擬指示在SiGe包覆中沿著電流流 動(dòng)產(chǎn)生較大壓縮應(yīng)力狀態(tài)(例如,SiGe?-5. IGPa),并且在SiGe包覆中產(chǎn)生垂直應(yīng)力的略 微下降(例如,SiGe?-I. 8GPa)。
      [0054] 示例件系統(tǒng)
      [0055] 圖15示出了利用根據(jù)本發(fā)明的實(shí)施例進(jìn)行配置的一個(gè)或多個(gè)集成電路結(jié)構(gòu)來實(shí) 施的計(jì)算系統(tǒng)??梢钥吹?,計(jì)算系統(tǒng)1000容納母板1002。母板1002可以包括多個(gè)部件, 包括但不限于處理器1004和至少一個(gè)通信芯片1006 (該示例中示出兩個(gè)),通信芯片1006 中的每個(gè)通信芯片可以物理地和電氣地耦合到母板1002或集成在母板1002中。如將領(lǐng) 會(huì)的,母板1002可以例如是任何印刷電路板,無論是主板還是安裝在主板上的子板或系統(tǒng) 1000的僅有的板等。取決于其應(yīng)用,計(jì)算系統(tǒng)1000可以包括一個(gè)或多個(gè)其它部件,所述一 個(gè)或多個(gè)其它部件可以或可以不與主板1002物理地和電氣地耦合。這些其它部件可以包 括但不限于易失性存儲(chǔ)器(例如,DRAM)、非易失性存儲(chǔ)器(例如,ROM)、圖形處理器、數(shù)字信 號(hào)處理器、加密處理器、芯片集、天線、顯示器、觸摸屏顯示器、觸摸屏控制器、電池、音頻編 解碼器、視頻編解碼器、功率放大器、全球定位系統(tǒng)(GPS)設(shè)備、羅盤、加速度計(jì)、陀螺儀、揚(yáng) 聲器、照相機(jī)和大容量存儲(chǔ)設(shè)備(例如,硬盤驅(qū)動(dòng)、光盤(CD)、數(shù)字通用光盤(DVD)等)。包 括在計(jì)算系統(tǒng)1000中的任何部件可以包括一個(gè)或多個(gè)集成電路結(jié)構(gòu),所述一個(gè)或多個(gè)集 成電路結(jié)構(gòu)被配置有具有如本文中所描述的被包覆的溝道的晶體管。在一些實(shí)施例中,可 以將多種功能集成到一個(gè)或多個(gè)芯片中(例如,注意,通信芯片1006可以是處理器1004的 一部分或集成到處理器1004中)。
      [0056] 通信芯片1006能夠進(jìn)行用于到和來自計(jì)算設(shè)備1000的數(shù)據(jù)傳輸?shù)臒o線通信。術(shù) 語"無線"及其衍生詞可以用于描述電路、設(shè)備、系統(tǒng)、方法、技術(shù)、通信信道等等,其可以通 過使用調(diào)制的電磁輻射而經(jīng)由非固態(tài)介質(zhì)傳送數(shù)據(jù)。術(shù)語并不暗示相關(guān)聯(lián)的設(shè)備不包含任 何線路,盡管在一些實(shí)施例中相關(guān)聯(lián)的設(shè)備可能不包含任何線路。通信芯片1006可以實(shí) 施多種無線標(biāo)準(zhǔn)或協(xié)議中的任何一種,所述多種無線標(biāo)準(zhǔn)或協(xié)議包括但不限于Wi-Fi (IEEE 802. 11 族)、WiMAX(IEEE 802. 16族)、IEEE 802. 20、長(zhǎng)期演進(jìn)(LTE)、Ev-DO、HSPA+、HSDPA+、 HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍(lán)牙、及它們的衍生物,以及被指定為 3G、4G、5G 和更高代的任何其它無線協(xié)議。計(jì)算系統(tǒng)1000可以包括多個(gè)通信芯片1006。例如,第一通 信芯片1006可以專用于諸如Wi-Fi和藍(lán)牙之類的較短范圍的無線通信,并且第二通信芯片 1006可以專用于諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等等的較長(zhǎng)范圍的無線通 ?目。
      [0057] 計(jì)算系統(tǒng)1000的處理器1004包括封裝在處理器1004內(nèi)的集成電路管芯。在本 發(fā)明的一些實(shí)施例中,處理器1004的集成電路管芯包括具有如本文中所描述的SiGe或鍺 包覆溝道的一個(gè)或多個(gè)晶體管。術(shù)語"處理器"可以指代任何設(shè)備或設(shè)備的一部分,其處理 例如來自寄存器和/或存儲(chǔ)器的電子數(shù)據(jù),以將這些電子數(shù)據(jù)轉(zhuǎn)換成可以存儲(chǔ)在寄存器和 /或存儲(chǔ)器中的其它電子數(shù)據(jù)。
      [0058] 通信芯片1006還可以包括封裝在通信芯片1006內(nèi)的集成電路管芯。根據(jù)一些這 種示例性實(shí)施例,通信芯片1006的集成電路管芯包括具有如本文中所描述的SiGe或鍺包 覆溝道的一個(gè)或多個(gè)晶體管。如根據(jù)本公開內(nèi)容將領(lǐng)會(huì)的,注意,可以將多標(biāo)準(zhǔn)無線能力直 接集成到處理器1004中(例如,其中將任何芯片1006的功能集成到處理器1004中,而不 是具有單獨(dú)的通信芯片)。此外要注意,處理器1004可以是具有這種無線能力的芯片集。 總之,可以使用任何數(shù)量的處理器1004和/或通信芯片1006。同樣,任何一個(gè)芯片或芯片 集可以具有集成到其中的多種功能。
      [0059] 在各種實(shí)施方式中,計(jì)算系統(tǒng)1000可以是膝上型計(jì)算機(jī)、上網(wǎng)本、筆記本、智能電 話、平板電腦、個(gè)人數(shù)字助理(PDA)、超移動(dòng)PC、移動(dòng)電話、臺(tái)式計(jì)算機(jī)、服務(wù)器、打印機(jī)、掃 描儀、監(jiān)視器、機(jī)頂盒、娛樂控制單元、數(shù)碼照相機(jī)、便攜式音樂播放器或數(shù)字視頻錄像機(jī)。 在其它實(shí)施方式中,系統(tǒng)1000可以是處理數(shù)據(jù)或采用如本文中所描述的具有包覆的溝道 的晶體管器件(例如,被配置有SiGe或鍺包覆溝道的PMOS器件)的任何其它電子設(shè)備。如 根據(jù)本公開內(nèi)容將領(lǐng)會(huì)的,本發(fā)明的各種實(shí)施例可以用于通過允許使用具有應(yīng)力增強(qiáng)的溝 道和提高的遷移率的晶體管來在任何工藝節(jié)點(diǎn)(例如,微米范圍、次微米范圍以及更低)處 改進(jìn)所制作的產(chǎn)品的性能。
      [0060] 許多實(shí)施例將變得顯而易見,并且本文中所描述的特征可以組合到任何數(shù)量的配 置中。本發(fā)明的另一個(gè)示例性實(shí)施例提供了半導(dǎo)體器件。器件包括襯底上的鰭狀物,鰭狀物 包括半導(dǎo)體材料并且具有溝道區(qū)以及與溝道區(qū)相鄰的相應(yīng)的源極/漏極區(qū)。器件還包括在 鰭狀物的溝道區(qū)的一個(gè)或多個(gè)表面上的鍺或硅鍺(SiGe)的包覆層。器件還包括包覆層之 上的柵極電介質(zhì)層、柵極電介質(zhì)層上的柵極電極、以及源極/漏極區(qū)中的每個(gè)源極/漏極區(qū) 中的源極/漏極材料。在一些情況下,器件還包括包覆層與柵極電介質(zhì)層之間的蓋層。在 一個(gè)這種情況下,蓋層是硅或包括硅。在一些情況下,源極/漏極材料是SiGe。在一些情況 下,鰭狀物是硅或SiGe。在一些情況下,包覆層和鰭狀物的至少其中之一包括10% -90%的 鍺。在一些情況下,襯底包括第一材料并且鰭狀物包括與第一材料不同的第二材料。在一 些情況下,襯底包括硅層并且鰭狀物是SiGe,并且包覆層是鍺。在一些情況下,包覆層覆蓋 鰭狀物的側(cè)部和頂部。許多變型將是顯而易見的。例如,另一個(gè)實(shí)施例提供了包括如該段 落中所限定的各種半導(dǎo)體器件的移動(dòng)計(jì)算設(shè)備。
      [0061] 本發(fā)明的另一個(gè)實(shí)施例提供了半導(dǎo)體器件。在該示例性情況下,器件包括襯底上 的鰭狀物,鰭狀物包括半導(dǎo)體材料并且具有溝道區(qū)以及與溝道區(qū)相鄰的相應(yīng)的源極/漏極 區(qū),其中鰭狀物是硅或硅鍺(SiGe)。器件還包括在鰭狀物的溝道區(qū)的一個(gè)或多個(gè)表面上的 鍺或硅鍺(SiGe)的包覆層。器件還包括包覆層上的蓋層,其中蓋層是硅或者包括硅。器件 還包括包覆層之上的柵極電介質(zhì)層、柵極電介質(zhì)層上的柵極電極、以及源極/漏極區(qū)中的 每個(gè)源極/漏極區(qū)中的源極/漏極材料,其中源極/漏極材料是SiGe。在一些情況下,包覆 層和鰭狀物的至少其中之一包括10% -90%的鍺。在一些情況下,襯底包括第一材料并且 鰭狀物包括與第一材料不同的第二材料。在一些情況下,襯底包括硅層并且鰭狀物是SiGe, 并且包覆層是鍺。在一些情況下,鰭狀物是硅并且包覆層是SiGe。在一些情況下,包覆層覆 蓋鰭狀物的側(cè)部和頂部以提供三柵極晶體管。另一個(gè)實(shí)施例提供了包括如該段落中所限定 的各種半導(dǎo)體器件的通信設(shè)備。
      [0062] 本發(fā)明的另一個(gè)實(shí)施例提供了移動(dòng)計(jì)算系統(tǒng)。系統(tǒng)包括印刷電路板、操作地耦合 到印刷電路板的處理器、操作地耦合到印刷電路板并且與處理器通信的存儲(chǔ)器、以及操作 地耦合到印刷電路板并且與處理器通信的無線通信芯片。處理器、無線通信芯片和/或存 儲(chǔ)器的至少其中之一包括半導(dǎo)體器件。半導(dǎo)體器件包括襯底上的鰭狀物,鰭狀物包括半導(dǎo) 體材料并且具有溝道區(qū)以及與溝道區(qū)相鄰的相應(yīng)的源極/漏極區(qū)。半導(dǎo)體器件還包括在鰭 狀物的溝道區(qū)的一個(gè)或多個(gè)表面上的鍺或硅鍺(SiGe)的包覆層。半導(dǎo)體器件還包括包覆 層之上的柵極電介質(zhì)層、柵極電介質(zhì)層上的柵極電極、以及源極/漏極區(qū)中的每個(gè)源極/漏 極區(qū)中的源極/漏極材料。在一些情況下,半導(dǎo)體器件還包括包覆層與柵極電介質(zhì)層之間 的蓋層,其中蓋層是硅或包括包括。在一些情況下,鰭狀物是硅,并且包覆層是SiGe,并且源 極/漏極材料是SiGe。在一個(gè)這種情況下,包覆層的SiGe與鰭狀物的SiGe不同。在一些 情況下,襯底包括第一材料并且鰭狀物包括與第一材料不同的第二材料。在一些情況下,襯 底包括硅層并且鰭狀物是SiGe,并且包覆層是鍺。在一些情況下,包覆層覆蓋鰭狀物的側(cè)部 和頂部。
      [0063] 出于說明和描述的目的,已經(jīng)呈現(xiàn)了本發(fā)明的示例性實(shí)施例的前述描述。其并不 是詳盡的或者是要將本發(fā)明限制為所公開的明確的形式。根據(jù)本公開內(nèi)容,許多修改和變 型都是可能的。本發(fā)明的范圍并不是要由該【具體實(shí)施方式】限制,而是要由所附權(quán)利要求來 限制。
      【權(quán)利要求】
      1. 一種半導(dǎo)體器件,包括: 襯底上的鰭狀物,所述鰭狀物包括半導(dǎo)體材料并且具有溝道區(qū)以及與所述溝道區(qū)相鄰 的相應(yīng)的源極/漏極區(qū); 在所述鰭狀物的所述溝道區(qū)的一個(gè)或多個(gè)表面上的鍺或硅鍺(SiGe)的包覆層; 所述包覆層之上的柵極電介質(zhì)層; 所述柵極電介質(zhì)層上的柵極電極;以及 所述源極/漏極區(qū)中的每個(gè)源極/漏極區(qū)中的源極/漏極材料。
      2. 根據(jù)權(quán)利要求1所述的半導(dǎo)體器件,還包括所述包覆層與所述柵極電介質(zhì)層之間的 蓋層。
      3. 根據(jù)權(quán)利要求2所述的半導(dǎo)體器件,其中,所述蓋層包括硅。
      4. 根據(jù)權(quán)利要求1所述的半導(dǎo)體器件,其中,所述源極/漏極材料是SiGe。
      5. 根據(jù)權(quán)利要求1所述的半導(dǎo)體器件,其中,所述鰭狀物是硅或SiGe。
      6. 根據(jù)權(quán)利要求1所述的半導(dǎo)體器件,其中,所述包覆層和所述鰭狀物的至少其中之 一包括10% -90%的鍺。
      7. 根據(jù)權(quán)利要求1所述的半導(dǎo)體器件,其中,所述襯底包括第一材料并且所述鰭狀物 包括與所述第一材料不同的第二材料。
      8. 根據(jù)權(quán)利要求1所述的半導(dǎo)體器件,其中,所述襯底包括硅層,并且所述鰭狀物是 SiGe,并且所述包覆層是鍺。
      9. 根據(jù)權(quán)利要求1所述的半導(dǎo)體器件,其中,所述包覆層覆蓋所述鰭狀物的側(cè)部和頂 部。
      10. -種移動(dòng)計(jì)算設(shè)備,其包括根據(jù)權(quán)利要求1至9中的任一項(xiàng)所述的半導(dǎo)體器件。
      11. 一種半導(dǎo)體器件,包括: 襯底上的鰭狀物,所述鰭狀物包括半導(dǎo)體材料并且具有溝道區(qū)以及與所述溝道區(qū)相鄰 的相應(yīng)的源極/漏極區(qū),其中,所述鰭狀物是硅或硅鍺(SiGe); 在所述鰭狀物的所述溝道區(qū)的一個(gè)或多個(gè)表面上的鍺或SiGe的包覆層; 所述包覆層上的蓋層,其中,所述蓋層包括硅; 所述蓋層上的柵極電介質(zhì)層; 所述柵極電介質(zhì)層上的柵極電極;以及 所述源極/漏極區(qū)中的每個(gè)源極/漏極區(qū)中的源極/漏極材料,其中,所述源極/漏極 材料是SiGe。
      12. 根據(jù)權(quán)利要求11所述的半導(dǎo)體器件,其中,所述包覆層和所述鰭狀物的至少其中 之一包括10% -90%的鍺。
      13. 根據(jù)權(quán)利要求11所述的半導(dǎo)體器件,其中,所述襯底包括第一材料并且所述鰭狀 物包括與所述第一材料不同的第二材料。
      14. 根據(jù)權(quán)利要求11所述的半導(dǎo)體器件,其中,所述襯底包括硅層,并且所述鰭狀物是 SiGe,并且所述包覆層是鍺。
      15. 根據(jù)權(quán)利要求11所述的半導(dǎo)體器件,其中,所述鰭狀物是硅并且所述包覆層是 SiGe。
      16. 根據(jù)權(quán)利要求11所述的半導(dǎo)體器件,其中,所述包覆層覆蓋所述鰭狀物的側(cè)部和 頂部,以便提供三柵極晶體管。
      17. -種通信設(shè)備,其包括根據(jù)權(quán)利要求11至16中的任一項(xiàng)所述的半導(dǎo)體器件。
      18. -種移動(dòng)計(jì)算系統(tǒng),包括: 印刷電路板; 操作地耦合到所述印刷電路板的處理器; 操作地耦合到所述印刷電路板并且與所述處理器通信的存儲(chǔ)器;以及 操作地耦合到所述印刷電路板并且與所述處理器通信的無線通信芯片; 其中,所述處理器、所述無線通信芯片和/或所述存儲(chǔ)器的至少其中之一包括半導(dǎo)體 器件,所述半導(dǎo)體器件包括: 襯底上的鰭狀物,所述鰭狀物包括半導(dǎo)體材料并且具有溝道區(qū)以及與所述溝道區(qū)相鄰 的相應(yīng)的源極/漏極區(qū); 在所述鰭狀物的所述溝道區(qū)的一個(gè)或多個(gè)表面上的鍺或硅鍺(SiGe)的包覆層; 所述包覆層之上的柵極電介質(zhì)層; 所述柵極電介質(zhì)層上的柵極電極;以及 所述源極/漏極區(qū)中的每個(gè)源極/漏極區(qū)中的源極/漏極材料。
      19. 根據(jù)權(quán)利要求18所述的系統(tǒng),其中,所述半導(dǎo)體器件還包括所述包覆層與所述柵 極電介質(zhì)層之間的蓋層,并且所述蓋層包括硅。
      20. 根據(jù)權(quán)利要求18所述的系統(tǒng),其中,所述鰭狀物是硅,所述包覆層是SiGe,并且所 述源極/漏極材料是SiGe。
      21. 根據(jù)權(quán)利要求20所述的系統(tǒng),其中,所述包覆層SiGe與所述鰭狀物SiGe不同。
      22. 根據(jù)權(quán)利要求18所述的系統(tǒng),其中,所述襯底包括第一材料并且所述鰭狀物包括 與所述第一材料不同的第二材料。
      23. 根據(jù)權(quán)利要求18所述的系統(tǒng),其中,所述襯底包括硅層,并且所述鰭狀物是SiGe, 并且所述包覆層是鍺。
      24. 根據(jù)權(quán)利要求18所述的系統(tǒng),其中,所述包覆層覆蓋所述鰭狀物的側(cè)部和頂部。
      【文檔編號(hào)】H01L21/336GK104412389SQ201380033774
      【公開日】2015年3月11日 申請(qǐng)日期:2013年6月12日 優(yōu)先權(quán)日:2012年7月27日
      【發(fā)明者】S·M·塞亞, A·S·默西, G·A·格拉斯, D·B·奧貝蒂內(nèi), T·加尼, J·T·卡瓦列羅斯, R·科特利爾 申請(qǐng)人:英特爾公司
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