半導體元件的制作方法
【專利摘要】本發(fā)明的目的在于提供一種在能夠大幅改善導通電阻和擊穿電壓之間的折衷關系的超級結(jié)半導體元件中能夠提高抗擊穿能力的半導體元件。漏極·漂移部（2）大致相當于成為元件活性部（21）的p基極區(qū)域（3a）的正下方部分，為交替重復第一n型區(qū)域（2a）和第一p型區(qū)域（2b）并接合而成的第一并列pn結(jié)構(gòu)。漏極·漂移部（2）的四周為第二并列pn結(jié)構(gòu)的元件邊緣部（22）。元件邊緣部（22），通過交替重復并接合與漏極·漂移部（2）的第一并列pn結(jié)構(gòu)相連續(xù)而取向的第二n型區(qū)域（12a）和第二p型區(qū)域（12b）而成。n緩沖層（11）設置于第一、二并列pn結(jié)構(gòu)與n+漏極層（1）之間。在元件邊緣部（22）中的n緩沖層（11）的內(nèi)部，選擇性地設置有p緩沖層（17）。
【專利說明】半導體元件
【技術(shù)領域】
[0001]本發(fā)明涉及一種半導體元件。
【背景技術(shù)】
[0002]通常，半導體元件被分類為在單面具有電極的橫向半導體元件、以及在雙面具有電極的縱型半導體元件?？v型半導體元件在導通狀態(tài)時漂移電流的流動方向與斷開狀態(tài)時由反向偏置電壓導致的耗盡層的伸展方向相同。例如，在通常的平面柵極結(jié)構(gòu)的η溝道縱型 MOSFET (MOSFET:Metal Oxide Semiconductor Field Effect Transistor:M0S 型電場效應晶體管)中，高電阻的η—漂移層部分在導通狀態(tài)時被用作使漂移電流流向縱向的區(qū)域。因此，如果縮短該η_漂移層的電流通路，則由于漂移電阻降低，因此可以得到能夠降低MOSFET的實際導通電阻的效果。
[0003]另一方面，就高電阻的η_漂移層部分而言，在斷開狀態(tài)時耗盡而提高耐壓。因此，如果η—漂移層變薄，則由于從P基極區(qū)域與η—漂移層之間的pn結(jié)擴展的漏極-基極之間耗盡層的擴展幅度變窄，快速達到硅的臨界電場強度，因此會導致耐壓降低。相反，在耐壓較高的半導體元件中，由于η—漂移層較厚，因此導通電阻變大，損失會增加。這樣，在導通電阻和耐壓之間存在權(quán)衡關系。
[0004]眾所周知，該權(quán)衡關系在IGBT (絕緣柵型雙極晶體管)或者雙極晶體管或者二極管等半導體元件中也同樣成立。另外，該權(quán)衡關系在導通狀態(tài)時漂移電流的流動方向和斷開狀態(tài)時反向偏壓導致的耗盡層的伸展方向不同的橫向半導體元件中也同樣成立。
[0005]作為由上述權(quán)衡關系導致的問題的解決方法，眾所周知的是，使漂移層形成為將提高了雜質(zhì)濃度的η型漂移區(qū)域和P型分隔區(qū)域交替地重復接合而構(gòu)成的并列pn結(jié)構(gòu)的超級結(jié)半導體元件(例如，參照下述專利文獻I?3)。在這種結(jié)構(gòu)的半導體元件中，即使并列Pn結(jié)構(gòu)的雜質(zhì)濃度較高，在斷開狀態(tài)時，由于耗盡層從沿并列pn結(jié)構(gòu)的縱向延伸的各個pn結(jié)朝橫向擴展，耗盡整個漂移層，所以能夠得到較高的耐壓。
[0006]另一方面，如果是包含二極管的半導體裝置或者如橋接電路那樣利用了內(nèi)置于MOSFET等的內(nèi)置二極管的電路，在二極管的反向恢復過程中即使產(chǎn)生較高的di/dt也需要使元件不至于遭受破壞。作為這種問題的解決方法，有以下提案:通過使元件邊緣部的并列pn結(jié)構(gòu)的載流子壽命比元件活性部的并列pn結(jié)構(gòu)的載流子壽命短，并降低從元件邊緣部流向元件活性部的電流來提高抗擊穿能力(例如，參照下述專利文獻4?6)。在下述專利文獻6中，雖然記載有關于集成二極管和MOSFET的方法，但卻未記載在與MOSFET的耐壓區(qū)域相對的漏極區(qū)域形成P型區(qū)域的方案。
[0007]以下，對如此應用了局部壽命技術(shù)的以往的超級結(jié)MOSFET的結(jié)構(gòu)進行說明。圖18為表示以往的縱型MOSFET的結(jié)構(gòu)的截面圖。圖18為下述專利文獻5的圖12。如圖18所示，在背面?zhèn)鹊穆O電極113導電接觸的低電阻的n+漏極層101的上方，設置有第I并列pn結(jié)構(gòu)的漏極.漂移部102。在漏極.漂移部102的表面層上，選擇性地設置有成為元件活性部121的高雜質(zhì)濃度的P基極區(qū)域103。[0008]漏極?漂移部102大致相當于成為元件活性部121的多個阱的P基極區(qū)域103的正下方部分，其為以重復間距PlOl在襯底的沿面方向?qū)⑾蛞r底的厚度方向取向的層狀縱型的第一 η型區(qū)域102a和向襯底的厚度方向取向的層狀縱型的第一 P型區(qū)域102b交替地重復接合而成的第一并列pn結(jié)構(gòu)。在第一并列pn結(jié)構(gòu)的襯底表面?zhèn)?，設置有由P基極區(qū)域103、P+接觸區(qū)域105、n+源極區(qū)域106、柵極絕緣膜107以及柵極電極層108構(gòu)成的MOS柵極(由金屬-氧化膜-半導體構(gòu)成的絕緣柵極)結(jié)構(gòu)、及源極電極110。符號109為層間絕緣膜。
[0009]漏極.漂移部102的四周為由第二并列pn結(jié)構(gòu)構(gòu)成的元件邊緣部122。元件邊緣部122通過與漏極?漂移部102的第一并列pn結(jié)構(gòu)相連續(xù)并以重復間距PlOl在襯底的沿面方向?qū)⑾蛞r底的厚度方向取向的層狀縱型的第二 η型區(qū)域112a和向襯底的厚度方向取向的層狀縱型的第二 P型區(qū)域112b交替地重復接合而成。第一并列pn結(jié)構(gòu)和第二并列pn結(jié)構(gòu)，其重復間距PlOl大致相同，而且雜質(zhì)濃度也大致相同。
[0010]在第二并列pn結(jié)構(gòu)的表面設置有氧化膜115。在氧化膜115上形成有從源極電極110延長的場電極FP，并覆蓋第二并列pn結(jié)構(gòu)。在元件邊緣部122的外側(cè)形成有與n+漏極層101相連接的η型溝道截斷區(qū)域114，在η型溝道截斷區(qū)域114中導電接觸有截斷電極116。第二并列pn結(jié)構(gòu)及η型溝道截斷區(qū)域114為載流子壽命比第一并列pn結(jié)構(gòu)更短的區(qū)域(用剖面線表示的部分)
[0011][專利文獻I]美國專利第5216275號說明書
[0012][專利文獻2]美國專利第5438215號說明書
[0013][專利文獻3]日本特開平9-266311號公報
[0014][專利文獻4]日本特開2003-224273號公報
[0015][專利文獻5]日本特開2004-22716號公報
[0016][專利文獻6]日本特許第4743447號公報

【發(fā)明內(nèi)容】

[0017]然而，在上述專利文獻4~6中，通過使元件邊緣部122的第二并列pn結(jié)構(gòu)的載流子壽命比元件活性部121的第一并列pn結(jié)構(gòu)的載流子壽命短來減少元件邊緣部122的載流子蓄積量，并提高對于由第一 P型區(qū)域102b和第一 η型區(qū)域102a構(gòu)成的內(nèi)置二極管的反向恢復過程中的反向恢復電流的局部集中的抗擊穿能力，但是，由于縮短元件邊緣部122的第二并列pn結(jié)構(gòu)的載流子壽命，致使斷開狀態(tài)時的漏電流變大，其結(jié)果，存在損失增大的問題。另外，當斷開狀態(tài)時的漏電流變得過大時，存在由熱擊穿導致元件受損的問題。
[0018]本發(fā)明的目的在于提供一種半導體元件，為解決上述現(xiàn)有技術(shù)中的問題，所述半導體元件，在能夠大幅改善導通電阻和耐壓的權(quán)衡關系的超級結(jié)半導體元件中，能夠提高抗擊穿能力。
[0019]為解決上述課題并達到本發(fā)明的目的，本發(fā)明的半導體元件具有以下特征。所述半導體元件包含:元件 活性部，其存在于襯底的第一主面?zhèn)?，主動或被動地使電流流?第一導電型的低電阻層，其存在于所述襯底的第二主面?zhèn)龋灰约翱v型漂移部，其介于所述元件活性部和所述低電阻層之間，在導通狀態(tài)下漂移電流向縱向流動，而在斷開狀態(tài)下被耗盡。所述縱型漂移部呈由向所述襯底的厚度方向取向的第一縱型第一導電型區(qū)域和向所述襯底的厚度方向取向的第一縱型第二導電型區(qū)域交替地重復接合而成的第一并列pn結(jié)構(gòu)。所述半導體元件，還具備元件邊緣部，其在所述縱型漂移部的周圍介于所述第一主面和所述低電阻層之間，在導通狀態(tài)下為大致非電路區(qū)域，而在斷開狀態(tài)下被耗盡。在所述第一并列pn結(jié)構(gòu)和所述低電阻層之間，在所述元件活性部至所述元件邊緣部，設置有電阻比所述低電阻層高的第一導電型層。在所述元件邊緣部的所述第一導電型層的內(nèi)部選擇性地設置有第二導電型層。
[0020]另外，本發(fā)明的半導體元件，其特征為，在上述發(fā)明中，所述第二導電型層從所述元件活性部和所述元件邊緣部的邊界設置在整個所述元件邊緣部的外周。
[0021]另外，本發(fā)明的半導體元件，其特征為，在上述發(fā)明中，所述元件邊緣部呈由向所述襯底的厚度方向取向的第二縱型第一導電型區(qū)域和向所述襯底的厚度方向取向的第二縱型第二導電型區(qū)域交替地重復接合而成的第二并列Pn結(jié)構(gòu)。所述第二導電型層與所述第二并列Pn結(jié)構(gòu)分離而配置。
[0022]另外，本發(fā)明的半導體元件，其特征為，在上述發(fā)明中，所述第二并列pn結(jié)構(gòu)的從所述第一主面起算的深度比所述第一并列pn結(jié)構(gòu)的從所述第一主面起算的深度淺。所述第二導電層通過設置于所述第二并列Pn結(jié)構(gòu)與所述第一導電型層之間的第一導電型區(qū)域，與所述第二并列Pn結(jié)構(gòu)分離。
[0023]根據(jù)上述發(fā)明，通過在元件邊緣部的η緩沖層(第一導電型層)的內(nèi)部選擇性地設置P緩沖層(第二導電型層)來抑制從襯底背面?zhèn)鹊摩?漏極層(低電阻層)向第二并列pn結(jié)構(gòu)的電子注入，同時抑制從襯底表面?zhèn)鹊淖钔庵躊基極區(qū)域向第二并列pn結(jié)構(gòu)的空穴的注入。據(jù)此，能夠減少元件邊緣部的載流子蓄積量，并能夠緩和在內(nèi)置二極管的反向恢復過程中向最外周P基極區(qū)域的電流聚集。
[0024]根據(jù)本法明的半導體元件，可以取得能夠提高抗擊穿能力的效果。
【專利附圖】

【附圖說明】
[0025]圖1為顯示實施方式I的半導體元件的結(jié)構(gòu)的截面圖；
[0026]圖2為顯示實施方式I的半導體元件在制造過程中的狀態(tài)的截面圖；
[0027]圖3為顯示實施方式I的半導體元件在制造過程中的狀態(tài)的截面圖；
[0028]圖4為顯示實施方式I的半導體元件在制造過程中的狀態(tài)的截面圖；
[0029]圖5為顯示實施方式I的半導體元件在制造過程中的狀態(tài)的截面圖；
[0030]圖6為顯示實施方式I的半導體元件在制造過程中的狀態(tài)的截面圖；
[0031]圖7為顯示實施方式2的半導體元件的結(jié)構(gòu)的截面圖；
[0032]圖8為顯示實施方式2的半導體元件在制造過程中的狀態(tài)的截面圖；
[0033]圖9為顯示實施方式2的半導體元件在制造過程中的狀態(tài)的截面圖；
[0034]圖10為顯示實施方式2的半導體元件在制造過程中的狀態(tài)的截面圖；
[0035]圖11為顯示實施方式2的半導體元件在制造過程中的狀態(tài)的截面圖；
[0036]圖12為顯示實施方式3的半導體元件的結(jié)構(gòu)的截面圖；
[0037]圖13為顯示實施方式3的半導體元件在制造過程中的狀態(tài)的截面圖；
[0038]圖14為顯示實施方式3的半導體元件在制造過程中的狀態(tài)的截面圖；
[0039]圖15為顯示實施方式3的半導體元件在制造過程中的狀態(tài)的截面圖；[0040]圖16為顯示實施方式3的半導體元件在制造過程中的狀態(tài)的截面圖；
[0041]圖17為顯示實施方式4的半導體元件的結(jié)構(gòu)的截面圖；
[0042]圖18為顯示以往的縱型MOSFET的結(jié)構(gòu)的截面圖。
[0043]符號說明
[0044]In+漏極層
[0045]2漏極.漂移部
[0046]2a第一 η型區(qū)域
[0047]2b第一 P型區(qū)域
[0048]3aP基極區(qū)域
[0049]3b最外周P基極區(qū)域
[0050]4表面η型漂移區(qū)域
[0051]5P+接觸區(qū)域 [0052]6η+源極區(qū)域
[0053]7柵極絕緣膜
[0054]8柵極電極層
[0055]9層間絕緣膜
[0056]10源極電極
[0057]11η緩沖層
[0058]12a第二 η型區(qū)域
[0059]12b第二 P型區(qū)域
[0060]13漏極電極
[0061]14η型溝道截斷區(qū)域
[0062]15氧化膜
[0063]16截斷電極
[0064]17、41、
[0065]61,81 P 緩沖層
[0066]21元件活性部
[0067]22元件邊緣部
[0068]42η 型塊體區(qū)域(bulk region)
[0069]43P型表面降場區(qū)域
[0070]62a第三η型區(qū)域
[0071]62b第三P型區(qū)域
[0072]63a第四η型區(qū)域
[0073]63b第四P型區(qū)域
[0074]64η型區(qū)域
[0075]A元件活性部21和元件邊緣部22的邊界位置
[0076]F P場電極
[0077]P I元件活性部的第一并列pn結(jié)構(gòu)的重復間距
[0078]P 2元件邊緣部的第二~四并列pn結(jié)構(gòu)的重復間距[0079]t I P基極區(qū)域3a的襯底表面?zhèn)鹊膶挾鹊囊话氲膶挾取揪唧w實施方式】
[0080]下面，參照附圖具體說明本發(fā)明的半導體元件的較佳實施方式。在本說明書及附圖中，在標記為η或P的層或者區(qū)域中，分別意味著電子或者空穴為多個載流子。另外，在η或者P中附加的+及-分別意味著其與未附加+及-的層或者區(qū)域相比為高雜質(zhì)濃度及低雜質(zhì)濃度。另外，在下面的實施方式的說明及附圖中，對相同的構(gòu)成賦予相同的符號，并省略重復說明。
[0081](實施方式I)
[0082]關于實施方式I的半導體元件的結(jié)構(gòu)，以平面柵極結(jié)構(gòu)的η溝道縱型MOSFET為例進行說明。圖1為顯示實施方式I的半導體元件的結(jié)構(gòu)的截面圖。圖1所示的實施方式I的半導體元件為，在襯底背面?zhèn)葘щ娊佑|有漏極電極13的低電阻η+漏極層(低電阻層)I上，依次層積η緩沖層(第I導電型層)11以及第I并列pn結(jié)構(gòu)的漏極.漂移部(縱型漂移部)2而成的超級結(jié)M0SFET。襯底是指下述的外延襯底。
[0083]在漏極?漂移部2的襯底表面?zhèn)?相對于η緩沖層11的相反一側(cè))的表面層，選擇性地設置有成為元件活性部21的高雜質(zhì)濃度的P基極區(qū)域3a。在P基極區(qū)域3a內(nèi)部的襯底表面?zhèn)?，選擇性地設置有高雜質(zhì)濃度的P+接觸區(qū)域5及n+源極區(qū)域6。n+源極區(qū)域6在阱狀的P基極區(qū)域3a中形成為比P+接觸區(qū)域5淺，構(gòu)成雙重擴散型MOS部。
[0084]在P基極區(qū)域3a的被夾在漏極?漂移部2和η.源極區(qū)域6之間的部分的表面上，通過柵極絕緣膜7設置有聚晶硅等柵極電極層8。源極電極10通過在層間絕緣膜9上開設的接觸孔并跨過P基極區(qū)域3a及n+源極區(qū)域6而導電接觸。另外，在未圖示的部分，在柵極電極層8的上方導電接觸有金屬膜的柵極電極布線。
[0085]漏極?漂移部2大致相當于成為元件活性部21的多個阱的P基極區(qū)域3a的正下方部分，其為以重復間距Pl向襯底的沿面方向?qū)⑾蛞r底的厚度方向取向的層狀縱型的第一 η型區(qū)域(第一縱型第一導電型區(qū)域)2a和向襯底的厚度方向取向的層狀縱型的第一 P型區(qū)域(第一縱型第二導電型區(qū)域)2b交替地重復接合而成的第一并列pn結(jié)構(gòu)。
[0086]任意一個第一 η型區(qū)域2a，其上端(襯底表面?zhèn)鹊亩瞬?達到P基極區(qū)域3a的夾隙區(qū)域即表面η型漂移區(qū)域4，其下端(襯底背面?zhèn)鹊亩瞬?與η緩沖層11相接。達到表面η型漂移區(qū)域4的第一 η型區(qū)域2a，在導通狀態(tài)下為電路區(qū)域，而其余的第一 η型區(qū)域2a大致形成為非電路區(qū)域。另外，第一 P型區(qū)域2b，其上端與P基極區(qū)域3a的阱底面相接，其下端與η緩沖層11相接。
[0087]漏極.漂移部2的周圍為由第二并列pn結(jié)構(gòu)形成的元件邊緣部22。元件邊緣部22與漏極.漂移部2的第一并列pn結(jié)構(gòu)相連續(xù)，并以重復間距P2在襯底的沿面方向上將向襯底的厚度方向取向的層狀縱型的第二 η型區(qū)域(第二縱型第一導電型區(qū)域)12a和向襯底的厚度方向取向的層狀縱型的第二 P型區(qū)域(第二縱型第二導電型區(qū)域)12b交替地重復接合而成。
[0088]第二并列pn結(jié)構(gòu)是為了較容易地實現(xiàn)高耐壓化(在斷開狀態(tài)時，為了使從P基極區(qū)域3a、3b及n_漂移層之間的pn結(jié)擴展的漏極-基極間的耗盡層容易擴展)而設置的。第二并列Pn結(jié)構(gòu)的雜質(zhì)濃度比第一并列pn結(jié)構(gòu)的雜質(zhì)濃度低。第二并列pn結(jié)構(gòu)的重復間距P2比第一并列pn結(jié)構(gòu)的重復間距Pl窄。在第二并列pn結(jié)構(gòu)的表面(襯底表面?zhèn)鹊谋砻?設置有氧化膜15。
[0089]氧化膜15形成為其膜厚從漏極?漂移部2向元件邊緣部22階段性地變厚。在該氧化膜15的上方形成有從源極電極10延長的場電極FP，并覆蓋第二并列pn結(jié)構(gòu)。在元件邊緣部22的外側(cè)形成有η型溝道截斷區(qū)域14，在η型溝道截斷區(qū)域14的襯底表面?zhèn)葘щ娊佑|有截斷電極16。
[0090]在第一、第二并列pn結(jié)構(gòu)與η+漏極層I之間設置有η緩沖層11，其在斷開狀態(tài)時抑制漏極-基極之間的耗盡層而使其達不到η+漏極層I。η緩沖層11延長到元件邊緣部22的外周(襯底側(cè)面)，與η型溝道截斷區(qū)域14相連接。在元件邊緣部22中的η緩沖層11的內(nèi)部，選擇性地設置有P緩沖層(第二導電型層)17。P緩沖層17具有在斷開狀態(tài)時抑制從襯底背面?zhèn)鹊摩?漏極層I向第二并列pn結(jié)構(gòu)的電子注入的功能。P緩沖層17沒有與第二并列Pn結(jié)構(gòu)及n+漏極層I相接。
[0091]另外，較為理想的是，P緩沖層17的內(nèi)側(cè)端部延長到元件活性部21與元件邊緣部22的邊界。其理由是，因為能夠進一步減少從夾著電場較高的最外周P基極區(qū)域3b與第二并列pn結(jié)構(gòu)而相對的襯底背面?zhèn)雀浇摩?漏極層I向第二并列pn結(jié)構(gòu)注入的電子。元件活性部21與元件邊緣部22的邊界是指，從最外周P基極區(qū)域3b內(nèi)側(cè)的襯底表面?zhèn)鹊亩瞬肯蛲鈧?cè)距離P基極區(qū)域3a的襯底表面?zhèn)鹊膶挾鹊囊话氲膶挾萾l的位置A。另外，P緩沖層17與第二并列pn結(jié)構(gòu)之間在深度方向的距離為，斷開狀態(tài)時向元件邊緣部22擴展的耗盡層達不到P緩沖層17的距離。
[0092]雖然并不特別限定，但是，例如在實施方式I的超級結(jié)MOSFET為耐壓600V級的情況下，各個部分的尺寸及雜質(zhì)濃度采用下面的值。漏極.漂移部2的厚度(深度方向)為35.0 μ m,第一 η型區(qū)域2a及第一 p型區(qū)域2b的寬度為7.0 μ m (重復間距Pl為14.0 μ m),第一 η型區(qū)域2a及第一 P型區(qū)域2b的雜質(zhì)濃度為3.0 X 1015cm_3。元件邊緣部22的第二并列pn結(jié)構(gòu)的厚度(深度方向)為35.0 μ m，第二 η型區(qū)域12a及第二 P型區(qū)域12b的寬度為3.5 μ m(重復間距P2為7.0 μ m)，第二 η型區(qū)域12a及第二 p型區(qū)域12b的雜質(zhì)濃度為
1.0XlO1W30元件邊緣部22的寬度為200 μ m。
[0093]p基極區(qū)域3a、3b的擴散深度為3.0 μ m，其表面雜質(zhì)濃度為3.0 X IO17CnT3。n+源極區(qū)域6的擴散深度為0.2 μ m，其表面雜質(zhì)濃度為3.0 X 102°cm_3。P+接觸區(qū)域5的擴散深度為
0.6 μ m，其表面雜質(zhì)濃度為1.0 X IO1W30表面η型漂移區(qū)域4的擴散深度為2.5 μ m，其表面雜質(zhì)濃度為2.0X1016cm_3。n+漏極層I的厚度為300μπι，其雜質(zhì)濃度為1.0X1019cm_3。η緩沖層11的厚度為9 μ m，其雜質(zhì)濃度為1.0X1015Cm_3。p緩沖層17的厚度為5 μ m，其雜質(zhì)濃度為3.0 X 1015cm^3on型溝道截斷區(qū)域14的寬度為30.0ym,其雜質(zhì)濃度為6.0 X IO1W0
[0094]上述并列pn結(jié)構(gòu)的雜質(zhì)濃度(雜質(zhì)量)是，準確地說意味著載流子濃度(載流子量)。通常，在進行充分激活的區(qū)域，雜質(zhì)濃度與載流子濃度可以視為相同。同樣地，在進行充分激活的區(qū)域，雜質(zhì)量和載流子量可以視為相等。因此，在本說明書中，為了說明的便利，設雜質(zhì)濃度包括載流子濃度，另外設雜質(zhì)量包括載流子量。
[0095]下面，對實施方式I的超級結(jié)半導體元件的電氣特性進行說明。通常，在超級結(jié)MOSFET中，在由第一 P型區(qū)域和第一 η型區(qū)域構(gòu)成的內(nèi)置二極管反向恢復(柵極和源極在短路的狀態(tài)下向內(nèi)置的二極管上從正方向朝反方向施加電壓)時，在第一并列pn結(jié)構(gòu)夾斷的同時，蓄積載流子被排放到P基極區(qū)域及n+漏極層。為此，在內(nèi)置二極管反向恢復時，在元件活性部中載流子枯竭。另一方面，在元件邊緣部中，由于耗盡層伴隨外加電壓的上升而緩緩地擴展，處于載流子(蓄積載流子)殘留在中性區(qū)域的狀態(tài)。此外，隨著耗盡層向元件邊緣部的外側(cè)擴展，殘留在中性區(qū)域的蓄積載流子集中流入電場較高的最外側(cè)的P基極區(qū)域(以下，稱為最外周P基極區(qū)域)，因此反向恢復能力受到限制。
[0096]載流子之所以蓄積在元件邊緣部，是因為相對于從襯底表面?zhèn)鹊淖钔庵躊基極區(qū)域注入到第二并列pn結(jié)構(gòu)的空穴(Hole)，從襯底背面?zhèn)鹊膎+漏極層向第二并列pn結(jié)構(gòu)注入電子。因此，如果能夠抑制從襯底背面?zhèn)鹊膎+漏極層向第二并列pn結(jié)構(gòu)的電子的注入，則元件邊緣部的載流子蓄積量減少，能夠緩和向最外周P基極區(qū)域的電流聚集。例如，在圖18所示的以往的超級結(jié)MOSFET中，通過應用向元件邊緣部122照射電子線或氦(He)、質(zhì)子(H+)等而導入作為壽命控制劑的結(jié)晶缺陷的局部壽命技術(shù)，并使元件邊緣部122的第二并列Pn結(jié)構(gòu)的載流子壽命比元件活性部121的第一并列pn結(jié)構(gòu)的載流子壽命短而促進蓄積載流子的重組，從而減少元件邊緣部122的載流子蓄積量。
[0097]另一方面，在實施方式I的超級結(jié)MOSFET中，通過在元件邊緣部22中的η緩沖層11內(nèi)部選擇性地設置P緩沖層17，根據(jù)由P緩沖層17與η緩沖層11之間的pn結(jié)產(chǎn)生的勢壘而抑制從襯底背面?zhèn)鹊膎+漏極層I向第二并列pn結(jié)構(gòu)的電子的注入，并減少元件邊緣部22的載流子蓄積量。另外，在實施方式I的超級結(jié)MOSFET中，由于未使元件邊緣部22的第二并列Pn結(jié)構(gòu)的載流子壽命比元件活性部21的第一并列pn結(jié)構(gòu)的載流子壽命短，因此，斷開狀態(tài)時的漏電流較小，能夠降低損失。假設，即使縮短第一、第二并列Pn結(jié)構(gòu)整體的載流子壽命，由于不必將元件邊緣部22的第二并列pn結(jié)構(gòu)的載流子壽命縮短成應用局部壽命技術(shù)而縮短元件邊緣部的第二并列pn結(jié)構(gòu)的載流子壽命的以往的超級結(jié)MOSFET程度，因此能夠抑制斷開狀態(tài)時的漏電流大幅增大的情況。
[0098]下面，對實施方式I的超級結(jié)半導體元件的制造方法進行說明。圖2?6為顯示實施方式I的半導體元件在制造過程中的狀態(tài)的截面圖。首先，如圖2所示，在成為n+漏極層I的例如300 μ m左右厚的n+半導體襯底上，使成為η緩沖層11的η外延層11_1生長。然后，如圖3所示，在η外延層11-1上，形成例如250Α厚的屏蔽氧化(SiO2)膜31。然后，在屏蔽氧化膜31上，形成與P緩沖層17的形成區(qū)域相對應的部分為開口的抗蝕劑掩膜32。
[0099]然后，從屏蔽氧化膜31上向暴露于抗蝕劑掩膜32開口部的η外延層11_1離子注入例如硼(B)等P型雜質(zhì)，在η外延層11-1的表面層選擇性地形成成為P緩沖層17的P雜質(zhì)層33。接著，如圖4所示，在去除抗蝕劑掩膜32及屏蔽氧化膜31之后，在η外延層11_1上進一步使η外延層11-2生長，使其能夠覆蓋P雜質(zhì)層33。據(jù)此，形成由η外延層11_1、11-2構(gòu)成的η緩沖層11。然后，在η緩沖層11上形成屏蔽氧化膜34。
[0100]然后，如圖5所示，通過熱處理激活P雜質(zhì)層33，從而形成在元件邊緣部22中的η緩沖層11內(nèi)部的P緩沖層17。接著，去除屏蔽氧化膜34。然后，如圖6所示，通過通常的多級外延生長法，在η緩沖層11上形成第一、第二并列pn結(jié)夠以及η型溝道截斷區(qū)域14。具體地說，首先，在η緩沖層11上使η外延層生長。然后，在η外延層上形成屏蔽氧化膜(未圖示)，從屏蔽氧化膜上向η外延層的整個面離子注入例如磷(P)等η型雜質(zhì)。
[0101]然后，在η外延層上，基于第一、第二并列pn結(jié)構(gòu)的重復間距Ρ1、Ρ2形成對應于第一、第二 P型區(qū)域2b、12b的形成區(qū)域的部分被開口的抗蝕劑掩膜(未圖示)。然后，從屏蔽氧化膜上向暴露于抗蝕劑掩膜開口部的η外延層離子注入例如硼等P型雜質(zhì)，在η外延層的內(nèi)部選擇性地形成P型雜質(zhì)區(qū)域。此外，重復進行預定次數(shù)的使η外延層生長的工序到在η外延層的內(nèi)部形成P型雜質(zhì)區(qū)域的工序之后(多級外延處理)，在最表層進一步層積密封用的η外延層(保護層持久處理)。
[0102]然后，在密封用的η外延層上形成氧化膜15后，通過熱處理激活在η外延層的內(nèi)部形成的各個P型雜質(zhì)區(qū)域。通過該激活處理，使通過多級外延處理而層積的各個η外延層間與深度方向相對的P型雜質(zhì)區(qū)域彼此相連接，形成第一、第二 P型區(qū)域2b、12b。另外，殘留于第一、第二 P型區(qū)域2b、12b之間的η外延層成為第一、第二 η型區(qū)域2a、12a。據(jù)此，形成第一、第二并列pn結(jié)構(gòu)。
[0103]通過到此為止的工序，制造出在成為n+漏極層I的n+半導體襯底上層積η緩沖層11，并在η緩沖層11上層積第一、第二并列pn結(jié)構(gòu)以及η型溝道截斷區(qū)域14而成的外延襯底。然后，根據(jù)通常的方法，通過在該外延襯底的表面?zhèn)?第一、第二并列pn結(jié)構(gòu)側(cè))形成元件活性部21的MOS柵極結(jié)構(gòu)以及表面電極(源極電極10等)，在背面?zhèn)?n+漏極層I偵D形成背面電極(漏極電極13)，從而完成圖1所示的超級結(jié)M0SFET。
[0104]如上所述，根據(jù)實施方式1，通過在元件邊緣部的η緩沖層內(nèi)部選擇性地設置P緩沖層，抑制從襯底背面?zhèn)鹊摩?漏極層向第二并列pn結(jié)構(gòu)的電子的注入，隨之抑制從襯底表面?zhèn)鹊淖钔庵躊基極區(qū)域向第二并列Pn結(jié)構(gòu)的空穴的注入。據(jù)此，能夠減少元件邊緣部的載流子蓄積量，并能夠緩和在內(nèi)置二極管的反向恢復過程中向最外周P基極區(qū)域的電流聚集。因此，能夠提高反向恢復能力(抗擊穿能力)。另外，由于不必像以往那樣使元件邊緣部的第二并列Pn結(jié)構(gòu)的載流子壽命比元件活性部的第一并列pn結(jié)構(gòu)的載流子壽命短，因此斷開狀態(tài)時的漏電流變得比以往小，能夠使損失變小。
[0105](實施方式2)
[0106]以下，對實施方式2的超級結(jié)半導體元件的結(jié)構(gòu)進行說明。圖7為顯示實施方式2的半導體元件的結(jié)構(gòu)的截面圖。實施方式2的超級結(jié)半導體元件與實施方式I的超級結(jié)半導體元件的不同點有以下兩點。第一不同點為:設置與第一并列pn結(jié)構(gòu)相連續(xù)的η型塊體區(qū)域42來替代第二并列pn結(jié)構(gòu)，并在η型塊體區(qū)域42的襯底表面?zhèn)鹊谋砻鎸釉O置P型表面降場(resurf)區(qū)域43。第二不同點為:p緩沖層41的外側(cè)端部延長到元件邊緣部22的外周(襯底側(cè)面)。
[0107]η型塊體區(qū)域42為設置在整個元件活性部21和元件邊緣部22的第一并列pn結(jié)構(gòu)和設置在元件邊緣部22的最外側(cè)的η型溝道截斷區(qū)域14之間的區(qū)域。P型表面降場區(qū)域43選擇性地設置在η型塊體區(qū)域42的襯底表面?zhèn)鹊谋砻鎸?，與最外周P基極區(qū)域3b相接。氧化膜15設置于η型塊體區(qū)域42及P型表面降場區(qū)域43的表面(襯底表面?zhèn)鹊谋砻?。P緩沖層41設置在η緩沖層11的內(nèi)部，例如從元件活性部21與元件邊緣部22的邊界設置在整個元件邊緣部22的外周。P緩沖層41也可以與η型塊體區(qū)域42及η型溝道截斷區(qū)域14相接。實施方式2的超級結(jié)半導體元件的第一、第二不同點以外的結(jié)構(gòu)，與實施方式I的超級結(jié)半導體元件相同。
[0108]下面，對實施方式2的超級結(jié)半導體元件的制造方法進行說明。圖8?11為顯示實施方式2的半導體元件在制造過程中的狀態(tài)的截面圖。首先，如圖8所示，在成為η+漏極層I的例如300 μ m左右厚的η+半導體襯底上，使η緩沖層11外延生長。然后，如圖9所示，在η緩沖層11上，形成例如250Α厚的屏蔽氧化膜51。然后，在屏蔽氧化膜51上形成與P緩沖層41的形成區(qū)域相對應的部分開口的抗蝕劑掩膜52。
[0109]接著，從屏蔽氧化膜51上向暴露于抗蝕劑掩膜52的開口部的η緩沖層11離子注入例如硼等P型雜質(zhì)，在η緩沖層11的表面層選擇性地形成成為P緩沖層41的P雜質(zhì)層53。然后，如圖10所示，去除抗蝕劑掩膜52及屏蔽氧化膜51。然后，如圖11所示，與實施方式I相同，根據(jù)通常的多級外延生長法，在η緩沖層11上形成第一并列pn結(jié)構(gòu)、η型塊體區(qū)域42以及η型溝道截斷區(qū)域14。
[0110]在該多級外延處理中，只要使不形成P型區(qū)域的部分(即，成為第一 η型區(qū)域2a、n型塊體區(qū)域42及η型溝道截斷區(qū)域14的部分)被抗蝕劑掩膜覆蓋而形成圖案即可。η緩沖層11內(nèi)部的P雜質(zhì)層53，例如通過用于激活通過多級外延處理而形成的第一并列pn結(jié)構(gòu)的熱處理而被激活而成為P緩沖層41。用于形成P緩沖層41的熱處理，也可以在多級外延處理之前進行。然后，根據(jù)通常的方法，通過形成元件活性部21的MOS柵極結(jié)構(gòu)、表面電極、元件邊緣部22的P型表面降場區(qū)域43及背面電極，完成圖7所示的超級結(jié)M0SFET。
[0111]如上所述,根據(jù)實施方式2，即使元件邊緣部為由η型塊體區(qū)域構(gòu)成的塊體結(jié)構(gòu)，只要在η緩沖層的一部分設置有P緩沖層，則能夠得到與實施方式I相同的效果。另外，根據(jù)實施方式2，通過從元件活性部和元件邊緣部的邊界在整個元件邊緣部的外周設置P緩沖層，與在元件邊緣部的η緩沖層內(nèi)的一部分設置P緩沖層相比，大幅降低了從襯底背面?zhèn)鹊摩?漏極層向第二并列pn結(jié)構(gòu)的電子的注入，能夠減少載流子的蓄積量。
[0112](實施方式3)
[0113]以下，對實施方式3的超級結(jié)半導體元件的結(jié)構(gòu)進行說明。圖12為顯示實施方式3的半導體元件的結(jié)構(gòu)的截面圖。實施方式3的超級結(jié)半導體元件與實施方式I的超級結(jié)半導體元件的不同點有以下兩點。第一不同點為:元件邊緣部22的并列pn結(jié)構(gòu)的深度朝向外周逐漸變淺。第二不同點為:通過在元件邊緣部22的并列pn結(jié)構(gòu)變淺的區(qū)域形成的η型區(qū)域(第一導電型區(qū)域)64，從而使元件邊緣部22的并列pn結(jié)構(gòu)和p緩沖層分離。
[0114]在元件邊緣部22中，在第二并列pn結(jié)構(gòu)的外側(cè)設置有與第二并列pn結(jié)構(gòu)連續(xù)的第三并列Pn結(jié)構(gòu)，該第三并列pn結(jié)構(gòu)由以重復間距P2向襯底的厚度方向取向的層狀縱型第三η型區(qū)域62a和向襯底的厚度方向取向的層狀縱型第三P型區(qū)域62b在襯底的沿面方向交替地重復接合而成。第三并列pn結(jié)構(gòu)的從襯底表面起算的深度比第二并列pn結(jié)構(gòu)的從襯底表面起算的深度淺。第二并列pn結(jié)構(gòu)的從襯底表面起算的深度也可以比第一并列pn結(jié)構(gòu)的從襯底表面起算的深度淺。
[0115]此外，在第三并列pn結(jié)構(gòu)的外側(cè)設置有與第三并列pn結(jié)構(gòu)連續(xù)的第四并列pn結(jié)構(gòu)，該第四并列Pn結(jié)構(gòu)由以重復間距P2在襯底的沿面方向?qū)⑾蛞r底的厚度方向取向的層狀縱型的第四η型區(qū)域63a和向襯底的厚度方向取向的層狀縱型的第四P型區(qū)域63b交替地重復接合而成。第四并列pn結(jié)構(gòu)的從襯底表面起算的深度也比第三并列pn結(jié)構(gòu)的從襯底表面起算的深度淺。第二?第四的并列Pn結(jié)構(gòu)，其重復間距P2大致相同。
[0116]通過形成在元件邊緣部22的第三、第四并列pn結(jié)構(gòu)變淺的區(qū)域的η型區(qū)域(第一導電型區(qū)域)64，使元件邊緣部22的并列pn結(jié)構(gòu)的第三、第四p型區(qū)域62b、63b和p緩沖層61分離。通過η型區(qū)域64分離第二、第三、第四并列pn結(jié)構(gòu)的第二、第三、第四p型區(qū)域12b、62b、63b和P緩沖層61，從而能夠防止p緩沖層61對耗盡層的影響。為此，即使在η緩沖層11的內(nèi)部設置有P緩沖層61，耗盡層的擴展也不會通過P緩沖層61而得到抑制。因此，很容易確保較高的耐壓。P緩沖層61優(yōu)選與第二、第三、第四并列pn結(jié)構(gòu)的第二、第三、第四P型區(qū)域12b、62b、63b分離，也可以設置于η型區(qū)域64與η緩沖層11的邊界。實施方式3的超級結(jié)半導體元件的第一、第二不同點以外的結(jié)構(gòu)，與實施方式I的超級結(jié)半導體元件相同。
[0117]下面，對實施方式3的超級結(jié)半導體元件的制造方法進行說明。圖13?16為顯示實施方式3的半導體元件在制造過程中的狀態(tài)的截面圖。首先，如圖13所示，在成為η+漏極層I的例如300 μ m左右厚的η+半導體襯底上，使η緩沖層11外延生長。然后，如圖14所示，在η緩沖層11上，形成例如250人厚的屏蔽氧化膜71。然后，在屏蔽氧化膜71上形成與P緩沖層61的形成區(qū)域相對應的部分開口的抗蝕劑掩膜72。
[0118]然后，從屏蔽氧化膜71上向暴露于抗蝕劑掩膜72的開口部的η緩沖層11離子注入例如硼等P型雜質(zhì)，在η緩沖層11的表面層選擇性地形成成為P緩沖層61的P雜質(zhì)層73。然后，如圖15所示，在去除抗蝕劑掩膜72之后，通過熱處理激活P雜質(zhì)層73，從而在η緩沖層11的內(nèi)部形成P緩沖層61。用于形成P緩沖層61的熱處理，也可以與隨后用于激活通過多級外延處理形成的第一、第二并列pn結(jié)構(gòu)的熱處理同時進行。然后，去除屏蔽氧化膜71。
[0119]然后，如圖16所示，與實施方式I相同，根據(jù)通常的多級外延生長法在η緩沖層11上形成第一?第四并列Pn結(jié)構(gòu)、η型區(qū)域64及η型溝道截斷區(qū)域14。在該多級外延處理中，只要使不形成P型區(qū)域的部分(即，成為第一?第四η型區(qū)域2a、12a、62a、63a、n型區(qū)域64及η型溝道截斷區(qū)域14的部分)被抗蝕劑掩膜覆蓋而形成圖案即可。然后，根據(jù)通常的方法，通過形成元件活性部21的MOS柵極結(jié)構(gòu)、表面電極及背面電極，完成圖12所示的超級結(jié) MOSFET。
[0120]如上所述，根據(jù)實施方式3，能夠得到與實施方式I相同的效果。
[0121](實施方式4)
[0122]下面，對實施方式4的超級結(jié)半導體元件的結(jié)構(gòu)進行說明。圖17為顯示實施方式4的半導體元件的結(jié)構(gòu)的截面圖。實施方式4的超級結(jié)半導體元件與實施方式I的超級結(jié)半導體元件的不同點為:在η+漏極層I的內(nèi)部以與η緩沖層11相接的方式設置P緩沖層81,或者在η+漏極層I和η緩沖層11的邊界設置ρ緩沖層81。即，ρ緩沖層81通過η緩沖層11與第二并列Pn結(jié)構(gòu)分離。圖17顯示在n+漏極層I的內(nèi)部設置ρ緩沖層81的情況。實施方式4的超級結(jié)半導體元件的其余結(jié)構(gòu)，與實施方式I的超級結(jié)半導體元件相同。
[0123]下面，對實施方式4的超級結(jié)半導體元件的制造方法進行說明。首先，在成為η+漏極層I的例如300 μ m左右厚的η+半導體襯底上，形成屏蔽氧化膜(未圖示)。然后，在屏蔽氧化膜上形成與P緩沖層81的形成區(qū)域相對應的部分開口的抗蝕劑掩膜(未圖示)。此外，從屏蔽氧化膜上向暴露于抗蝕劑掩膜的開口部的η+漏極層I離子注入例如硼等ρ型雜質(zhì)，在η+漏極層I的表面層選擇性地形成成為ρ緩沖層81的ρ雜質(zhì)層(未圖示)。
[0124]然后，通過熱處理激活η+漏極層I內(nèi)部的P雜質(zhì)層，在η+漏極層I的表面層形成P緩沖層81。用于形成P緩沖層81的熱處理也可以與隨后的用于激活通過多級外延處理而形成的第一、第二并列pn結(jié)構(gòu)的熱處理同時進行。然后，去除抗蝕劑掩膜及屏蔽氧化膜。然后，在n+漏極層I上使η緩沖層11外延生長而使其覆蓋ρ緩沖層81。然后，與實施方式I相同地，依次實施多級外延處理以后的工序，完成圖17所示的超級結(jié)MOSFET。
[0125]如上所述，根據(jù)實施方式4，能夠得到與實施方式I相同的效果。
[0126]在以上的本發(fā)明中，在襯底的第一主面?zhèn)刃纬傻脑钚圆繛?，例如在縱型MOSFET的情況下為包括在第一主面?zhèn)刃纬煞崔D(zhuǎn)層的溝道擴散層和源極區(qū)域的開關部，其指在漂移部的第一主面?zhèn)染哂袑ê头菍ǖ倪x擇功能的有源部分或者無源部分，所以，本發(fā)明并不限定于MOSFET，還能夠適用于FWD或者肖特基二極管等。另外，在各個實施方式中雖然設定第一導電型為η型、第二導電型為ρ型，但是本發(fā)明即使設定第一導電型為P型、第二導電型為η型也同樣成立。
[0127]如上所述，本發(fā)明的半導體元件可應用于大功率半導體裝置，特別是，可應用于強力半導體裝置，所述強力半導體裝置可以使在漂移部中具有并列pn結(jié)構(gòu)的MOSFET等兼?zhèn)漭^高的擊穿強度和大電流容量。
【權(quán)利要求】
1.一種半導體元件，其特征在于，包含: 元件活性部，其存在于襯底的第一主面?zhèn)?，主動或被動地使電流流動? 第一導電型的低電阻層，其存在于所述襯底的第二主面?zhèn)龋? 縱型漂移部，其介于所述元件活性部和所述低電阻層之間，在導通狀態(tài)下漂移電流沿縱向流動，而在斷開狀態(tài)下被耗盡，所述縱型漂移部呈由向所述襯底的厚度方向取向的第一縱型第一導電型區(qū)域和向所述襯底的厚度方向取向的第一縱型第二導電型區(qū)域交替地重復接合而成的第一并列Pn結(jié)構(gòu)； 元件邊緣部，其在所述縱型漂移部的周圍介于所述第一主面和所述低電阻層之間，在導通狀態(tài)下大致為非電路區(qū)域，而在斷開狀態(tài)下被耗盡； 第一導電型層，其在所述第一并列Pn結(jié)構(gòu)和所述低電阻層之間設置在整個所述元件活性部和所述元件邊緣部，而且其電阻比所述低電阻層高；以及 第二導電型層，其選擇性地設置在所述元件邊緣部的所述第一導電型層的內(nèi)部。
2.根據(jù)權(quán)利要求1所述的半導體元件，其特征在于，所述第二導電型層從所述元件活性部和所述元件邊緣部的邊界設置在整個所述元件邊緣部的外周。
3.根據(jù)權(quán)利要求1或2所述的半導體元件，其特征在于，所述元件邊緣部呈由向所述襯底的厚度方向取向的第二縱型第一導電型區(qū)域和向所述襯底的厚度方向取向的第二縱型第二導電型區(qū)域交替地重復接合而成的第二并列pn結(jié)構(gòu)，所述第二導電型層與所述第二并列pn結(jié)構(gòu)分開配置。
4.根據(jù)權(quán)利要求3所述的半導體元件，其特征在于，所述第二并列pn結(jié)構(gòu)的從所述第一主面起算的深度比所述第一并列pn結(jié)構(gòu)的從所述第一主面起算的深度淺，所述第二導電型層通過設置于所述第二并列pn結(jié)構(gòu)與所述第一導電型層之間的第一導電型區(qū)域，與所述第二并列pn結(jié)構(gòu)分開。
【文檔編號】H01L29/78GK103928519SQ201410019520
【公開日】2014年7月16日 申請日期:2014年1月16日 優(yōu)先權(quán)日:2013年1月16日
【發(fā)明者】大西泰彥 申請人:富士電機株式會社