功率用半導(dǎo)體裝置及其制造方法
【專利摘要】本發(fā)明提供同時實現(xiàn)芯片特性和組裝性的功率用半導(dǎo)體裝置及其制造方法。實施方式所涉及的功率用半導(dǎo)體裝置具備：半導(dǎo)體部分；表面?zhèn)冉饘賹?，設(shè)置在上述半導(dǎo)體部分的上表面上，包含第一金屬，且至少一部分結(jié)晶化；以及背面?zhèn)冉饘賹?，設(shè)置在上述半導(dǎo)體部分的下表面上，包含上述第一金屬，且至少一部分結(jié)晶化。
【專利說明】功率用半導(dǎo)體裝置及其制造方法
[0001]本申請享有以日本專利申請2013 - 186709號(申請日:2013年9月9日)作為基礎(chǔ)申請的優(yōu)先權(quán)。本申請參照了該基礎(chǔ)申請，由此包含基礎(chǔ)申請的所有內(nèi)容。

【技術(shù)領(lǐng)域】
[0002]本發(fā)明的實施方式涉及功率用半導(dǎo)體裝置及其制造方法。

【背景技術(shù)】
[0003]功率器件(功率用半導(dǎo)體裝置)在工業(yè)、電力、交通以及信息等廣闊的領(lǐng)域中得到應(yīng)用。在功率器件中的需要600V以上的耐壓的用途中，廣泛使用IGBT (Insulated GateBipolar Transistor:絕緣柵雙極晶體管)。關(guān)于IGBT,作為表示IGBT的特性的指標(biāo),使用飽和電壓和開關(guān)損失之間的折衷選擇曲線。能夠通過減薄硅部分的厚度來降低飽和電壓。
[0004]另一方面，在IGBT中，為了提高電流密度、從表里兩面對裝置進行冷卻，提出有在芯片的表面和背面設(shè)置鎳層的技術(shù)。然而，當(dāng)設(shè)置鎳層時，存在芯片翹曲的情況。特別是當(dāng)為了降低飽和電壓而減薄硅部分時，芯片變得容易翹曲。當(dāng)芯片的翹曲量大時，難以通過釬焊使用該芯片進行組裝。這樣，在現(xiàn)有的IGBT中，難以同時實現(xiàn)通過減薄硅部分而實現(xiàn)的芯片特性的提聞和通過抑制芯片的翅曲而實現(xiàn)的組裝性的提聞。


【發(fā)明內(nèi)容】

[0005]本發(fā)明的目的在于提供一種同時實現(xiàn)芯片特性和組裝性的功率用半導(dǎo)體裝置及其制造方法。
[0006]實施方式所涉及的功率用半導(dǎo)體裝置具備:半導(dǎo)體部分；表面?zhèn)冉饘賹樱O(shè)置于上述半導(dǎo)體部分的上表面上，包含第一金屬，且至少一部分結(jié)晶化；以及背面?zhèn)冉饘賹?，設(shè)置于上述半導(dǎo)體部分的下表面上，包含上述第一金屬，且至少一部分結(jié)晶化。
[0007]實施方式所涉及的功率用半導(dǎo)體裝置的制造方法具備:在半導(dǎo)體部分的上表面上形成包含第一金屬的表面?zhèn)冉饘賹拥墓ば?；對上述半?dǎo)體部分的下表面內(nèi)導(dǎo)入雜質(zhì)的工序；通過實施熱處理，使上述雜質(zhì)活化、并使上述表面?zhèn)冉饘賹拥闹辽僖徊糠纸Y(jié)晶化的工序；以及在上述半導(dǎo)體部分的下表面上形成包含上述第一金屬的背面?zhèn)冉饘賹拥墓ば?，該背面?zhèn)冉饘賹右云渲辽僖徊糠纸Y(jié)晶化的方式形成。

【專利附圖】

【附圖說明】
[0008]圖1是舉例示出第一實施方式所涉及的功率用半導(dǎo)體裝置的剖視圖。
[0009]圖2是舉例示出第一實施方式所涉及的功率用半導(dǎo)體裝置的制造方法的流程圖。
[0010]圖3中，Ca)以及(b)是以衍射角度(2 Θ )的值作為橫軸、以X線的強度作為縱軸舉例示出鎳層的X線解析結(jié)果的圖。
[0011]圖4中，(a)是示出實施例所涉及的功率用半導(dǎo)體裝置的圖，(b)是示出參考例所涉及的功率用半導(dǎo)體裝置的圖。
[0012]圖5是以背面?zhèn)鹊逆噷拥暮穸茸鳛闄M軸、以芯片的翹曲量作為縱軸舉例示出背面?zhèn)鹊逆噷拥暮穸葘π酒穆N曲量造成的影響的曲線圖。
[0013]圖6中，(a)是以硅部分的厚度作為橫軸、以芯片的翹曲量作為縱軸舉例示出硅部分的厚度對芯片的翹曲量造成的影響的曲線圖，(b)是以硅部分的厚度作為橫軸、以翹曲減少值作為縱軸舉例示出硅部分的厚度和通過加厚背面的鎳層而實現(xiàn)的翹曲的抑制效果之間的關(guān)系的曲線圖。
[0014]圖7是舉例示出第二實施方式所涉及的功率用半導(dǎo)體裝置的剖視圖。
[0015]標(biāo)號說明
[0016]1、2:功率用半導(dǎo)體裝置；10:硅部分；11:p+型集電極層；12:n+型緩沖層；13:n —型體層；14:p型基極層；15:n+型發(fā)射極層；16:溝道型柵電極；17:柵極絕緣膜；20:表面電極構(gòu)造體；21:鈦層；22:鈦氮化物層；23:鋁層；24:鋁一銅合金層；25:鎳層；26:金層；30:背面電極構(gòu)造體；31:招一娃合金層；32:鈦層；33:鎳層；34:金一銀合金層；40:娃部分；41:高濃度η型陰極層；42:低濃度η型層；43:高濃度P型陽極層；44:低濃度P型陽極層；50:絕緣膜。

【具體實施方式】
[0017]以下，參照附圖對本發(fā)明的實施方式進行說明。
[0018]首先，對第一實施方式進行說明。
[0019]圖1是舉例示出本實施方式所涉及的功率用半導(dǎo)體裝置的剖視圖。
[0020]如圖1所示，本實施方式所涉及的功率用半導(dǎo)體裝置I是耐壓例如為600?800V的IGBT。并且，功率用半導(dǎo)體裝置I的外形例如是一邊長例如為10?15mm (毫米)的芯片形狀。
[0021]在功率用半導(dǎo)體裝置I (以下僅稱為“裝置I”或者“芯片”)中，設(shè)置有作為半導(dǎo)體部分的娃部分10,在娃部分10的上表面上設(shè)置有表面電極構(gòu)造體20,在娃部分10的下表面上設(shè)置有背面電極構(gòu)造體30。在芯片的周邊部分，為了獲得耐壓，作為終端部例如設(shè)置有具備場電極的保護環(huán)部(未圖示)。
[0022]在硅部分10中，從下層側(cè)開始依次層疊有P+型集電極層11、n+型緩沖層12、η —型體層13、ρ型基極層14以及η+型發(fā)射極層15。并且，從硅部分10的上表面?zhèn)乳_始，以貫通η+型發(fā)射極層15以及P型基極層14而到達η—型體層13內(nèi)的方式設(shè)置有溝道型柵電極16。溝道型柵電極16是裝置I的基電極。在溝道型柵電極16的周圍設(shè)置有例如由硅氧化物構(gòu)成的柵極絕緣膜17。硅部分10由單晶的硅(Si)構(gòu)成，硅部分10整體的厚度例如為60?120 μ m (微米)，例如為70 μ m。
[0023]在表面電極構(gòu)造體20中，從下層側(cè)即硅部分10側(cè)開始依次層疊有厚度例如30nm(納米)的鈦(Ti)層21、厚度例如150nm (納米)的鈦氮化物(TiN)層22、鋁(Al)層23、鋁一銅(AlCu)合金層24、厚度例如5μπι的鎳層25以及厚度例如50nm的金(Au)層26。鋁層23以及鋁一銅合金層24的合計厚度例如為4 μ m。鎳層25由利用非電解電鍍法成膜的鎳一磷(N1- P)化合物構(gòu)成，磷的濃度例如為4?10質(zhì)量％，且至少一部分、例如整體結(jié)晶化。
[0024]表面電極構(gòu)造體20構(gòu)成裝置I的發(fā)射電極。鎳層25以及金層26是在使用了裝置I的封裝的組裝時釬焊的電極焊盤。并且，在表面電極構(gòu)造體20上還設(shè)置有層間絕緣膜(未圖示)。
[0025]在背面電極構(gòu)造體30中，從上層側(cè)、即硅部分10側(cè)開始依次層疊有厚度例如200nm的鋁一硅(AlSi)合金層31、厚度例如200nm的鈦層32、厚度例如100nm的鎳層33、以及厚度例如10nm的金一銀(AuAg)合金層34。鎳層33是通過濺射法形成的，幾乎由純鎳構(gòu)成，且至少一部分、例如整體結(jié)晶化。背面電極構(gòu)造體30是裝置I的集電極。
[0026]進而，背面電極構(gòu)造體30的鎳層33的厚度在表面電極構(gòu)造體20的鎳層25的厚度的15%以上。在上述的例子中，鎳層25的厚度為5 μ m，鎳層33的厚度為lOOOnm，因此，鎳層33的厚度為鎳層25的厚度的20%。
[0027]其次，對本實施方式所涉及的功率用半導(dǎo)體裝置的制造方法進行說明。
[0028]圖2是舉例示出本實施方式所涉及的功率用半導(dǎo)體裝置的制造方法的流程圖。
[0029]以下，參照圖1以及圖2進行說明。
[0030]首先，作為硅部分10，準(zhǔn)備η型的硅晶片。以下，為了方便，將該硅晶片稱作“硅部分 10”。
[0031]進而，如步驟SI所示，從表面?zhèn)入x子注入雜質(zhì)。由此，在硅部分10內(nèi)形成P型基極層14以及η+型發(fā)射極層15。
[0032]其次，如步驟S2所示，形成溝道，并在溝道的內(nèi)表面上形成柵極絕緣膜17，將溝道型柵電極16埋入溝道內(nèi)。由此形成溝道型柵電極構(gòu)造。
[0033]其次，如步驟S3所示，在硅部分10上形成表面電極構(gòu)造體20。具體而言，利用濺射法以例如30nm的厚度形成鈦層21，以例如150nm的厚度形成鈦氮化物層22、以總計例如4ym的厚度形成鋁層23以及鋁一銅合金層24。其次，利用使用了包含磷的電鍍液的非電解電鍍法以例如5 μ m的厚度形成鎳層25。其次，以例如50nm的厚度形成金層26。在該時亥IJ，鎳層25幾乎為非晶態(tài)。
[0034]其次，如步驟S4所示，在表面電極構(gòu)造體20的上表面粘貼保護帶(未圖示)，對表面進行保護。
[0035]其次，如步驟S5所示，對硅部分10的背面進行磨削，減薄至規(guī)定的厚度。然后，實施蝕刻，除去因磨削而損傷的部分。此時，硅部分10的厚度例如為60?120 μ m，例如為70 μ m。然后，將保護帶剝尚。
[0036]其次，如步驟S6所不,從娃部分10的背面?zhèn)壬凶幼⑷腚s質(zhì)。由此，在娃部分10內(nèi)形成n+型緩沖層12以及P+型集電極層11。
[0037]其次，如步驟S7所示，進行熱處理，使注入硅部分10內(nèi)的雜質(zhì)活化。通過該熱處理，鎳層25的至少一部分、例如整體結(jié)晶化。此時，鎳層25收縮，體積減小，因此，鎳層25對硅部分10的上表面施加收縮力。該收縮力作用成，使得硅晶片朝下方呈凸?fàn)畹芈N曲。
[0038]其次，如步驟S8所示，在硅部分10的下表面上形成背面電極構(gòu)造體30。具體而言，利用濺射法以例如200nm的厚度形成鋁一硅合金層31，以例如200nm的厚度形成鈦層32，以例如100nm的厚度形成鎳層33，以例如10nm的厚度形成金一銀合金層34。此時，鎳層33使用濺射法成膜，因此，在剛剛成膜后的時刻，其至少一部分、例如整體結(jié)晶化。當(dāng)鎳堆積在鈦層32上并結(jié)晶化時，堆積物收縮、體積減小，因此，鎳層33對硅部分10的下表面施加收縮力。該收縮力作用成，使得硅晶片朝上方呈凸?fàn)畹芈N曲。
[0039]然后，將硅晶片(硅部分10)與表面電極構(gòu)造體20以及背面電極構(gòu)造體30 —起進行劃片，由此單片化成多個芯片。由此制造成本實施方式所涉及的功率用半導(dǎo)體裝置I。
[0040]其次，對本實施方式的動作以及效果進行說明。
[0041]在本實施方式所涉及的功率用半導(dǎo)體裝置I中，硅部分10的厚度例如為60?120 μ m、例如為70 μ m,作為耐壓600?800V的IGBT來說較薄，因此飽和電壓與開關(guān)損失之間的平衡性良好。例如，當(dāng)以相同的折衷選擇損失進行比較時，硅部分10的厚度為80μπι的情況下的飽和電壓為2.0V，但若使硅部分10的厚度為70 μ m，則飽和電壓降低至1.75V。這樣，在耐壓為600?800V的IGBT中，通過將硅部分10的厚度從80 μ m減薄至70μπι，將飽和電壓改善了 10?20%。
[0042]并且，在裝置I中，在硅部分10的上方設(shè)置有鎳層25，且形成有供組裝時進行釬焊的電極焊盤。進而，在硅部分10的下方設(shè)置有包含與鎳層25相同的金屬即鎳的鎳層33。進而，鎳層25以及33均其至少一部分、例如整體結(jié)晶化。因此，鎳層25對硅部分10的上表面施加收縮力，鎳層33對硅部分10的下表面施加收縮力。由此，借助利用鎳層33的收縮力使芯片翹曲的作用來抵消利用鎳層25的收縮力使芯片翹曲的作用，能夠抑制芯片的翹曲。例如，在本實施方式中，當(dāng)芯片的一邊長為1mm的情況下，芯片翹曲量為80 μ m。例如，當(dāng)芯片的翹曲量在100 μ m以下時，不會產(chǎn)生組裝不良，能夠得到高組裝成品率。
[0043]并且，由于鎳層25以及33已經(jīng)至少一部分結(jié)晶化，因此，在隨后的釬焊工序中，鎳層25或者鎳層33結(jié)晶化的情況少，因伴隨著結(jié)晶化的收縮而使芯片翹曲的情況少。這樣，裝置I的翹曲量小，在釬焊工序等組裝工序中翹曲也難以變化，因此組裝性良好。
[0044]因而，對于本實施方式所涉及的裝置1，即便為了改善飽和電壓和開關(guān)損失之間的折衷選擇而減薄硅部分10，也能夠抑制芯片的翹曲而實現(xiàn)良好的組裝性。即，能夠同時實現(xiàn)芯片特性和組裝性。
[0045]此外，在本實施方式中，在圖2的步驟S3所示的工序中利用非電解電鍍法形成鎳層25后，在步驟S7所示的工序中進行用于使雜質(zhì)活化的熱處理。因此，對于鎳層25的微細(xì)構(gòu)造，雖然在剛剛電鍍后為大致非晶態(tài)構(gòu)造，但通過熱處理而結(jié)晶化。并且，在步驟38所示的工序中利用濺射法形成鎳層33。因此，鎳層33在剛剛成膜后的時刻至少一部分結(jié)晶化。這樣，根據(jù)本實施方式，無需進行特別的結(jié)晶化處理就能夠使鎳層25以及鎳層33結(jié)晶化。
[0046]與此相對，假設(shè)若利用非電解電鍍法形成鎳層33，且隨后并不進行熱處理，則鎳層33保持非晶態(tài)的狀態(tài)。在該情況下，鎳層33并不產(chǎn)生對抗鎳層25的收縮力的收縮力，芯片以朝下凸出的方式翹曲。因此，在隨后的釬焊工序中，釬料的浸潤性降低等而組裝性降低。
[0047]鎳層的微細(xì)構(gòu)造是晶態(tài)還是非晶態(tài)例如能夠借助使用了 XRD (X - raydiffract1n:X射線衍射)的Θ — 2Θ法判定。
[0048]圖3的(a)以及(b)是以衍射角度(2 Θ )的值作為橫軸、以X射線的強度作為縱軸舉例示出鎳層的X射線解析結(jié)果的圖。
[0049]如圖3的(a)所示，當(dāng)鎳層為晶態(tài)時，能夠觀察到表示鎳(Ni)的(111)面的
2Θ =44.45度的峰值和表示鎳的(200)面的2 Θ =51.88度的峰值。
[0050]與此相對，如圖3的(b)所示，當(dāng)鎳層為非晶態(tài)時，在2 Θ為40?50度的附近能夠觀察到強度較弱的極寬的峰值，但觀察不到表示結(jié)晶性的尖銳的峰值。
[0051]此外，在本實施方式中，使背面?zhèn)鹊逆噷?3的厚度在表面?zhèn)鹊逆噷?5的厚度的15%以上。由此，能夠更可靠地抑制芯片的翹曲。以下示出試驗例而對其效果進行說明。
[0052]圖4的(a)是示出實施例所涉及的功率用半導(dǎo)體裝置的圖，(b)是示出參考例所涉及的功率用半導(dǎo)體裝置的圖。
[0053]如圖4的(a)所示，對于實施例所涉及的裝置的結(jié)構(gòu)，與圖1所示的本實施方式所涉及的裝置I同樣，鎳層33的厚度為lOOOnm。并且，如圖4的(b)所示，對于參考例所涉及的裝置的結(jié)構(gòu)，與圖4的(a)所示的裝置I相比較，在鎳層33的厚度為700nm這點上不同。在本試驗例中，制作圖4的(a)和(b)所示的樣本、和相對于圖4的(a)和(b)所示的樣本而使各部分的厚度不同的樣本，并測定翹曲量。
[0054]圖5是以背面?zhèn)鹊逆噷拥暮穸茸鳛闄M軸、以芯片的翹曲量作為縱軸舉例示出背面?zhèn)鹊逆噷拥暮穸葘π酒穆N曲量造成的影響的曲線圖。
[0055]如圖5所示，當(dāng)硅部分10的厚度相同的情況下，當(dāng)背面?zhèn)鹊逆噷?3變薄時芯片翹曲量變大，特別是當(dāng)變得比750nm薄時芯片翹曲量急劇變大。在圖5所示的例子中，表面?zhèn)鹊逆噷?5的厚度為5 μ m。如圖5所示，當(dāng)使背面?zhèn)鹊逆噷?3的厚度在表面?zhèn)鹊逆噷?5的厚度的15%以上、即750nm以上時，芯片的翹曲量在10ym以下，得到了良好的組裝性。與此相對，當(dāng)鎳層33的厚度為700nm時，芯片的翹曲量為120 μ m，組裝性稍稍降低。
[0056]另一方面，當(dāng)使鎳層33的厚度在100nm以上時，抑制芯片的翹曲的效果飽和。并且，當(dāng)鎳層33過厚時，有過劃片時產(chǎn)生鎳的毛刺、在芯片上產(chǎn)生外觀不良的情況。因此，優(yōu)選鎳層33的厚度在1500nm以下。另外，即便在鎳層33的厚度比1500nm厚的情況下，若預(yù)先除去劃片線的鎳層33，則盡管工序數(shù)量增加，但能夠防止產(chǎn)生毛刺。
[0057]綜上，優(yōu)選背面?zhèn)鹊逆噷?3的厚度在表面?zhèn)鹊逆噷?5的厚度的15%以上、且在1500nm 以下。
[0058]另外，即便使背面?zhèn)鹊逆噷?3的厚度一定、并使表面?zhèn)鹊逆噷?5的厚度變化，也能夠得到同樣的效果。
[0059]芯片的翹曲量也依賴于表面?zhèn)鹊逆噷?5的厚度。如上所述，當(dāng)鎳層25的厚度為5μπι時，翹曲量為大約80μπι。當(dāng)鎳層25的厚度變?yōu)?μπι時，翹曲量增大至大約100 μ m。另一方面，當(dāng)鎳層25的厚度為4 μ m時，翹曲量減小至大約60 μ m。這樣，當(dāng)背面?zhèn)鹊逆噷?3的厚度相同的情況下，表面?zhèn)鹊逆噷?5越薄則芯片的翹曲量越小。
[0060]但是，在使用了裝置I的封裝的組裝時，相對于鎳層25進行釬焊，但通過與釬料的合金化反應(yīng)，鎳被消耗。因此，當(dāng)鎳層25過薄時，釬料到達鋁一銅合金層24以及鋁層23，裝置I的可靠性降低。因此，為了確保足夠的可靠性，優(yōu)選鎳層25的厚度在4μπι以上，更優(yōu)選在5μπι以上。
[0061]并且，由于利用使用了包含磷的電鍍液的非電解電鍍法形成鎳層25，因此包含數(shù)百分比的程度的磷。另一方面，由于利用濺射法形成鎳層33，因此鎳的純度高。鎳的純度高的鎳層33的收縮力大于鎳的純度低的鎳層25的收縮力，因此，即便鎳層33比鎳層25薄，也能夠?qū)规噷?5的收縮力。
[0062]此外，在本實施方式中，使硅部分10的厚度為60?120μπι。由此，通過控制鎳層25以及33的厚度之比，能夠顯著地得到抑制芯片的翹曲的效果。
[0063]圖6的(a)是以硅部分的厚度作為橫軸、以芯片的翹曲量作為縱軸舉例示出硅部分的厚度對芯片的翹曲量造成的影響的曲線圖，(b)是以硅部分的厚度作為橫軸、以翹曲減少值作為縱軸舉例示出硅部分的厚度與通過加厚背面的鎳層而實現(xiàn)的翹曲的抑制效果之間的關(guān)系的曲線圖?！奥N曲減少值”根據(jù)圖6的(a)求出，是從鎳層33的厚度為100nm時的芯片的翹曲量減去鎳層33的厚度為700nm時的芯片的翹曲量而得的值。
[0064]如圖6的(a)以及(b)所示，在區(qū)域A中，硅部分10厚，原本芯片的翹曲量就小，因此，通過加厚背面的鎳層33來抑制芯片的翹曲的效果小。在區(qū)域B中，與區(qū)域A相比較硅部分10較薄，容易發(fā)生芯片的翹曲，因此通過加厚背面的鎳層33能夠顯著地呈現(xiàn)出抑制芯片的翹曲的效果。在區(qū)域C中，硅部分更薄，芯片的翹曲極大，因此，通過加厚背面的鎳層33而抑制芯片的翹曲的效果相對較小。綜上，加厚背面的鎳層33而得的效果在區(qū)域B中相對較大。
[0065]如圖6的(a)所示，當(dāng)硅部分10的厚度在60 μ m以上時，能夠使芯片的翹曲量在能夠可靠地實現(xiàn)良好的組裝性的100 μ m以下。另一方面，如圖6的(b)所示，當(dāng)硅部分10的厚度在120 μ m以下時，通過加厚背面的鎳層33，抑制芯片的翹曲的效果變得顯著。因而，當(dāng)硅部分的厚度為60?120 μ m時，能夠顯著地得到本實施方式的效果。
[0066]其次，對第二實施方式進行說明。
[0067]圖7是舉例示出本實施方式所涉及的功率用半導(dǎo)體裝置的剖視圖。
[0068]如圖7所示,本實施方式所涉及的功率用半導(dǎo)體裝置2是FRD (Fast RecoverlyD1de:快速恢復(fù)二極管)。
[0069]在裝置2中，設(shè)置有作為半導(dǎo)體部分的硅部分40，在硅部分40的上方設(shè)置有表面電極構(gòu)造體20，在硅部分40的下方設(shè)置有背面電極構(gòu)造體30。并且，在表面電極構(gòu)造體20的周圍設(shè)置有絕緣膜50。表面電極構(gòu)造體20以及背面電極構(gòu)造體30的構(gòu)造與上述第一實施方式相同。
[0070]在硅部分40中從下面?zhèn)乳_始依次包含施主濃度相對高的高濃度η型陰極層41以及施主濃度相對低的低濃度η型層42。并且，在低濃度η型層42的上表面，沿著與該上表面平行的方向交替排列有受主濃度相對高的高濃度P型陽極層43和受主濃度相對低的低濃度P型陽極層44。
[0071]在本實施方式中，通過使表面?zhèn)鹊逆噷?5的至少一部分以及背面?zhèn)鹊逆噷?3的至少一部分結(jié)晶化，與上述第一實施方式同樣能夠抑制芯片的翹曲。并且，通過使鎳層33的厚度在鎳層25的厚度的15%以上，能夠更可靠地獲得該效果。本實施方式中的上述以外的結(jié)構(gòu)、制造方法、動作以及效果與上述的第一實施方式相同。
[0072]另外，在上述各實施方式中，示出了在表面電極構(gòu)造體20以及背面電極構(gòu)造體30雙方設(shè)置鎳層的例子，但是設(shè)置于表背兩面的金屬層并不限定于鎳層。例如，即便是鋁層或者銅層之類的其他金屬層也能夠得到上述的效果。當(dāng)在表面電極構(gòu)造體20代替鎳層25而設(shè)置鋁層的情況下，在背面電極構(gòu)造體30可以代替鎳層33而設(shè)置純鋁層，但也可以設(shè)置鋁一硅(AlSi)合金層或者鋁一銅(AlCu)合金層。這是因為:與純度高的鋁相比，作為合金的AlSi以及AlCu的硬度高，因此容易對抗表面?zhèn)鹊匿X層的收縮力。
[0073]根據(jù)以上說明了的實施方式，能夠?qū)崿F(xiàn)同時實現(xiàn)芯片特性和組裝性的功率用半導(dǎo)體裝置及其制造方法。
[0074]以上對本發(fā)明的幾個實施方式進行了說明，但是，上述實施方式是作為例子加以示出的，并不意圖限定發(fā)明的范圍。上述新的實施方式能夠以其他各種各樣的方式加以實施，能夠在不脫離發(fā)明的主旨的范圍進行各種省略、替換、變更。上述實施方式及其變形包含于發(fā)明的范圍及主旨中，并且包含于權(quán)利要求書所記載的發(fā)明及其等價物的范圍中。
【權(quán)利要求】
1.一種功率用半導(dǎo)體裝置，具備: 半導(dǎo)體部分； 表面?zhèn)冉饘賹?，設(shè)置在所述半導(dǎo)體部分的上表面上，包含第一金屬，且至少一部分結(jié)晶化；以及 背面?zhèn)冉饘賹?，設(shè)置在所述半導(dǎo)體部分的下表面上，包含所述第一金屬，且至少一部分結(jié)晶化。
2.根據(jù)權(quán)利要求1所述的功率用半導(dǎo)體裝置，其中， 所述第一金屬是鎳。
3.根據(jù)權(quán)利要求2所述的功率用半導(dǎo)體裝置，其中， 所述表面?zhèn)冉饘賹雍辛?，其中，磷的含量處??10質(zhì)量％的范圍。
4.根據(jù)權(quán)利要求1?3中任一項所述的功率用半導(dǎo)體裝置，其中， 所述背面?zhèn)冉饘賹拥暮穸仍谒霰砻鎮(zhèn)冉饘賹拥暮穸鹊?5%以上。
5.根據(jù)權(quán)利要求1?3中任一項所述的功率用半導(dǎo)體裝置，其中， 所述半導(dǎo)體部分包含硅， 所述半導(dǎo)體部分的厚度為60?120 μ m。
6.根據(jù)權(quán)利要求1?3中任一項所述的功率用半導(dǎo)體裝置，其中， 所述功率用半導(dǎo)體裝置的耐壓為600?800V。
7.根據(jù)權(quán)利要求1?3中任一項所述的功率用半導(dǎo)體裝置，其中， 所述功率用半導(dǎo)體裝置是絕緣柵雙極晶體管。
8.根據(jù)權(quán)利要求1?3中任一項所述的功率用半導(dǎo)體裝置，其中， 所述功率用半導(dǎo)體裝置是快速恢復(fù)二極管。
9.一種功率用半導(dǎo)體裝置的制造方法，具備: 在半導(dǎo)體部分的上表面上形成包含第一金屬的表面?zhèn)冉饘賹拥墓ば颍? 對所述半導(dǎo)體部分的下表面內(nèi)導(dǎo)入雜質(zhì)的工序； 通過實施熱處理，使所述雜質(zhì)活化、并使所述表面?zhèn)冉饘賹拥闹辽僖徊糠纸Y(jié)晶化的工序；以及 在所述半導(dǎo)體部分的下表面上形成包含所述第一金屬的背面?zhèn)冉饘賹拥墓ば?，所述背面?zhèn)冉饘賹右云渲辽僖徊糠纸Y(jié)晶化的方式形成。
10.根據(jù)權(quán)利要求9所述的功率用半導(dǎo)體裝置的制造方法，其中， 所述半導(dǎo)體部分包含硅， 所述第一金屬為鎳。
11.根據(jù)權(quán)利要求9或10所述的功率用半導(dǎo)體裝置的制造方法，其中， 形成所述表面?zhèn)冉饘賹拥墓ば蚶梅请娊怆婂兎ㄟM行， 形成所述背面?zhèn)冉饘賹拥墓ば蚶脼R射法進行。
【文檔編號】H01L29/06GK104425580SQ201410022672
【公開日】2015年3月18日 申請日期:2014年1月17日 優(yōu)先權(quán)日:2013年9月9日
【發(fā)明者】西川幸江, 柴田浩延, 高橋宣博 申請人:株式會社東芝