多晶粒堆疊結(jié)構(gòu)的制作方法
【專利摘要】本發(fā)明提供一種多晶粒堆疊結(jié)構(gòu)，包括垂直堆疊的N個(gè)(N≥2)晶粒。每個(gè)晶粒包括N個(gè)晶粒輸入墊，其中在N個(gè)輸入墊中的特定輸入墊是用于該晶粒本身的輸入。在底晶粒上方的每個(gè)晶粒的特定輸入墊通過至少一基底通孔電性連接至底晶粒的特定輸入墊以外的不同輸入墊，且當(dāng)其不在與底晶粒相鄰的晶粒中時(shí)，也通過底晶粒上方的每個(gè)下方晶粒的不同輸入墊作前述電性連接。底晶粒的特定輸入墊電性連接至上方晶粒的至少一個(gè)輸入墊，所述至少一個(gè)輸入墊并非任何上方晶粒的特定輸入墊，且未電性連接至任何上方晶粒的特定輸入墊。
【專利說明】多晶粒堆疊結(jié)構(gòu)

【技術(shù)領(lǐng)域】
[0001 ] 本發(fā)明是有關(guān)于一種集成電路結(jié)構(gòu)，且特別是有關(guān)于一種多晶粒堆疊結(jié)構(gòu)。

【背景技術(shù)】
[0002]多晶粒堆疊結(jié)構(gòu)常應(yīng)用于需要在縮小的封裝尺寸中增加存儲(chǔ)器密度及/或裝置性能的電子產(chǎn)品。
[0003]圖1示出四晶粒封裝(quad-die package,簡稱QDP)類型的傳統(tǒng)多晶粒堆疊結(jié)構(gòu)。該多晶粒堆疊結(jié)構(gòu)在晶粒間具有基于晶粒選擇(Chip-Select，簡稱CS)墊(pad)的“階梯型(ladder-style) ”連接。此種結(jié)構(gòu)目前應(yīng)用于第三代雙倍數(shù)據(jù)速率同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(Double-Data-Rate Three Synchronous Dynamic Random Access Memory,簡稱DDR3SDRAM)。
[0004]請(qǐng)參照?qǐng)D1，此結(jié)構(gòu)包括垂直由下至上堆疊的四個(gè)晶粒12、14、16與18。各晶粒12、14、16或18具有四個(gè)CS墊，包括:用于該晶粒本身的輸入(input)的CSO墊101、用于高一層的晶粒(若存在)的輸入的CSl墊103、用于高兩層的晶粒(若存在)的輸入的CS2墊105，以及用于高三層的晶粒(若存在)的輸入的CS3墊107，其中晶粒12、14、16與18的CS墊101、103、105與107是通過基底通孔(through-substrate via,TSV)作階梯型連接。具體而言，在第i晶粒(i=2?4)14、16或18中，第j個(gè)CS— (j=l?3) 101、103或105電性連接至第(i_k)晶粒(k=l?1-Ι)的第(j+k)個(gè)CS墊,但其中j+k ( 4。
[0005]然而，DDR3SDRAM的階梯型連接會(huì)使CS/ZQ墊之間有很大的輸入電容(Cin，input-capacitance)差異。此現(xiàn)象很可能歸因于各個(gè)CS墊的負(fù)載(loading)的差異。如圖1所示，CSO墊101有O基底通孔/I墊層的負(fù)載，CSl墊103有I基底通孔/2墊層的負(fù)載，CS2墊105有2基底通孔/3墊層的負(fù)載，CS3墊107有3基底通孔/4墊層的負(fù)載。也SP，相較于第η個(gè)CS墊，第(η+1)個(gè)CS墊多出I基底通孔/I墊層的負(fù)載。


【發(fā)明內(nèi)容】

[0006]有鑒于此，本發(fā)明提供一種多晶粒堆疊結(jié)構(gòu)，其能夠降低在晶粒輸入墊之間的輸入電容(Cin)差異。
[0007]本發(fā)明的多晶粒堆疊結(jié)構(gòu)包括N個(gè)(N ^ 2)垂直堆疊的晶粒。每個(gè)晶粒包括N個(gè)晶粒輸入墊(input pads)，其中有一特定輸入墊用于該晶粒本身的輸入。在底晶粒上方的每個(gè)晶粒的特定墊通過至少一基底通孔(through-substrate via)電性連接至底晶粒的特定輸入墊以外的不同輸入墊，且當(dāng)不在與底晶粒相鄰的晶粒中時(shí)，也通過底晶粒上方的每個(gè)下方晶粒的不同輸入墊作上述電性連接。底晶粒的特定輸入墊電性連接至上方的單或多個(gè)晶粒的至少一個(gè)輸入墊，所述至少一個(gè)輸入墊并非任何上方晶粒的特定輸入墊，且未電性連接至任何上方晶粒的特定輸入墊。
[0008]在一實(shí)施例中，所述晶粒輸入墊是晶粒選擇(CS)墊。
[0009]在一實(shí)施例中，所述至少一基底通孔包括至少一娃通孔(through-silicon via)。
[0010]在一實(shí)施例中，所述N個(gè)晶粒包括動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)晶粒，其例如是DDR3SDRAM 晶粒。
[0011]由于底晶粒的特定輸入墊電性連接至上方的單或多個(gè)晶粒的至少一個(gè)輸入墊，所述至少一個(gè)輸入墊并非任何上方晶粒的特定輸入墊，且未電性連接任何上方晶粒的特定輸入墊，因此至少可降低底晶粒(在現(xiàn)有技術(shù)中具有最低Cin)的特定輸入墊與上方晶粒的特定輸入墊之間的Cin差異。因此，本發(fā)明可減少外部輸入CS信號(hào)的變異以降低晶粒對(duì)晶粒的CS針腳安裝/維持時(shí)間(setup/holding timing)的變異，并減少使用ZQ墊的校正(calibrat1n)結(jié)果的變異。
[0012]當(dāng)晶粒的晶粒輸入墊具有前述階梯型連接時(shí)，甚至可使所有晶粒的特定輸入墊具有實(shí)質(zhì)相同的Cin或?qū)嵸|(zhì)上無Cin差異。此種實(shí)施例如下所述。N個(gè)晶粒包括由下至上的第一至第N晶粒，其中第一晶粒為底晶粒。在每個(gè)晶粒中，N個(gè)輸入墊包括依序排列的第一至第N輸入墊，其中第一輸入墊用于該晶粒本身的輸入。在各第i晶粒(i=2?N)中，第j輸入墊(j=l?N-1)電性連接各第(i_k)晶粒的第(j+k)墊輸入，但其中j+k彡N。第一晶粒的特定輸入墊通過在第一晶粒中的基底通孔電性連接第二晶粒的第N輸入墊。各第m晶粒(m=2?N-1)中的特定輸入墊也通過在第m晶粒中的基底通孔電性連接第(m+1)晶粒的第N輸入墊。第N晶粒的特定輸入墊也電性連接在第N晶粒中第N輸入墊上方的基底通孔。
[0013]在上述實(shí)施例中，所述晶粒輸入墊例如是晶粒選擇墊。
[0014]在上述實(shí)施例中，各第m晶粒的所述特定輸入墊可通過下述電路電性連接至第(m+1)晶粒的第N輸入墊，此電路包括在所述第m晶粒中的金屬層的延伸部與基底通孔。
[0015]在上述實(shí)施例中，N例如等于4。
[0016]在上述實(shí)施例中，所述至少一基底通孔可包括至少一硅通孔。
[0017]在上述實(shí)施例中，所述N個(gè)晶?？砂―RAM晶粒。所述DRAM晶?？砂―DR3SDRAM 晶粒。
[0018]在以上實(shí)施例中，因?yàn)槊總€(gè)晶粒的特定輸入墊電性連接至相同數(shù)目的其他輸入墊與相同數(shù)目的TSV，所以在晶粒的特定輸入墊之間實(shí)質(zhì)上沒有Cin差異。
[0019]為讓本發(fā)明的上述與其他目標(biāo)、特征與優(yōu)點(diǎn)能更明顯易懂，將在下文伴隨附圖詳細(xì)描述較佳實(shí)施例。

【專利附圖】

【附圖說明】
[0020]圖1示出四晶粒封裝(quad-die package,簡稱QDP)類型的傳統(tǒng)多晶粒堆疊結(jié)構(gòu)；
[0021]圖2示出本發(fā)明一實(shí)施例的QDP型多晶粒堆疊結(jié)構(gòu)。
[0022]附圖標(biāo)記說明:
[0023]12、14、16、18:晶粒;
[0024]101、103、105、107、CS0、CS1、CS2、CS3:輸入墊；
[0025]100、110、120:金屬層；
[0026]110a:延伸部；
[0027]130:基底通孔；
[0028]140:焊球；
[0029]150:箭頭。

【具體實(shí)施方式】
[0030]下文將以實(shí)施例進(jìn)一步解釋本發(fā)明，其并不意圖為限制本發(fā)明的范疇。舉例來說，雖然在實(shí)施例中N等于4，但N也可小于或大于4，例如2或8。
[0031]圖2示出本發(fā)明一實(shí)施例的QDP型多晶粒堆疊結(jié)構(gòu)。該多晶粒堆疊結(jié)構(gòu)在晶粒間具有基于CS (Chip-Select)墊的階梯式連接。
[0032]在晶粒12、14、16與18的每一者中，金屬層100已經(jīng)被定義成CSO墊101、CSl墊103、CS2墊105、CS3墊107、以及其他接觸墊(未示出，包括ZQ墊等)，金屬層110可以是晶粒12、14、16或18的第三金屬層(M3)。
[0033]階梯型連接將在以下詳細(xì)描述。
[0034]在第二晶粒14中，用于第二晶粒14的輸入的做為前述特定輸入墊的CSO墊101通過以下的導(dǎo)電路徑電性連接至第一晶粒12的CSl墊103:焊球140、第一晶粒12中的TSV130、第一晶粒12中的第一金屬(Ml)層120、第一晶粒12中的第二金屬(M2)層110，以及分別位在第二晶粒14的CSO墊101與焊球140之間、焊球140與TSV130之間、Ml層120與M2層110之間、M2層110與第一晶粒12的CSl墊103之間的特定的中間金屬層及插塞。此種連接結(jié)構(gòu)可視為一階階梯(1-step ladder)。為描述簡潔起見，以下敘述將不提及導(dǎo)電路徑中對(duì)輸入電容影響較小的焊球140、M1層120、M2層110、中間金屬層及插塞。
[0035]在第三晶粒16中，CSO墊101通過第二晶粒14中的TSV130與第二晶粒14的CSl墊103電性連接，且通過第一晶粒12中的TSV130與第一晶粒12的CS2墊105電性連接。此種連接結(jié)構(gòu)可視為二階階梯。
[0036]在第四晶粒18中，CSO墊101通過第三晶粒16中的TSV130與第三晶粒16的CSl墊103電性連接，再通過第二晶粒14中的TSV130與第二晶粒14的CS2墊105電性連接，再通過第一晶粒12中的TSV130與第一晶粒12的CS3墊107電性連接。因此，第四晶粒18的CSO墊101與其他三個(gè)CS墊以及三個(gè)TSV130電性連接。此種連接結(jié)構(gòu)可視為三階階梯。
[0037]此外，第四晶粒18的CSl墊103通過第三晶粒16中的TSV130與第三晶粒16的CS2墊105電性連接，再通過第二晶粒14中的TSV130與第二晶粒14的CS3墊107電性連接而形成二階階梯，且第四晶粒18的CS2墊105通過第三晶粒16中的TSV130與第三晶粒16的CS3墊107電性連接而形成一階階梯。上述輸入墊以及第四晶粒18的CS3墊107并不在QDP類型的傳統(tǒng)多晶粒堆疊中使用，如圖1所示。
[0038]然而，在本發(fā)明的此實(shí)施例的QDP型多晶粒堆疊結(jié)構(gòu)中，也包括以下額外的連接。
[0039]第四晶粒18的CSO墊101已如前述般通過三個(gè)TSV130與第三晶粒16的CSl墊103、第二晶粒14的CS2墊105及第一晶粒12的CS3墊107電性連接，此處再通過第四晶粒18的M2層110的延伸部I1a來與在第四晶粒18中CS3墊107上方的TSV130電性連接，如對(duì)應(yīng)的箭頭150所示。因此，第四晶粒18的CSO墊101與其他三個(gè)CS墊以及四個(gè)TSV130電性連接。
[0040]第一晶粒12的CSO墊101通過第一晶粒12的M2層110的延伸部I1a (如對(duì)應(yīng)的箭頭150所示)、第一晶粒12中的TSV130等來與第二晶粒14的CS3墊107電性連接。因此，第一晶粒12的CSO墊101也經(jīng)由與第三晶粒16的CS2墊105及第四晶粒18的CSl墊103電性連接的第二晶粒14的CS3墊107，而與第三晶粒16的CS2墊105以及第四晶粒18的CSl墊103電性連接。因此，第一晶粒12的CSO墊101總共與三個(gè)CS墊以及四個(gè)TSV130電性連接，如同第四晶粒18的CSO墊101。
[0041]第二晶粒14的CSO墊101已如前述般與第一晶粒12的CSl墊103電性連接，此處再通過第二晶粒14的M2層110的延伸部I1a (如對(duì)應(yīng)箭頭150所示)、第二晶粒14中的TSV130等來與第三晶粒16的CS3墊107電性連接，從而也與和第三晶粒16的CS3墊107電性連接的第四晶粒18的CS2墊105電性連接。因此，所述第二晶粒14的CSO墊101總共與三個(gè)CS墊以及四個(gè)TSV130電性連接，如同第四晶粒18的CSO墊101。
[0042]第三晶粒16的CSO墊101已如前述般與第二晶粒14的CSl墊103以及第一晶粒12的CS2墊105電性連接，此處再通過第三晶粒16的M2層110的延伸部110a(由對(duì)應(yīng)箭頭150指示)、第三晶粒16中的TSV130等來與第四晶粒18的CS3墊107電性連接。因此，所述第三晶粒16的CSO墊101總共與三個(gè)CS墊以及四個(gè)TSV130電性連接，如同第四晶粒18 的 CSO 墊 101。
[0043]由于以上實(shí)施例的QDP型多晶粒堆疊結(jié)構(gòu)中的任意晶粒的CSO墊皆與其他三個(gè)CS墊以及四個(gè)TSV電性連接，因此實(shí)質(zhì)上消除了四個(gè)晶粒的CS/ZQ墊之間的Cin差異。
[0044]此外，各基底通孔130例如是硅通孔(through-silicon via)(當(dāng)基底為硅基底時(shí))。此外，四個(gè)晶粒12、14、16與18可以是DRAM晶粒，其可以是DDR3SDRAM晶粒。然而，本發(fā)明并不限于應(yīng)用于此，而可應(yīng)用至任何利用階梯型連接的使用TSV的堆疊晶粒結(jié)構(gòu)。
[0045]最后應(yīng)說明的是:以上各實(shí)施例僅用以說明本發(fā)明的技術(shù)方案，而非對(duì)其限制；盡管參照前述各實(shí)施例對(duì)本發(fā)明進(jìn)行了詳細(xì)的說明，本領(lǐng)域的普通技術(shù)人員應(yīng)當(dāng)理解:其依然可以對(duì)前述各實(shí)施例所記載的技術(shù)方案進(jìn)行修改，或者對(duì)其中部分或者全部技術(shù)特征進(jìn)行等同替換；而這些修改或者替換，并不使相應(yīng)技術(shù)方案的本質(zhì)脫離本發(fā)明各實(shí)施例技術(shù)方案的范圍。
【權(quán)利要求】
1.一種多晶粒堆疊結(jié)構(gòu)，其特征在于，包括N個(gè)(N >2)垂直堆疊的晶粒，其中， 每個(gè)晶粒包括N個(gè)晶粒輸入墊，其中在所述N個(gè)輸入墊中有一特定輸入墊用于所述晶粒本身的輸入， 在底晶粒上方的每個(gè)晶粒的所述特定輸入墊通過至少一基底通孔電性連接至所述底晶粒的所述特定輸入墊以外的不同輸入墊，且當(dāng)不在與所述底晶粒相鄰的晶粒中時(shí)，也通過所述底晶粒上方的每個(gè)下方晶粒的不同輸入墊達(dá)成上述電性連接，以及 所述底晶粒的所述特定輸入墊電性連接至上方晶粒的至少一個(gè)輸入墊，所述至少一個(gè)輸入墊并非任何上方晶粒的所述特定輸入墊，且未電性連接至任何上方晶粒的所述特定輸入墊。
2.根據(jù)權(quán)利要求1所述的多晶粒堆疊結(jié)構(gòu)，其特征在于，所述晶粒輸入墊是晶粒選擇墊。
3.根據(jù)權(quán)利要求1所述的多晶粒堆疊結(jié)構(gòu)，其特征在于，所述至少一基底通孔包括至少一娃通孔。
4.根據(jù)權(quán)利要求1所述的多晶粒堆疊結(jié)構(gòu)，其特征在于，所述N個(gè)晶粒包括動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器晶粒。
5.根據(jù)權(quán)利要求4所述的多晶粒堆疊結(jié)構(gòu)，其特征在于，所述動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器晶粒包括第三代雙倍數(shù)據(jù)速率同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器晶粒。
6.根據(jù)權(quán)利要求1所述的多晶粒堆疊結(jié)構(gòu)，其特征在于， 所述N個(gè)晶粒包括由下至上的第一至第N晶粒，其中第一晶粒即為所述底晶粒， 在每個(gè)晶粒中，所述N個(gè)輸入墊包括依序排列的第一至第N輸入墊，其中第一輸入墊即是用于所述晶粒本身的輸入的所述特定輸入墊， 在各第i晶粒(i=2?N)中，第j輸入墊(j=l?N-1)電性連接至各第(i_k)晶粒(k=l?1-Ι)的第(j+k)輸入墊,但其中j+k ( N, 所述第一晶粒的所述特定輸入墊通過在所述第一晶粒中的基底通孔電性連接至第二晶粒的第N輸入墊， 各第m晶粒(m=2?N-1)的所述特定輸入墊也通過在所述第m晶粒中的基底通孔電性連接至第(m+Ι)晶粒的第N輸入墊， 第N晶粒的所述特定輸入墊也電性連接至在所述第N晶粒中第N輸入墊上方的基底通孔。
7.根據(jù)權(quán)利要求6所述的多晶粒堆疊結(jié)構(gòu)，其特征在于，所述晶粒輸入墊是晶粒選擇墊。
8.根據(jù)權(quán)利要求6所述的多晶粒堆疊結(jié)構(gòu)，其特征在于，各第m晶粒的所述特定輸入墊通過電路電性連接至第(m+Ι)晶粒的第N輸入墊，所述電路包括在所述第m晶粒中的金屬層的延伸部與基底通孔。
9.根據(jù)權(quán)利要求6所述的多晶粒堆疊結(jié)構(gòu)，其特征在于，N=4。
10.根據(jù)權(quán)利要求6所述的多晶粒堆疊結(jié)構(gòu)，其特征在于，所述至少一基底通孔包括至少一娃通孔。
11.根據(jù)權(quán)利要求6所述的多晶粒堆疊結(jié)構(gòu)，其特征在于，所述N個(gè)晶粒包括動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器晶粒。
12.根據(jù)權(quán)利要求11所述的多晶粒堆疊結(jié)構(gòu)，其特征在于，所述動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器晶粒包括第三代雙倍數(shù)據(jù)速率同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器晶粒。
【文檔編號(hào)】H01L25/00GK104517945SQ201410025410
【公開日】2015年4月15日 申請(qǐng)日期:2014年1月20日 優(yōu)先權(quán)日:2013年10月3日
【發(fā)明者】梁杰, 鈴木孝太郎 申請(qǐng)人:南亞科技股份有限公司