用于使用半導(dǎo)體工藝產(chǎn)生多個(gè)半導(dǎo)體裝置的方法
【專(zhuān)利摘要】本申請(qǐng)案涉及一種用于使用半導(dǎo)體工藝產(chǎn)生多個(gè)半導(dǎo)體裝置的方法。在一個(gè)一般方面中，一種方法可包含在包含于半導(dǎo)體裝置中的橫向擴(kuò)散金屬氧化物半導(dǎo)體LDMOS裝置的一部分中及電阻器裝置的一部分中同時(shí)植入第一摻雜劑。所述方法還可包含在所述半導(dǎo)體裝置中的所述LDMOS裝置的一部分中及雙極結(jié)型晶體管BJT裝置的一部分中同時(shí)植入第二摻雜劑。
【專(zhuān)利說(shuō)明】用于使用半導(dǎo)體工藝產(chǎn)生多個(gè)半導(dǎo)體裝置的方法
【技術(shù)領(lǐng)域】
[0001]本說(shuō)明涉及使用半導(dǎo)體工藝產(chǎn)生多個(gè)半導(dǎo)體裝置。
【背景技術(shù)】
[0002]在典型的半導(dǎo)體工藝中，使用多個(gè)互斥工藝步驟來(lái)產(chǎn)生單獨(dú)半導(dǎo)體裝置。舉例來(lái)說(shuō)，通常使用專(zhuān)用光刻、掩蔽及離子植入工藝步驟來(lái)在半導(dǎo)體工藝內(nèi)產(chǎn)生多晶硅電阻器。作為另一實(shí)例，可針對(duì)在半導(dǎo)體工藝中產(chǎn)生雙極結(jié)型晶體管來(lái)專(zhuān)門(mén)調(diào)整專(zhuān)用光刻、掩蔽及離子植入工藝步驟。這些專(zhuān)用工藝步驟可增加個(gè)別晶片的成本及循環(huán)時(shí)間達(dá)5%或5%以上，此可在產(chǎn)品毛利及產(chǎn)能兩方面尤其顯著。因此，需要用以解決當(dāng)前技術(shù)的不足且提供其它新且創(chuàng)新特征的系統(tǒng)、方法及設(shè)備。

【發(fā)明內(nèi)容】

[0003]在一個(gè)一般方面中，一種方法可包含在橫向擴(kuò)散金屬氧化物半導(dǎo)體(LDMOS)裝置的一部分中且在包含于半導(dǎo)體裝置中的電阻器裝置的一部分中同時(shí)植入第一摻雜劑。所述方法還可包含在所述LDMOS裝置的一部分中且在所述半導(dǎo)體裝置中的雙極結(jié)型晶體管(BJT)裝置的一部分中同時(shí)植入第二摻雜劑。
[0004]在隨附圖式及下文說(shuō)明中陳述一個(gè)或一個(gè)以上實(shí)施方案的細(xì)節(jié)。依據(jù)說(shuō)明及圖式且依據(jù)權(quán)利要求書(shū)，將明了其它特征。
【專(zhuān)利附圖】

【附圖說(shuō)明】
[0005]圖1是圖解說(shuō)明根據(jù)實(shí)施例的多晶硅電阻器的側(cè)視截面圖的框圖。
[0006]圖2是圖解說(shuō)明多晶硅電阻器的掩模層級(jí)俯視圖的圖式。
[0007]圖3是根據(jù)實(shí)施例的雙極結(jié)型晶體管(BJT)裝置的側(cè)視截面圖。
[0008]圖4是圖解說(shuō)明圖3中展示的BJT裝置的摻雜劑分布曲線(xiàn)比較的圖表。
[0009]圖5是根據(jù)實(shí)施例的另一 BJT裝置的側(cè)視截面圖。
[0010]圖6A是圖解說(shuō)明圖5中展示的BJT裝置的摻雜劑分布曲線(xiàn)比較的圖表。
[0011]圖6B是圖解說(shuō)明類(lèi)似于圖5中展示的BJT裝置的BJT裝置的摻雜劑分布曲線(xiàn)比較的另一圖表。
[0012]圖7A到7M是圖解說(shuō)明半導(dǎo)體工藝中的至少一些工藝步驟的截面圖的圖式。
[0013]圖8是圖解說(shuō)明與BJT裝置的電參數(shù)相關(guān)的表的圖式。
[0014]圖9是圖解說(shuō)明形成BJT裝置的方法的流程圖。
[0015]圖10是圖解說(shuō)明形成電阻器裝置的方法的流程圖。
[0016]圖11是圖解說(shuō)明形成電阻器裝置及BJT裝置的方法的流程圖。
[0017]圖12是圖解說(shuō)明NPN裝置、P型橫向擴(kuò)散金屬氧化物半導(dǎo)體(LDMOS)裝置及電阻器裝置的圖式?！揪唧w實(shí)施方式】
[0018]本文中的揭示內(nèi)容涉及可使用半導(dǎo)體工藝內(nèi)的與用以產(chǎn)生其它半導(dǎo)體裝置的一個(gè)或一個(gè)以上工藝步驟重疊或?qū)?yīng)的一個(gè)或一個(gè)以上工藝步驟產(chǎn)生的半導(dǎo)體裝置。舉例來(lái)說(shuō)，用以產(chǎn)生第一半導(dǎo)體裝置的一部分的工藝步驟還可用以產(chǎn)生第二半導(dǎo)體裝置的一部分。換句話(huà)說(shuō)，可使用相同工藝步驟來(lái)產(chǎn)生集成電路內(nèi)的不同半導(dǎo)體裝置的不同部分。可以意想不到的方式使用可為通常用以產(chǎn)生所述第一半導(dǎo)體裝置的所述部分的現(xiàn)有工藝步驟的工藝步驟來(lái)產(chǎn)生所述第二半導(dǎo)體裝置的所述部分。本文中的揭示內(nèi)容可涉及用以產(chǎn)生各種裝置的工藝，所述裝置包含多晶硅電阻器(電阻器裝置)、電容器、雙極結(jié)型晶體管(BJT)裝置(例如，NPN BJT裝置、PNP BJT裝置)、互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)裝置(例如，P型金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(MOSFET) (PM0SFET或PM0S)裝置、N型MOSFET (NM0SFET或NM0S)裝置)、橫向擴(kuò)散金屬氧化物半導(dǎo)體(LDMOS)裝置(例如，N型LDMOS (LNDMOS)裝置、P型LDMOS (LPDMOS)裝置)及/或類(lèi)似裝置。包含至少BJT裝置、CMOS裝置、LDMOS裝置的半導(dǎo)體工藝可稱(chēng)為BCDMOS工藝。
[0019]圖1是圖解說(shuō)明根據(jù)實(shí)施例的多晶硅電阻器100的側(cè)視截面圖的框圖。多晶硅電阻器100可使用半導(dǎo)體工藝內(nèi)的通常用以產(chǎn)生其它類(lèi)型的半導(dǎo)體裝置的一個(gè)或一個(gè)以上工藝步驟來(lái)產(chǎn)生?？梢砸庀氩坏降姆绞绞褂靡粋€(gè)或一個(gè)以上工藝步驟來(lái)產(chǎn)生多晶硅電阻器100。
[0020]如圖1中所展示，多晶硅電阻器100包含安置于場(chǎng)氧化物130 (也可稱(chēng)為場(chǎng)氧化物層)上的多晶硅120。場(chǎng)氧化物130安置于阱區(qū)140 (在一些實(shí)施例中，也可稱(chēng)為植入物的區(qū))上面，阱區(qū)140植入(例如，摻雜)到襯底150中。如圖1中所展示，阱區(qū)140安置于場(chǎng)氧化物130與襯底150的體塊部分之間。在一些實(shí)施例中，阱區(qū)140可為包含P型摻雜劑(例如，硼(B))的區(qū)(其可稱(chēng)為P型阱區(qū)或P阱區(qū))或可為包含η型摻雜劑(例如，磷(P)、砷(As))的區(qū)(其可稱(chēng)為η型阱區(qū)或η阱區(qū))。在一些實(shí)施例中，植入工藝(也可稱(chēng)為植入工藝(implanation process))可包含摻雜劑類(lèi)型(例如，具有N型導(dǎo)電性類(lèi)型的摻雜劑(也可稱(chēng)為N型摻雜劑)、具有P型導(dǎo)電性類(lèi)型的摻雜劑(也可稱(chēng)為P型摻雜劑))、摻雜劑含量(或劑量)、角度、持續(xù)時(shí)間、加速度及/或類(lèi)似物。在一些實(shí)施例中，N型導(dǎo)電性或摻雜劑可稱(chēng)為第一導(dǎo)電性類(lèi)型或摻雜劑，且P型導(dǎo)電性或摻雜劑可稱(chēng)為第二導(dǎo)電性類(lèi)型或摻雜劑，或反之亦然。
[0021]還如圖1中所展示，多晶硅120 (也可稱(chēng)為多晶硅層)包含硅化物部分(或?qū)?122、123且包含經(jīng)摻雜部分124、125。在一些實(shí)施例中，經(jīng)摻雜部分124、125中的一者或一者以上可包含P型摻雜劑或η型摻雜劑。在一些實(shí)施例中，經(jīng)摻雜部分124及/或經(jīng)摻雜部分125可經(jīng)重?fù)诫s使得硅化物部分122及/或硅化物部分123與經(jīng)摻雜部分124及/或經(jīng)摻雜部分125之間的觸點(diǎn)為與整流觸點(diǎn)相反的歐姆觸點(diǎn)。多晶硅120的電阻器主體區(qū)127安置于經(jīng)摻雜部分124、125之間及硅化物部分122、123之間。在一些實(shí)施例中，電阻器主體區(qū)127可為多晶硅120的本質(zhì)部分的經(jīng)摻雜部分。在一些實(shí)施例中，經(jīng)摻雜部分124、125可稱(chēng)為觸點(diǎn)區(qū)。在一些實(shí)施例中，多晶娃120的電阻器主體區(qū)127 (其安置于多晶娃120的中心部分內(nèi))可稱(chēng)為電阻器主體部分。氧化物110 (其可為電阻器保護(hù)氧化物(RP0)、自對(duì)準(zhǔn)硅化物氧化物或硅化物阻擋氧化物)安置于電阻器主體區(qū)127上。在一些實(shí)施例中，硅化物部分122、123 (其可稱(chēng)為自對(duì)準(zhǔn)硅化物部分)可自對(duì)準(zhǔn)到氧化物110。[0022]從襯底150到氧化物110或從氧化物110到襯底150的方向可稱(chēng)為垂直方向。正交于或?qū)嵸|(zhì)上正交于垂直方向的方向可稱(chēng)為水平方向或橫向方向。沿著從氧化物110 (其經(jīng)定向而朝向圖1的頂部)到襯底150 (其經(jīng)定向而朝向圖1的底部)的垂直方向的深度可為增加深度的方向。除非另有說(shuō)明，否則本文中所描述的側(cè)視截面圖類(lèi)似于圖1的定向而定向。
[0023]多晶硅電阻器100使用在半導(dǎo)體工藝內(nèi)別處用以產(chǎn)生其它不同類(lèi)型的半導(dǎo)體裝置的光刻/掩蔽步驟、蝕刻步驟及/或植入步驟(例如，摻雜步驟)來(lái)產(chǎn)生。換句話(huà)說(shuō)，半導(dǎo)體工藝內(nèi)的用以產(chǎn)生其它類(lèi)型的半導(dǎo)體裝置的特定工藝步驟可與用以產(chǎn)生多晶硅電阻器100的工藝步驟重疊(例如，可與其并發(fā)執(zhí)行、可與其同時(shí)執(zhí)行)。工藝步驟的此重疊可在產(chǎn)生數(shù)個(gè)不同類(lèi)型的半導(dǎo)體裝置時(shí)產(chǎn)生半導(dǎo)體工藝內(nèi)的效率。
[0024]舉例來(lái)說(shuō)，多晶硅電阻器100可使用半導(dǎo)體工藝內(nèi)的與在用以產(chǎn)生BJT裝置、CMOS裝置及LDMOS裝置的BCDMOS工藝中使用的一個(gè)或一個(gè)以上工藝步驟重疊或?qū)?yīng)的一個(gè)或一個(gè)以上工藝步驟來(lái)產(chǎn)生。在其中于BCDMOS工藝內(nèi)產(chǎn)生多晶硅電阻器100的此實(shí)施例中，用以摻雜LDMOS裝置的一部分的植入工藝可用以摻雜多晶娃電阻器100的一部分。換句話(huà)說(shuō)，用以摻雜LDMOS裝置的一部分的植入工藝可為用以并發(fā)(或同時(shí))摻雜多晶硅電阻器100的一部分的相同植入工藝。具體來(lái)說(shuō)，用以產(chǎn)生作為L(zhǎng)NDMOS裝置(例如，高電壓(HV)LNDMOS裝置)的主體區(qū)的P區(qū)(例如，相對(duì)輕P型摻雜劑含量)的植入工藝還可用以產(chǎn)生多晶硅電阻器100(其可為高值多晶硅電阻器(HVPR))的電阻器主體區(qū)127。作為另一特定實(shí)例，多晶硅電阻器100的經(jīng)摻雜部分124、125可使用與P+區(qū)(例如，相對(duì)重濃度的P型摻雜劑)相關(guān)聯(lián)的植入工藝來(lái)產(chǎn)生，所述植入工藝可為用以產(chǎn)生PMOS裝置(例如，低電壓(LV)PMOS裝置)的源極區(qū)的P+區(qū)及/或漏極區(qū)的P+區(qū)的相同植入工藝。作為又一實(shí)例，用于CMOS裝置、LDMOS裝置、及/或BJT裝置的硅化物工藝或自對(duì)準(zhǔn)硅化物工藝還可用以產(chǎn)生多晶硅電阻器100的硅化物部分122、123。
[0025]在一些實(shí)施例中，HV LDMOS裝置(例如，HV LNDMOS裝置、HV LPDMOS裝置)或LVMOS裝置(例如，LV PMOS裝置、LV NMOS裝置)可經(jīng)配置而以IOV與500V(按絕對(duì)項(xiàng))之間的電壓(例如，擊穿電壓)操作。在一些實(shí)施例中,HV LDMOS裝置或LV MOS裝置可經(jīng)配置而以小于IOV的電壓或大于500V的電壓(按絕對(duì)項(xiàng))操作。在一些實(shí)施例中，HV LDMOS裝置可經(jīng)配置而以小于IOV的電壓或大于500V的電壓(按絕對(duì)項(xiàng))操作。在一些實(shí)施例中，LV LDMOS 裝置(例如，LV LNDMOS 裝置、LV LPDMOS 裝置)或 LV MOS 裝置(例如，LV PMOS裝置、LV NMOS裝置)可經(jīng)配置而以IV與12V(按絕對(duì)項(xiàng))之間的電壓(例如，擊穿電壓)操作。在一些實(shí)施例中，LV LDMOS裝置或LV MOS裝置可經(jīng)配置而以小于IV的電壓或大于12V的電壓(按絕對(duì)項(xiàng))操作。在一些實(shí)施例中，用以產(chǎn)生本文中所描述的裝置的工藝內(nèi)的最小特征大小可小于0.5 μ m(例如，0.2 μ m、0.13 μ m、0.07 μ m)。在一些實(shí)施例中，最小特征大小可為源極與漏極之間的距離。
[0026]在一些實(shí)施例中，植入工藝可與額外工藝步驟相關(guān)聯(lián)或可包含額外工藝步驟，所述額外工藝步驟包含光刻/掩蔽步驟、蝕刻步驟及/或植入步驟。用以并發(fā)(或同時(shí))形成半導(dǎo)體裝置的兩個(gè)單獨(dú)特征的工藝(例如，植入工藝)或工藝步驟(例如，植入步驟)可為用以使用單個(gè)工藝或單個(gè)工藝步驟及/或類(lèi)似步驟在相同條件下于并發(fā)時(shí)間周期(例如，與第二時(shí)間周期重疊的第一時(shí)間周期)期間形成所述兩個(gè)單獨(dú)特征的工藝或工藝步驟。此不排除額外(例如，先前、后續(xù))工藝步驟以進(jìn)一步處理(例如，界定、修改)一個(gè)或一個(gè)以上所述特征。在一些實(shí)施例中，工藝可稱(chēng)為包含一組工藝步驟。
[0027]在半導(dǎo)體工藝(例如，BCDMOS工藝)期間晶片的成本及循環(huán)時(shí)間可通過(guò)使用現(xiàn)有工藝或用以產(chǎn)生多晶硅電阻器100的工藝步驟來(lái)改進(jìn)。在一些實(shí)施例中，成本及循環(huán)時(shí)間可改進(jìn)達(dá)5%或5%以上。成本及循環(huán)時(shí)間可由于以下原因而改進(jìn):可從半導(dǎo)體工藝避免或消除專(zhuān)用以產(chǎn)生多晶硅電阻器且多年來(lái)已用以產(chǎn)生多晶硅電阻器的光刻/掩蔽、蝕刻及離子植入工藝步驟。正以意想不到的方式使用這些現(xiàn)有工藝或工藝步驟來(lái)產(chǎn)生多晶硅電阻器100，這是因?yàn)橄惹拔词褂?例如，未在BCDMOS工藝中使用)這些現(xiàn)有工藝步驟來(lái)產(chǎn)生多晶硅電阻器?？傊筛咝У厥褂梦从靡援a(chǎn)生多晶硅電阻器的現(xiàn)有工藝步驟來(lái)產(chǎn)生多晶硅電阻器100。在一些實(shí)施例中，工藝步驟(例如，植入工藝步驟)可稱(chēng)為步驟(例如，植入步驟)。
[0028]如上文所提及，多晶硅電阻器100可為相對(duì)高值多晶硅電阻器(HVPR)。舉例來(lái)說(shuō)，多晶硅電阻器100可具有大致在1000歐姆(Ω)/平方與5000 Ω/sq之間(例如，1000Ω/sq、2000 Ω /sq、3000 Ω /sq、4000 Ω /sq、5000 Ω /sq)的薄片電阻值。在一些實(shí)施例中，多晶硅電阻器100可具有小于1000 Ω /sq或大于5000 Ω /sq的電阻值。
[0029]圖2是圖解說(shuō)明多晶硅電阻器200的掩模層級(jí)俯視圖的圖式。如圖2中所展示，多晶硅層220安置于阱區(qū)240(例如，P型主體植入物或區(qū))上方。多晶硅層220包含安置于多晶硅層220的硅化物部分222、223之間的電阻器主體區(qū)227。多晶硅層220的電阻器主體區(qū)227還安置于多晶硅層220的經(jīng)摻雜部分224、225之間。如圖2中所展示，觸點(diǎn)252、253(或?qū)w)垂直安置(到圖中或在圖外部)于相應(yīng)硅化物部分222、223與金屬部分262、263(或?qū)?之間。在此實(shí)施例中，未展示安置于多晶硅層220上的氧化物。
[0030]圖3是根據(jù)實(shí)施例的BJT裝置300的側(cè)視截面圖。在此實(shí)施例中，BJT裝置300為NPN BJT裝置。BJT裝置300可使用半導(dǎo)體工藝內(nèi)的通常用以產(chǎn)生其它類(lèi)型的裝置(非BJT裝置)且以意想不到的方式用以產(chǎn)生BJT裝置300的一個(gè)或一個(gè)以上工藝步驟來(lái)產(chǎn)生。
[0031]舉例來(lái)說(shuō)，BJT裝置300可使用半導(dǎo)體工藝內(nèi)的與用以在BCDMOS工藝中產(chǎn)生LDMOS裝置的工藝步驟(或工藝)重疊或?qū)?yīng)的一個(gè)或一個(gè)以上工藝步驟來(lái)產(chǎn)生。在其中于BCDMOS工藝內(nèi)產(chǎn)生BJT裝置300的此實(shí)施例中，用以摻雜LDMOS裝置的一部分的植入工藝(例如，光刻/掩蔽、蝕刻、植入步驟)可用以摻雜BJT裝置300的一部分。換句話(huà)說(shuō)，用以摻雜LDMOS裝置的一部分的植入工藝可為用以并發(fā)摻雜BJT裝置300的一部分的相同植入工藝。
[0032]結(jié)構(gòu)。
[0033]如圖3中所展示，BJT裝置300包含集極310 (也可稱(chēng)為集極區(qū))、基極320 (也可稱(chēng)為基極區(qū))及射極330 (也可稱(chēng)為射極區(qū))。集極310包含硅化物部分311，基極320包含硅化物部分321，且射極330包含硅化物部分331。硅化物部分311、321及331可與硅化物層相關(guān)聯(lián)。在一些實(shí)施例中，集極310可稱(chēng)為集極端子，基極320可稱(chēng)為基極端子，且射極330可稱(chēng)為射極端子。
[0034]集極310及射極330摻雜有N型摻雜劑，且基極320摻雜有P型摻雜劑。具體來(lái)說(shuō)，集極310包含為N型隔離區(qū)(或?qū)?的N型區(qū)312 (其可稱(chēng)為集極植入?yún)^(qū))，且射極330包含為重?fù)诫sN型區(qū)(也可稱(chēng)為N+區(qū)(或植入物))的N型區(qū)332 (其可稱(chēng)為射極植入?yún)^(qū))。用以產(chǎn)生LPDMOS裝置(未展示)的P型漂移區(qū)的植入工藝還用以并發(fā)形成基極320的P型區(qū)322 (其可稱(chēng)為基極植入?yún)^(qū))。因此，基極320的P型區(qū)322為與LPDMOS裝置的P型漂移區(qū)對(duì)應(yīng)的P型漂移區(qū)。在一些實(shí)施例中，基極320的P型區(qū)322與HV LPDMOS裝置的P型漂移區(qū)對(duì)應(yīng)。在一些實(shí)施例中，N型區(qū)312可包含一個(gè)或一個(gè)以上不同類(lèi)型的N型區(qū)(或植入物)，所述N型區(qū)包含N型襯底、N型掩埋區(qū)、N型下沉區(qū)、N型連接體區(qū)及/或類(lèi)似區(qū)。這些不同N型區(qū)可具有不同的摻雜劑濃度。
[0035]通過(guò)使用通常用以產(chǎn)生LPDMOS裝置的P型漂移區(qū)的一個(gè)或一個(gè)以上工藝步驟，可消除可能用以產(chǎn)生基極320的P型區(qū)322的專(zhuān)用工藝(或工藝步驟)。在一些半導(dǎo)體工藝中，用以產(chǎn)生低電壓(LV) MOSFET裝置的P阱區(qū)的植入工藝還可用以產(chǎn)生基極320的P型區(qū)。用虛線(xiàn)展示基極320的使用用于LV MOSFET裝置(例如，2到5伏LVNM0SFET裝置)的P阱區(qū)的植入工藝產(chǎn)生的P型阱340的實(shí)例。換句話(huà)說(shuō)，基極320的P阱區(qū)340與LV MOSFET裝置的P阱區(qū)對(duì)應(yīng)。
[0036]然而，如果P阱區(qū)340(其與LV MOSFET裝置的P阱區(qū)對(duì)應(yīng))包含于基極320中，那么BJT裝置300的貝塔(β )值(例如，電流增益值)可小于10。P阱區(qū)340可比對(duì)于BJT裝置300來(lái)說(shuō)最優(yōu)的情況深及/或可包含更多總摻雜劑電荷，此導(dǎo)致相對(duì)低且不合意的β值。相比來(lái)說(shuō)，使用植入工藝來(lái)產(chǎn)生BJT裝置300的與P型漂移區(qū)對(duì)應(yīng)的P型區(qū)322可產(chǎn)生20到200之間(例如，20、50、70、90、110、130、150、180)的相對(duì)高且合意的β值。
[0037]圖4是圖解說(shuō)明圖3中所展示的NPN BJT裝置300的摻雜劑分布曲線(xiàn)比較的圖表。具體來(lái)說(shuō)，圖4圖解說(shuō)明具有P型漂移區(qū)322的BJT裝置300的摻雜劑分布曲線(xiàn)410及具有P阱區(qū)340的BJT裝置300的摻雜劑分布曲線(xiàn)420。所述圖表沿y軸圖解說(shuō)明增加的凈摻雜濃度對(duì)數(shù)(按絕對(duì)值項(xiàng))且沿X軸圖解說(shuō)明如沿圖3中所展示的線(xiàn)Al截取的增加的深度。
[0038]如圖4中的摻雜劑分布曲線(xiàn)410、420中所展示，與BJT裝置300的射極330相關(guān)聯(lián)的N+區(qū)332具有相對(duì)高摻雜濃度(最大值為大致Dl)及相對(duì)窄寬度BI到相對(duì)淺深度Cl。雖然垂直定向或垂直堆疊，但仍將寬度BI到B3視為寬度。因此，寬度BI到B3將稱(chēng)為垂直寬度。與BJT裝置300的基極320相關(guān)聯(lián)的P型漂移區(qū)322 (以摻雜劑分布曲線(xiàn)410展示)具有垂直寬度B2到深度C2，且與BJT裝置300的集極310相關(guān)聯(lián)的N型區(qū)312具有在深度C2處開(kāi)始的相對(duì)大垂直寬度。P型漂移區(qū)322的最大摻雜濃度為大致D3。相比來(lái)說(shuō)，與BJT裝置300的基極320相關(guān)聯(lián)的P阱區(qū)340 (以摻雜劑分布曲線(xiàn)420展示)具有垂直寬度B3到深度C3，且與BJT裝置300的射極330相關(guān)聯(lián)的N型區(qū)312具有在深度C3處開(kāi)始的相對(duì)大垂直寬度。P阱區(qū)340的最大摻雜濃度為大致D2。N型區(qū)312的摻雜濃度為大致D4直到所述摻雜濃度開(kāi)始在大致深度C4處開(kāi)始增加為止。
[0039]如圖4中所展示，P型漂移區(qū)322的垂直寬度B2及深度C2分別小于P阱區(qū)340的垂直寬度B3及深度C3。在一些實(shí)施例中，P型漂移區(qū)322的垂直寬度可為P阱區(qū)340的垂直寬度的大致1/1.1到1/3。在一些實(shí)施例中，P型漂移區(qū)322的垂直寬度B2可為P阱區(qū)340的垂直寬度B3的不到1/3。類(lèi)似地，在一些實(shí)施例中，P型漂移區(qū)322的深度C2可為P阱區(qū)340的深度C3的大致1/1.1到1/3。在一些實(shí)施例中，P型漂移區(qū)322的深度C2可為P阱區(qū)340的深度C3的不到1/3。
[0040]在一些實(shí)施例中，P型漂移區(qū)322的垂直寬度B2可大致在0.5微米(μ m)到3 μ m之間。在一些實(shí)施例中，垂直寬度B2可小于0.5μπι或大于3μπι。在一些實(shí)施例中，P型漂移區(qū)322的深度C2可大致在0.5 μ m與3 μ m之間。在一些實(shí)施例中，深度G2可小于0.5 μ m或大于3 μ m。
[0041]如圖4中所展示，P型漂移區(qū)322的最大濃度D3(及/或平均濃度(未展示))小于P阱區(qū)340的最大濃度D2(及/或平均濃度(未展示))。在一些實(shí)施例中，P型漂移區(qū)322的中間部分中的摻雜劑濃度小于P阱區(qū)340的中間部分中的摻雜劑濃度。在一些實(shí)施例中，P型漂移區(qū)322的最大濃度D3(及/或平均濃度(未展示))可為P阱區(qū)340的最大濃度D2(及/或平均濃度(未展示))的大致1/1.1到1/2。在一些實(shí)施例中，P型漂移區(qū)322的最大濃度D3 (及/或平均濃度(未展示))可為P阱區(qū)340的最大濃度D2 (及/或平均濃度(未展示))的不到1/2。在一些實(shí)施例中，P型漂移區(qū)322的最大濃度D3(及/或平均濃度(未展示))可大致在I X IO16CnT3到I X IO18CnT3之間(例如，大致I X IO17CnT3)。相比來(lái)說(shuō)，與射極330相關(guān)聯(lián)的N+區(qū)332的最大濃度Dl (及/或平均濃度(未展示))可比P型漂移區(qū)322的最大濃度D3 (及/或平均濃度(未展示))大大致一個(gè)數(shù)量級(jí)或一個(gè)數(shù)量級(jí)以上。此外，與集極310相關(guān)聯(lián)的N型區(qū)312的濃度D4(及/或平均濃度(未展示))可比P型漂移區(qū)322的最大濃度D3(及/或平均濃度(未展示))小大致一個(gè)數(shù)量級(jí)。在一些實(shí)施例中，P型漂移區(qū)322的最大濃度D3(及/或平均濃度(未展示))可小于lX1016cm_3或大于IX 1018cm_3。在一些實(shí)施例中，具有P型漂移區(qū)322的BJT裝置及具有P阱區(qū)340的BJT裝置可包含于同一裝置中(例如，在同一裝置內(nèi)產(chǎn)生)。在一些實(shí)施例中，P型漂移區(qū)322的凈摻雜劑電荷或甘梅數(shù)(Gu_el number)(例如，曲線(xiàn)下方的面積)可小于P講區(qū)340的凈摻雜劑電荷或甘梅數(shù)(例如，曲線(xiàn)下方的面積)。
[0042]圖5是根據(jù)實(shí)施例的BJT裝置500的側(cè)視截面圖。在此實(shí)施例中，BJT裝置500為PNP BJT裝置。BJT裝置500可使用半導(dǎo)體工藝內(nèi)的通常用以產(chǎn)生其它類(lèi)型的裝置(非BJT裝置)且以意想不到的方式用以產(chǎn)生BJT裝置500的一個(gè)或一個(gè)以上工藝步驟來(lái)產(chǎn)生。
[0043]舉例來(lái)說(shuō)，BJT裝置500可使用半導(dǎo)體工藝內(nèi)的與用以在BCDMOS工藝中產(chǎn)生LDMOS裝置的工藝步驟(或工藝)重疊或?qū)?yīng)的一個(gè)或一個(gè)以上工藝步驟來(lái)產(chǎn)生。在此類(lèi)在BCDMOS工藝內(nèi)產(chǎn)生BJT裝置500的實(shí)施例中，用以摻雜LDMOS裝置的一部分的植入工藝(例如，光刻/掩蔽、蝕刻、植入步驟)可用以摻雜BJT裝置500的一部分。換句話(huà)說(shuō)，用以摻雜LDMOS裝置的一部分的植入工藝可為用以并發(fā)地?fù)诫sBJT裝置500的一部分的相同植入工藝。
[0044]如圖5中所展示，BJT裝置500包含集極510 (也可稱(chēng)為集極區(qū))、基極520 (也可稱(chēng)為基極區(qū))及射極530 (也可稱(chēng)為射極區(qū))。集極510包含硅化物部分511，基極520包含硅化物部分521且射極530包含硅化物部分531。硅化物部分511、521及531可與硅化
物層相關(guān)聯(lián)。
[0045]集極510及射極530摻雜有P型摻雜劑，且基極520摻雜有N型摻雜劑。具體來(lái)說(shuō)，集極510包含為輕摻雜的P型區(qū)(例如，P掩埋區(qū)(或?qū)?)的P型區(qū)512(其可稱(chēng)為集極植入?yún)^(qū))，且射極530包含為重?fù)诫s的P型區(qū)(也可稱(chēng)為P+區(qū)(或植入物))的P型區(qū)532 (其可稱(chēng)為射極植入?yún)^(qū))。用以產(chǎn)生LNDMOS裝置(未展示)的N型漂移區(qū)的植入工藝還用以并發(fā)形成基極520的N型區(qū)522 (其可稱(chēng)為基極植入?yún)^(qū))。因此，基極520的N型區(qū)522為與LNDMOS裝置的N型漂移區(qū)對(duì)應(yīng)的N型漂移區(qū)。在一些實(shí)施例中，基極520的N型區(qū)522與HV LNDMOS裝置的N型漂移區(qū)對(duì)應(yīng)。在一些實(shí)施例中，P型區(qū)512可包含一個(gè)或一個(gè)以上不同類(lèi)型的P型區(qū)(或植入物)，所述P型區(qū)包含P型襯底、P型掩埋區(qū)、P型下沉區(qū)、P型連接體區(qū)及/或類(lèi)似區(qū)。這些不同P型區(qū)可具有不同的摻雜劑濃度。
[0046]通過(guò)使用通常用以產(chǎn)生LNDMOS裝置的N型漂移區(qū)的一個(gè)或一個(gè)以上工藝步驟，可消除可能用以產(chǎn)生基極520的N型區(qū)522的專(zhuān)用工藝(或工藝步驟)。在一些半導(dǎo)體工藝中，用以產(chǎn)生低電壓(LV) MOSFET裝置的N阱區(qū)的植入工藝還可用以產(chǎn)生基極520的N型區(qū)。用虛線(xiàn)展示基極520的使用用于LV MOSFET裝置(例如，2到5伏LVPM0SFET裝置)的N阱區(qū)的植入工藝產(chǎn)生的N阱區(qū)540的實(shí)例。換句話(huà)說(shuō)，基極520的N阱區(qū)540與LV MOSFET裝置的N阱區(qū)對(duì)應(yīng)。
[0047]然而，如果N阱區(qū)540 (其與LV MOSFET裝置的N阱區(qū)對(duì)應(yīng))包含于基極520中，那么BJT裝置500的貝塔(β )值(例如，電流增益)可小于10。N阱區(qū)540可比對(duì)于BJT裝置500來(lái)說(shuō)最優(yōu)的情況淺及/或可包含更多總摻雜劑電荷，此導(dǎo)致相對(duì)低且不合意的β值。相比來(lái)說(shuō)，使用植入工藝來(lái)產(chǎn)生BJT裝置500的與N型漂移區(qū)對(duì)應(yīng)的N型區(qū)522可產(chǎn)生20到100之間(例如，20、50、70、90)的相對(duì)高且合意的β值。
[0048]圖6Α是圖解說(shuō)明圖5中所展示的PNP BJT裝置500的摻雜劑分布曲線(xiàn)比較的圖表。具體來(lái)說(shuō)，圖6Α圖解說(shuō)明具有N型漂移區(qū)522的BJT裝置500的摻雜劑分布曲線(xiàn)610及具有N阱區(qū)540的BJT裝置500的摻雜劑分布曲線(xiàn)620。所述圖表沿y軸圖解說(shuō)明增加的凈摻雜濃度對(duì)數(shù)(按絕對(duì)值項(xiàng))且沿X軸圖解說(shuō)明如沿圖5中所展示的線(xiàn)Fl截取的增加的深度。
[0049]如圖6A中的摻雜劑分布曲線(xiàn)610、620中所展示，與BJT裝置500的射極530相關(guān)聯(lián)的P+區(qū)532具有相對(duì)高摻雜濃度(最大值為大致II)及相對(duì)窄垂直寬度Gl到相對(duì)淺深度H1。雖然垂直定向或垂直堆疊，但仍將垂直寬度Gl到G3視為垂直寬度。因此，寬度Gl到G3將稱(chēng)為垂直寬度。與BJT裝置500的基極520相關(guān)聯(lián)的N型漂移區(qū)522 (以摻雜劑分布曲線(xiàn)610展示)具有垂直寬度G3到深度H3，且與BJT裝置500的集極510相關(guān)聯(lián)的N型區(qū)512具有在深度H3處開(kāi)始的相對(duì)大垂直寬度。N型漂移區(qū)522的最大摻雜濃度為大致
13。相比來(lái)說(shuō)，與BJT裝置500的基極520相關(guān)聯(lián)的N阱區(qū)540 (以摻雜劑分布曲線(xiàn)620展示)具有垂直寬度G2到深度H2，且與BJT裝置500的射極530相關(guān)聯(lián)的N型區(qū)512具有在深度H2處開(kāi)始的相對(duì)大垂直寬度。N阱區(qū)540的最大摻雜濃度為大致12。N型區(qū)512的最大摻雜濃度在大致深度H4處為大致14。
[0050]如圖6A中所展示，N型漂移區(qū)522的垂直寬度G3及深度H3分別大于N阱區(qū)540的垂直寬度G2及深度H2。圖6B是圖解說(shuō)明類(lèi)似于圖5中所展示的BJT裝置的BJT裝置的摻雜劑分布曲線(xiàn)比較的另一圖表。在圖6B中所展示的實(shí)施例中，圖6B中的N型漂移區(qū)522的垂直寬度G3及深度H3分別小于N阱區(qū)540的垂直寬度G2及深度H2。在一些實(shí)施例中，N型漂移區(qū)522的垂直寬度G3可為N阱區(qū)540的垂直寬度G2的大致1/1.1到1/2。在一些實(shí)施例中，N型漂移區(qū)522的垂直寬度G3可為N阱區(qū)540的垂直寬度G2的不到1/2。類(lèi)似地，在一些實(shí)施例中，N型漂移區(qū)522的深度H3可為N阱區(qū)540的深度H2的大致1/1.1到1/2。在一些實(shí)施例中，N型漂移區(qū)522的深度H3可為N阱區(qū)540的深度H2的不到1/2。
[0051]在一些實(shí)施例中，N型漂移區(qū)522(在圖6A及/或6B中)的垂直寬度G3可大致在0.5微米(μ m)到3 μ m之間。在一些實(shí)施例中，垂直寬度G3可小于0.5 μ m或大于3 μ m。在一些實(shí)施例中，N型漂移區(qū)522的深度H3可大致在0.5 μ m到3 μ m之間。在一些實(shí)施例中，深度H3可小于0.5 μ m或大于3 μ m。
[0052]往回參考圖6A，N型漂移區(qū)522的最大濃度13(及/或平均濃度(未展示))小于N阱區(qū)540的最大濃度12 (及/或平均濃度(未展示))。在一些實(shí)施例中，N型漂移區(qū)522的中間部分中的摻雜劑濃度小于N阱區(qū)540的中間部分中的摻雜劑濃度。在一些實(shí)施例中，N型漂移區(qū)522的最大濃度13 (及/或平均濃度(未展示))可為N阱區(qū)540的最大濃度12(及/或平均濃度(未展示))的大致1/1.1到1/2。在一些實(shí)施例中，N型漂移區(qū)522的最大濃度13 (及/或平均濃度(未展示))可為N阱區(qū)540的最大濃度12 (及/或平均濃度(未展示))的不到1/2。在一些實(shí)施例中，N型漂移區(qū)522的最大濃度13(及/或平均濃度(未展示))可大致在I X IO15CnT3到I X IO17CnT3之間(例如，大致為I X IO16CnT3)。比較來(lái)說(shuō)，與射極530相關(guān)聯(lián)的P+區(qū)532的最大濃度Il (及/或平均濃度(未展示))可比N型漂移區(qū)522的最大濃度13(及/或平均濃度(未展示))大大致一個(gè)數(shù)量級(jí)或一個(gè)數(shù)量級(jí)以上。此外，與集極510相關(guān)聯(lián)的N型區(qū)512的最大濃度14(及/或平均濃度(未展示))可為與N型漂移區(qū)522的最大濃度13(及/或平均濃度(未展示))大致相同的數(shù)量級(jí)或比最大濃度13小一個(gè)數(shù)量級(jí)。在一些實(shí)施例中，N型漂移區(qū)522的最大濃度13 (及/或平均濃度(未展示))可小于I X IO16CnT3或大于I X 1018cnT3。在一些實(shí)施例中，具有N型漂移區(qū)522的BJT裝置及具有N阱區(qū)540的BJT裝置可包含于同一裝置中(例如，在同一裝置內(nèi)產(chǎn)生)。在一些實(shí)施例中，N型漂移區(qū)522 (在圖6A及/或6B中)的凈摻雜劑電荷或甘梅數(shù)(例如，曲線(xiàn)下方的面積)可小于N阱區(qū)540的凈摻雜劑電荷或甘梅數(shù)(例如，曲線(xiàn)下方的面積)。
[0053]圖7A到7M是圖解說(shuō)明半導(dǎo)體工藝中的可用以產(chǎn)生LDMOS裝置710 (例如，HVLDM0S裝置、LNDMOS裝置)、多晶硅電阻器740及/或BJT裝置780 (各自展示為圖7M中的裝置)的至少一些工藝步驟的截面圖的圖式。具體來(lái)說(shuō)，在此實(shí)施例中，多晶硅電阻器740及/或BJT裝置780的部分可使用半導(dǎo)體工藝內(nèi)的與用以產(chǎn)生LDMOS裝置710的一個(gè)或一個(gè)以上工藝步驟重疊或?qū)?yīng)的一個(gè)或一個(gè)以上工藝步驟來(lái)產(chǎn)生。LDMOS裝置710、多晶硅電阻器740及BJT裝置780集成于裝置700 (也可稱(chēng)為集成電路)中。LDMOS裝置710在裝置700的LDMOS區(qū)711內(nèi)產(chǎn)生，多晶硅電阻器740在裝置700的電阻器區(qū)741內(nèi)產(chǎn)生，且BJT裝置780在裝置700的BJT區(qū)781內(nèi)產(chǎn)生。如圖7M中所展示，BJT裝置780包含集極750、基極760及射極770。
[0054]雖然圖7A到7M是圖解說(shuō)明BCDMOS工藝中的工藝步驟的截面圖，但本文中所描述的技術(shù)可應(yīng)用于各種半導(dǎo)體工藝中。圖7A到7M中所展示的截面圖所描繪的工藝步驟的順序?yàn)槭痉缎缘?。因此，?jiǎn)化各種工藝步驟及/或未展示中間工藝步驟。在一些實(shí)施例中，本文中所描述的至少一些工藝步驟可以不同于所展示的次序執(zhí)行。此外，并非所有元件將在所述圖中的每一者中用元件符號(hào)重復(fù)標(biāo)記以簡(jiǎn)化所述圖。在一些實(shí)施例中，本文中所描述的氧化物可包含或可為包含以下各項(xiàng)的電介質(zhì)的任一組合:低k電介質(zhì)、二氧化硅、熱生長(zhǎng)的氧化物、經(jīng)沉積氧化物及/或類(lèi)似物。
[0055]如圖7A中所展示，裝置700包含襯底703及LDMOS區(qū)711中的安置于襯底703與P型掩埋區(qū)701之間的N型掩埋區(qū)702。P型掩埋區(qū)701及N型掩埋區(qū)702可使用包含植入工藝步驟、氧化工藝步驟、外延生長(zhǎng)步驟及/或類(lèi)似步驟的一系列工藝步驟形成。在一些實(shí)施例中，N型掩埋區(qū)702及P型掩埋區(qū)701的至少一部分可形成于連續(xù)形成(例如，以堆疊方式形成、借助介入工藝步驟或?qū)釉诓徊l(fā)間周期期間彼此向上疊置地形成)的一個(gè)或一個(gè)以上外延層(例如，P型外延層)中。舉例來(lái)說(shuō)，第一 P型外延層可形成于襯底703上且第二 P型外延層可形成于第一 P型外延層上。外延層可具有大致在0.5 μ m到3 μ m之間的厚度。在一些實(shí)施例中，外延層中的一者或一者以上可具有小于大致0.5 μ m或大于大致6μπι的厚度。在一些實(shí)施例中，外延層可具有不同厚度。
[0056]如果形成于襯底703上，那么外延層及襯底703可統(tǒng)稱(chēng)為硅裝置區(qū)705。圖7Α中用虛線(xiàn)圖解說(shuō)明硅裝置區(qū)705的頂部表面Τ。硅裝置區(qū)705的頂部表面T可為水平對(duì)準(zhǔn)的實(shí)質(zhì)上平面頂部表面T且垂直方向可實(shí)質(zhì)上法向于頂部表面Τ。雖然頂部表面T及硅裝置區(qū)705可能未在圖中的每一者中展示，但在后續(xù)圖中參考這些特征。
[0057]如圖7Α中所展示，高電壓N阱(HVNWELL)區(qū)712形成于P型掩埋區(qū)701中。在一些實(shí)施例中，HVNWELL區(qū)712可使用HVNWELL光刻工藝及N型植入工藝(例如，HVNWELL植入工藝)形成。
[0058]如果在襯底703上形成兩個(gè)外延層(其中第一外延層安置于第二外延層與襯底703之間)，那么HVNWELL區(qū)712可具有大致等于安置于第一外延層上的第二外延層的深度的深度。在一些實(shí)施例中，HVNWELL區(qū)712可具有小于第二外延層的深度的深度或可具有超過(guò)第二外延層的深度的深度使得HVNWELL區(qū)712的至少一部分安置于第一外延層中。在一些實(shí)施例中，HVNWELL區(qū)712的至少一部分可安置于襯底730中。
[0059]在此實(shí)施例中，在已形成HVNWELL區(qū)712之后，形成氮化物層706。氮化物層706的部分形成于LDMOS區(qū)711中且氮化物層706的部分形成于BJT區(qū)781 (例如，集極、基極及射極之間的部分)中。在一些實(shí)施例中，氮化物層706可為經(jīng)沉積層且可使用包含光刻工藝步驟、蝕刻步驟及/或類(lèi)似步驟的各種處理步驟形成。
[0060]在已形成氮化物層706之后，形成場(chǎng)氧化物704。場(chǎng)氧化物704可具有與氮化物層706的至少一些部分接觸或安置于所述部分下面的部分。如圖7A中所展示，場(chǎng)氧化物704的至少一部分可安置于硅裝置區(qū)705的頂部表面T上面且場(chǎng)氧化物704的至少一部分可安置于硅裝置區(qū)705的頂部表面T下面。在一些實(shí)施例中，場(chǎng)氧化物704可使用硅的局部氧化(LOCOS)工藝形成為L(zhǎng)0C0S。在一些實(shí)施例中，場(chǎng)氧化物704可具有2000 (?) A與7000 A之間(例如，3000 A、4500人、5000 A )的厚度。雖然圖7A中未展示，但在一些實(shí)施例中，可執(zhí)行緩沖氧化、墊氧化、犧牲氧化及/或類(lèi)似氧化。
[0061]圖7B是圖解說(shuō)明在已移除氮化物層706之后的裝置700的截面圖。在移除氮化物層706之后，可在裝置700的至少一些部分上形成P阱掩模708 (或其部分)。將用P型摻雜劑摻雜裝置700的未被P阱掩模708掩蔽(或穿過(guò)其暴露)的部分以形成圖7C中所展示的一個(gè)或一個(gè)以上P阱區(qū)709。如圖7B中所展示，P阱掩模708形成于LDMOS區(qū)711的至少一些部分上方及BJT區(qū)781的至少一些部分上方。除其它類(lèi)型的植入(包含抗穿透(APT)植入、N型閾值電壓調(diào)整(NVT)植入、深隔離植入及/或類(lèi)似植入)之外，P阱區(qū)709還可使用P阱植入形成。遍及本說(shuō)明，掩?？蔀榛蚩砂庵驴刮g劑。
[0062]如圖7C中所展示，數(shù)個(gè)P阱區(qū)709在HVNWELL區(qū)712側(cè)面形成于LDMOS區(qū)711中使得HVNWELL區(qū)712安置于P阱區(qū)709之間(例如，安置于兩個(gè)P阱區(qū)709之間)。此外，如圖7C中所展示，P阱區(qū)709 (例如，P阱區(qū)709的另一部分)形成于場(chǎng)氧化物704及電阻器區(qū)741下面。因此，P阱區(qū)709具有安置于場(chǎng)氧化物704與電阻器區(qū)741中的P型掩埋區(qū)701之間的至少一部分。雖然圖7B中未展示，但在一些實(shí)施例中，P阱掩模708的至少一些部分可形成于電阻器區(qū)741的至少一些部分上使得P阱區(qū)709的至少一些部分可不形成于場(chǎng)氧化物704下面。在一些實(shí)施例中，不同類(lèi)型的P型區(qū)可形成于電阻器區(qū)741的P型掩埋區(qū)701內(nèi)。
[0063]在一些實(shí)施例中，用以形成P阱區(qū)709的P阱植入工藝可用以在BJT裝置(未展示)(例如，NPN BJT裝置)的基極中形成P阱區(qū)。在此實(shí)施例中，不使用用以形成P阱區(qū)709的P阱植入工藝來(lái)形成BJT裝置780的基極760。在一些實(shí)施例中，可使用P阱摻雜或植入工藝來(lái)形成BJT裝置780的至少一部分。
[0064]圖7D是圖解說(shuō)明裝置700的至少一些部分上的N阱掩模713 (或其部分)的形成的截面圖。將用N型摻雜劑摻雜裝置700的未被N阱掩模713掩蔽(或穿過(guò)其暴露)的部分(例如，LDMOS區(qū)711)以形成一個(gè)或一個(gè)以上N阱區(qū)715。在此實(shí)施例中，N阱區(qū)715形成于LDMOS區(qū)711的HVNWELL區(qū)712內(nèi)。除其它類(lèi)型的植入(包含APT植入、P型閾值電壓調(diào)整(PVT)植入及/或類(lèi)似植入)之外，N阱區(qū)715還可使用N阱植入形成。
[0065]在一些實(shí)施例中，用以形成N阱區(qū)715的N阱植入工藝可用以在BJT裝置(未展示)(例如，PNP BJT裝置)的基極中形成N阱區(qū)。在此實(shí)施例中，不使用用以形成N阱區(qū)715的N阱植入工藝來(lái)形成BJT裝置780的基極760中的經(jīng)摻雜區(qū)。換句話(huà)說(shuō)，從BJT裝置780排除N阱摻雜或植入工藝。在一些實(shí)施例中，可使用N阱摻雜或植入工藝來(lái)形成BJT裝置780的至少一部分。
[0066]如圖7E中所展示，減小表面場(chǎng)(RESURF)氧化物720形成于裝置700上。在一些實(shí)施例中，RESURF氧化物720可為熱氧化物與經(jīng)沉積氧化物的任一組合。在一些實(shí)施例中，RESURF氧化物720可包含沉積于經(jīng)沉積氧化物層上的熱氧化物層，或反之亦然。在一些實(shí)施例中，熱氧化物可具有大致在10 A與1000人之間的厚度，且經(jīng)沉積氧化物可具有大致在10 A與1500 A之間的厚度。舉例來(lái)說(shuō)，RESURF氧化物720可包含大致200 A的熱氧化物及大致800人的經(jīng)沉積氧化物。雖然圖7E中未展示，但在一些實(shí)施例中，可在于裝置700上形成RESURF氧化物720之前移除形成于裝置700上的犧牲氧化物。
[0067]圖7F是圖解說(shuō)明在已移除圖7E中所展示的RESURF氧化物720的至少一些部分以形成RESURF氧化物721、722 (或RESURF氧化物的部分或者RESURF氧化物層)之后的裝置700的截面圖。在一些實(shí)施例中，可使用一個(gè)或一個(gè)以上掩蔽工藝及/或一個(gè)或一個(gè)以上蝕刻工藝移除RESURF氧化物720的部分。如圖7F中所展示，RESURF氧化物722的至少一部分安置于電阻器區(qū)741中的場(chǎng)氧化物704上。此外，RESURF氧化物723的至少一些部分安置于包含于BJT區(qū)781中的BJT裝置780的射極770上。具體來(lái)說(shuō)，RESURF氧化物723的至少一部分安置于BJT區(qū)781中的射極770的經(jīng)暴露硅表面(例如，硅裝置區(qū)705的經(jīng)暴露硅表面(例如，頂部表面T))上。此外，雖然未標(biāo)記，但RESURF氧化物720的其余部分安置于集極750的至少一部分上。
[0068]此外，如圖7F中所展示，RESURF氧化物721 (其來(lái)源于RESURF氧化物720)的一部分安置于LDMOS區(qū)711中的LDMOS裝置710的經(jīng)暴露硅表面(例如，硅裝置區(qū)705的經(jīng)暴露硅表面)上。具體來(lái)說(shuō)，RESURF氧化物721的一部分安置于HVNWELL區(qū)712及N阱區(qū)715 上。[0069]圖7G是圖解說(shuō)明裝置700內(nèi)的與基極植入?yún)^(qū)719并發(fā)形成的N型摻雜漂移(NDD)區(qū)718的形成的截面圖。具體來(lái)說(shuō)，NDD區(qū)718形成于HVNWELL區(qū)712中，且基極植入?yún)^(qū)719并發(fā)(例如，同時(shí))形成于BJT區(qū)781中。NDD區(qū)718可充當(dāng)LDMOS區(qū)711中的LDMOS裝置710的漂移區(qū)。NDD區(qū)718及基極植入?yún)^(qū)719使用NDD掩模724及N型植入工藝(例如，單個(gè)N型植入工藝)形成。如圖7G中所展示，用以形成LDMOS區(qū)711的LDMOS裝置710中的NDD區(qū)718的N型植入工藝為用以形成包含于BJT區(qū)781的基極760中的基極植入?yún)^(qū)719的相同N型植入工藝。因此，如圖7G中所展示，在用于NDD區(qū)718 (例如，η型漂移區(qū))的至少掩蔽步驟及植入步驟期間，BJT裝置780的基極760及射極770在NDD掩模724 (其可稱(chēng)為漂移區(qū)掩模)中還為敞開(kāi)的(例如，暴露的、未掩蔽的)且被植入。
[0070]如圖7G中所展示，NDD區(qū)718及基極植入?yún)^(qū)719各自具有大于N阱區(qū)715的深度的深度。如上文所論述，NDD區(qū)718及基極植入?yún)^(qū)719可各自具有小于N阱區(qū)715的深度的深度。如圖7G中所展示，NDD區(qū)718及基極植入?yún)^(qū)719具有大于N阱區(qū)715的橫向(或水平)寬度Q(從左向右，或反之亦然)的橫向(或水平)寬度R。
[0071]舉例來(lái)說(shuō)，在圖7G中，基極植入物719中的凈電荷可小于N阱715中的凈電荷。在一些實(shí)施例中，NDD區(qū)718可為經(jīng)配置以充當(dāng)相對(duì)高電壓LDMOS裝置710的電壓可跨越其下降的區(qū)域的漂移區(qū)。換句話(huà)說(shuō)，可通過(guò)跨越NDD區(qū)718支持的電壓促成LDMOS裝置710的高電壓特性。
[0072]雖然圖7G中未展示，但PDD區(qū)還可以類(lèi)似于HVLPDM0S裝置或HVPMOS裝置(未展示)及NPN BJT裝置(未展示)的方式形成。用于HVLPDM0S裝置或HVPMOS裝置的PDD區(qū)的P型植入還可用以摻雜NPN BJT裝置的基極。HVLPDM0S裝置或HVPMOS裝置的PDD區(qū)可充當(dāng)HVLPDM0S裝置或HVPMOS裝置的漂移區(qū)。換句話(huà)說(shuō)，在NPNBJT裝置(未展示)中，P型漂移區(qū)植入可用以摻雜NPN BJT裝置，且P阱摻雜或植入可從至少一個(gè)NPN BJT裝置排除。
[0073]如上文所提及，在一些實(shí)施例中，除使用漂移區(qū)植入形成的BJT裝置(例如，BJT裝置780)之外，還可產(chǎn)生具有使用P阱工藝(用于NPN BJT裝置)形成的基極植入?yún)^(qū)的一個(gè)或一個(gè)以上BJT裝置(未展示)，且還可產(chǎn)生具有使用N阱工藝(用于PNP BJT裝置)形成的基極植入?yún)^(qū)的一個(gè)或一個(gè)以上BJT裝置(未展示)。
[0074]圖7Η是圖解說(shuō)明裝置700上的多晶硅部分的形成的截面圖。如圖7Η中所展示，柵極多晶硅726 (其也可稱(chēng)為柵極電極)形成于LDMOS區(qū)711中且電阻器多晶硅742 (也可稱(chēng)為多晶硅部分)形成于電阻器區(qū)741中。在一些實(shí)施例中，柵極多晶硅726及電阻器多晶娃742可形成為多晶娃層的一部分。在一些實(shí)施例中，柵極多晶娃726及電阻器多晶娃742可形成為同一多晶娃形成工藝的一部分。在一些實(shí)施例中，用以形成柵極多晶娃726的多晶硅沉積工藝可為與用以形成電阻器多晶硅742相同的多晶硅沉積工藝。因此，電阻器多晶硅742及柵極多晶硅726可并發(fā)形成而非使用不同多晶硅工藝步驟形成。在一些實(shí)施例中，多晶硅沉積工藝可包含一個(gè)或一個(gè)以上掩蔽工藝步驟、一個(gè)或一個(gè)以上蝕刻步驟及/或類(lèi)似步驟。
[0075]如圖7Η中所展示，電阻器多晶硅742沉積于RESURF氧化物722上，RESURF氧化物722沉積于場(chǎng)氧化物704上。因此，RESURF氧化物722及場(chǎng)氧化物704安置于電阻器多晶硅742與P阱區(qū)709之間。在此實(shí)施例中，在多晶硅形成中不包括BJT區(qū)781。雖然圖7Η中未展示，但在一些實(shí)施例中，電阻器多晶硅742可直接形成于場(chǎng)氧化物704上。在此些實(shí)施例中，可不在電阻器區(qū)741中的場(chǎng)氧化物704的至少一部分上形成(例如，可從其排除)RESURF氧化物722。換句話(huà)說(shuō)，在一些實(shí)施例中，RESURF氧化物722可不安置于場(chǎng)氧化物704與電阻器多晶硅742之間。
[0076]如圖7H中所展示，柵極氧化物725形成于柵極多晶硅726的至少一部分下面(使得柵極氧化物725安置于柵極多晶硅726與硅裝置區(qū)705的頂部表面T之間)。如圖7H中所展示，柵極氧化物725與RESURF氧化物721的至少一部分接觸。具體來(lái)說(shuō)，柵極氧化物725的一端與RESURF氧化物721的至少一端接觸(例如，鄰接、鄰近于所述至少一端)。在一些實(shí)施例中，柵極氧化物725可具有5人與300人之間(例如，5θΑ、120 A> 200 A )的厚度。在一些實(shí)施例中，柵極氧化物725可具有小于RESURF氧化物721的厚度的厚度。
[0077]如圖7H中所展示，NDD區(qū)718的邊界(例如，如此圖中所定向的左側(cè)邊界)和硅裝置區(qū)705的頂部表面T (其可為外延層的頂部表面)與LDMOS裝置710的柵極氧化物725的底部表面之間的界面相交(例如，在所述界面處終止)。相比來(lái)說(shuō)，N阱區(qū)715的邊界(例如，如此圖中所定向的左側(cè)邊界)和硅裝置區(qū)705的頂部表面T(其可為外延層的頂部表面)與LDMOS裝置710的RESURF氧化物720的底部表面之間的界面可相交。如圖7H中所展示，NDD區(qū)718的邊界(在柵極氧化物725下面)可與HVNWELL區(qū)712的邊界大致相同(例如，與所述邊界對(duì)應(yīng)或鄰近于所述邊界)。
[0078]如圖7H中所展示，N阱區(qū)715安置于NDD區(qū)718內(nèi)，NDD區(qū)718安置于HVNWELL區(qū)712內(nèi)，且HVNWELL區(qū)712安置于P阱區(qū)709的部分之間(例如，在橫向上在其之間)。因此，N阱區(qū)715、NDD區(qū)718及HVNWELL區(qū)712具有不同截面面積。
[0079]如圖7H中所展示，NDD區(qū)718的邊界(例如，如在此圖中定向的右側(cè)邊界)和場(chǎng)氧化物704與硅裝置區(qū)705之間的界面相交(例如，在所述界面處終止)。換句話(huà)說(shuō)，NDD區(qū)718的邊界(例如，如在此圖中定向的右側(cè)邊界)在場(chǎng)氧化物704的底部表面處終止。類(lèi)似地，N阱區(qū)715的邊界(例如，如在此圖中定向的右側(cè)邊界)也和場(chǎng)氧化物704與硅裝置區(qū)705之間的界面相交(例如，在所述界面處終止)。換句話(huà)說(shuō)，N阱區(qū)715的邊界(例如，如在此圖中定向的右側(cè)邊界)在場(chǎng)氧化物704的底部表面處終止。如圖7H中所展示，NDD區(qū)718 (在柵極氧化物725下面)的邊界(例如，如在此圖中定向的右側(cè)邊界)不與N阱區(qū)715的邊界(例如，如在此圖中定向的右側(cè)邊界)或HVNWELL區(qū)712的邊界(例如，如在此圖中定向的右側(cè)邊界)對(duì)應(yīng)(例如，與所述邊界分離)。
[0080]圖71是圖解說(shuō)明用以形成P區(qū)732 (其可為L(zhǎng)NDMOS裝置710的主體區(qū))且用以摻雜柵極多晶硅726的至少一部分733及電阻器多晶硅742的一部分734的P植入掩模731的截面圖。P區(qū)732安置于P阱區(qū)709內(nèi)。P區(qū)732的深度小于P阱區(qū)709的深度。如圖71中所展示，用以摻雜P區(qū)732的植入工藝還用以摻雜柵極多晶硅726的部分733及電阻器多晶硅742的部分734。因此，電阻器多晶硅742的部分734可與柵極多晶硅726的部分733及P區(qū)732并發(fā)摻雜。P區(qū)732及部分733、734的摻雜可為使用P型摻雜劑執(zhí)行的相對(duì)輕摻雜(例如，在濃度上比P阱區(qū)709的濃度輕)。部分734的至少一部分(例如，沿頂部部分的中間部分)可界定電阻器多晶硅742的電阻器主體區(qū)735。換句話(huà)說(shuō)，在LDMOS裝置710主體植入期間，P植入掩模可圍繞電阻器多晶硅742為敞開(kāi)的(例如，暴露的、未掩蔽的)使得可對(duì)電阻器多晶硅742進(jìn)行摻雜。P區(qū)732安置于P阱區(qū)709的至少一部分內(nèi)。[0081]電阻器多晶硅742的部分734可包含電阻器多晶硅742的電阻器主體區(qū)735的至少一些部分。上文連同至少圖1及2—起展示并描述多晶硅電阻器的電阻器主體區(qū)的實(shí)例。在一些實(shí)施例中，P植入掩模731 (其可稱(chēng)為主體植入掩模)可經(jīng)形成使得僅對(duì)電阻器多晶硅742的電阻器主體區(qū)735進(jìn)行摻雜。P區(qū)732可具有比P阱區(qū)709的摻雜劑濃度低(例如，低一個(gè)數(shù)量級(jí))的摻雜劑濃度。
[0082]在一些實(shí)施例中，電阻器多晶硅742可借助用以摻雜P區(qū)732的相同植入工藝(或其步驟)以及用以摻雜LDMOS裝置710的源極的N型植入摻雜。在一些實(shí)施例中，可在與NMOS工藝相關(guān)的源極/漏極(S/D)植入期間形成源極植入物。
[0083]圖7J是圖解說(shuō)明使用NLDD植入掩模739形成的N型輕摻雜的漏極(NLDD)區(qū)736、737的截面圖。如圖7J中所展示，還在NLDD植入工藝期間摻雜柵極多晶硅726的至少一部分。雖然圖7J中未展示，但還可執(zhí)行P型LDD植入。在一些實(shí)施例中，可在執(zhí)行NLDD植入工藝及/或執(zhí)行PLDD植入工藝之前執(zhí)行柵極密封氧化工藝(未展示)。如圖7J中所展示，從NLDD植入工藝排除電阻器區(qū)741及BJT區(qū)781。在一些實(shí)施例中，電阻器區(qū)741及/或BJT區(qū)781的至少一些部分可經(jīng)受NLDD植入。舉例來(lái)說(shuō)，電阻器多晶硅742的至少一部分(例如，其電阻器主體區(qū))可經(jīng)受NLDD植入。
[0084]如圖7K中所展示，執(zhí)行正硅酸乙酯(TEOS)沉積及蝕刻以形成LDMOS裝置710的間隔件751及多晶硅電阻器740的間隔件752。可使用間隔件回蝕工藝形成間隔件751及間隔件752。
[0085]在已形成間隔件751、752之后，使用P+植入掩模753 (其可稱(chēng)為源極掩模及/或漏極掩模)借助P+植入工藝(其為一類(lèi)源極植入工藝及/或漏極植入工藝)摻雜電阻器多晶硅742的每一端以形成P+區(qū)755、756。P+植入掩?？膳cPMOS裝置(未展示)的P+源極/漏極(S/D)植入相關(guān)聯(lián)?？捎肞型摻雜劑進(jìn)一步摻雜電阻器多晶硅742的端(或觸點(diǎn)區(qū))使得可稍后使用(或經(jīng)由)多晶硅電阻器740的P+區(qū)755、756形成歐姆(而非整流)觸點(diǎn)。如圖7K中所展示，電阻器多晶硅742的先前已摻雜的端部分未被P+植入掩模753掩蔽(或穿過(guò)其暴露)以形成P+區(qū)755、756。在一些實(shí)施例中，P+區(qū)可稱(chēng)為多晶硅電阻器740的觸點(diǎn)區(qū)。電阻器主體區(qū)735 (展示于圖71中，舉例來(lái)說(shuō))可安置于P+區(qū)755、756之間。
[0086]此外，如圖7K中所展示，借助P+植入摻雜BJT裝置780的射極770以在基極植入?yún)^(qū)719內(nèi)形成P+區(qū)757。因此，多晶硅電阻器740的至少一些部分及BJT裝置780的至少一些部分可借助與PMOS裝置相關(guān)聯(lián)的P+植入工藝并發(fā)摻雜。如圖7K中所展示，集極750還包含P+區(qū)758。
[0087]在此實(shí)施例中，僅展示P+植入。在一些實(shí)施例中，還可執(zhí)行與NMOS裝置(未展示)相關(guān)聯(lián)的N+源極/漏極植入。雖然未展示在此實(shí)施例中，但多晶硅電阻器(未展示)的至少一些部分及NPN BJT裝置(未展示)的至少一些部分可借助與NMOS裝置相關(guān)聯(lián)的N+植入工藝并發(fā)摻雜。
[0088]在已執(zhí)行P+植入工藝之后，在裝置700上形成(例如，沉積、生長(zhǎng))自對(duì)準(zhǔn)硅化物氧化物761。在一些實(shí)施例中，自對(duì)準(zhǔn)硅化物氧化物761可稱(chēng)為自對(duì)準(zhǔn)硅化物阻擋氧化物。因此，在自對(duì)準(zhǔn)硅化物處理期間，在電阻器多晶硅742的P+區(qū)755、756上安置(例如，形成)但不在電阻器主體(電阻器多晶娃742的安置于P+區(qū)755、756之間的中心P摻雜的部分(其借助LNDMOS P型主體植入摻雜))上安置自對(duì)準(zhǔn)硅化物。
[0089]自對(duì)準(zhǔn)硅化物氧化物761可經(jīng)蝕刻(即，經(jīng)圖案化使得自對(duì)準(zhǔn)硅化物氧化物761被移除，惟在其中自對(duì)準(zhǔn)硅化物的形成不合意的區(qū)域(例如電阻器多晶硅742的中心P摻雜的部分)中除外)使得可分別在如圖7M中所展示的LDMOS裝置710的柵極、源極及漏極上使用金屬形成自對(duì)準(zhǔn)硅化物791、792及793。此外，可在多晶硅電阻器740的每一端上(分別在P+區(qū)755及756上)形成自對(duì)準(zhǔn)硅化物794及795。最后，自對(duì)準(zhǔn)硅化物796、797、798可分別在BJT裝置780的集極750、基極760及射極770中的每一者上形成。未展示形成自對(duì)準(zhǔn)硅化物之后的工藝步驟，例如觸點(diǎn)形成、鈍化、金屬化、電介質(zhì)及導(dǎo)通體形成。
[0090]在一些實(shí)施例中，裝置700中可包含額外類(lèi)型的半導(dǎo)體結(jié)構(gòu)。舉例來(lái)說(shuō)，除BJT裝置780、多晶硅電阻器740及LDMOS裝置710之外，還可在裝置700中形成電容器裝置。
[0091]圖8是圖解說(shuō)明與本文中所描述的BJT裝置的電參數(shù)相關(guān)的表的圖示。如圖8中所展示，電參數(shù)800包含貝塔(β)值、在基極端子斷開(kāi)的情況下集極與射極之間的擊穿電壓(BVceo)及在集極端子斷開(kāi)的情況下集極與基極之間的擊穿電壓(BVceo)。在此實(shí)施例中，已正規(guī)化電參數(shù)800的值。
[0092]具體來(lái)說(shuō)，如圖8中所展示，具有與LDMOS裝置(展示為具有漂移區(qū)810的NPNBJT)的漂移區(qū)并發(fā)形成的基極植入?yún)^(qū)的NPN BJT裝置的電參數(shù)800經(jīng)正規(guī)化為具有P阱作為基極的NPN BJT裝置(展示為具有P阱820的NPN BJT)的電參數(shù)800。具有漂移區(qū)810的NPN BJT的貝塔值為具有P阱820的NPN BJT的貝塔值的大致4倍。舉例來(lái)說(shuō)，如果具有P阱820的NPN BJT的貝塔值為大致10，那么具有漂移區(qū)810的NPN BJT的貝塔值將為大致40或40以上。在一些實(shí)施例中，具有漂移區(qū)810的NPN BJT的貝塔值與具有P阱820的NPN BJT的貝塔值的比率可大于4: 1(例如，5: UlO: I)或小于4: 1(例如，3: 1、2:1)。
[0093]具有漂移區(qū)810的NPN BJT的BVceo值及BVcbo值兩者分別為具有P阱820的NPNBJT的BVceo值及BVcbo值的大致兩倍。舉例來(lái)說(shuō)，如果具有P阱820的NPN BJT的BVceo值為大致25，那么具有漂移區(qū)810的NPN BJT的BVceo值將為大致50或50以上。在一些實(shí)施例中，具有漂移區(qū)810的NPN BJT的BVceo值與具有P阱820的NPNBJT的貝塔值的比率可大于2: 1(例如，3: 1、4: I)或小于2: 1(例如，1.5: I)。作為另一實(shí)例，如果具有P阱820的NPN BJT的BVcbo值為大致25，那么具有漂移區(qū)810的NPNBJT的BVcbo值將為大致50或50以上。在一些實(shí)施例中，具有漂移區(qū)810的NPN BJT的BVcbo值與具有P阱820的NPN BJT的貝塔值的比率可大于2: I (例如，3: 1、4: I)或小于2: 1(例如，1.5: I)。
[0094]此外，如圖8中所展示，具有與LDMOS裝置(展示為具有漂移區(qū)830的PNP BJT)的漂移區(qū)并發(fā)形成的基極植入?yún)^(qū)的PNP BJT裝置的電參數(shù)800經(jīng)正規(guī)化為具有N阱作為基極的PNP BJT裝置(展示為具有N阱840的PNP BJT)的電參數(shù)800。具有漂移區(qū)830的PNPBJT的貝塔值為具有N阱840的PNP BJT的貝塔值大致4倍。舉例來(lái)說(shuō)，如果具有N阱840的PNP BJT的貝塔值為大致5，那么具有漂移區(qū)830的PNP BJT的貝塔值將為大致20或20以上。在一些實(shí)施例中，具有漂移區(qū)830的PNP BJT的貝塔值與具有N阱840的PNP BJT的貝塔值的比率可大于4: 1(例如，5: UlO: I)或小于4: 1(例如，3: 1、2: I)。
[0095]具有漂移區(qū)830的PNP BJT的BVceo值及BVcbo值兩者分別與具有N阱840的PNPBJT的BVceo值及BVcbo值大致相同。舉例來(lái)說(shuō)，如果具有N阱840的PNP BJT的BVceo值為大致25，那么具有漂移區(qū)830的PNP BJT的BVceo值將為大致25或25以上。在一些實(shí)施例中，具有漂移區(qū)830的PNP BJT的BVceo值與具有N阱840的PNP BJT的貝塔值的比率可大于1:1 (例如，1.5: 1、2: I)或小于1:1 (例如，0.75: I)。作為另一實(shí)例，如果具有N阱840的PNP BJT的BVcbo值為大致25，那么具有漂移區(qū)830的PNP BJT的BVcbo值將為大致25或25以上。在一些實(shí)施例中，具有漂移區(qū)830的PNP BJT的BVcbo值與具有N阱840的PNP BJT的貝塔值的比率可大于1: 1(例如，1.5: 1、2: I)或小于I: I (例如，0.75: I)。
[0096]圖9是圖解說(shuō)明形成BJT裝置的方法的流程圖。此流程圖可包含來(lái)自上文所描述的半導(dǎo)體處理的至少一些部分的工藝步驟。在一些實(shí)施例中，半導(dǎo)體工藝可與BCDMOS工藝相關(guān)。
[0097]如圖9中所展示，在半導(dǎo)體襯底上形成外延層(框910)。在一些實(shí)施例中，可在半導(dǎo)體襯底上形成一個(gè)以上外延層。
[0098]在外延層中形成第一導(dǎo)電性類(lèi)型的掩埋區(qū)(框920)。在一些實(shí)施例中，可在外延層中形成不同導(dǎo)電性類(lèi)型的多個(gè)掩埋區(qū)。在一些實(shí)施例中，可在已形成第一外延層之后形成第一導(dǎo)電性類(lèi)型的掩埋區(qū)，且可在所述掩埋區(qū)上方形成第二外延層。
[0099]形成與橫向擴(kuò)散金屬氧化物半導(dǎo)體(LDMOS)裝置相關(guān)聯(lián)的第二導(dǎo)電性類(lèi)型的阱區(qū)(框930)。在一些實(shí)施例中，可在具有比所述阱區(qū)大的截面面積的高電壓阱區(qū)(例如，HVNWELL區(qū))內(nèi)形成所述阱區(qū)。
[0100]在形成阱區(qū)之后，形成LDMOS裝置的柵極氧化物(框940)。在一些實(shí)施例中，可在半導(dǎo)體裝置的硅裝置區(qū)的頂部表面上形成柵極氧化物。在一些實(shí)施例中，可在形成可包含多種不同類(lèi)型的氧化物的場(chǎng)氧化物及/或RESURF氧化物之后形成柵極氧化物。
[0101]植入第二導(dǎo)電性類(lèi)型的摻雜劑以并發(fā)形成LDMOS裝置的漂移區(qū)且形成雙極結(jié)型晶體管(BJT)裝置的基極植入?yún)^(qū)(框950)。在一些實(shí)施例中，漂移區(qū)可具有和外延層的頂部表面與LDMOS裝置的柵極氧化物之間的界面相交的邊界。
[0102]圖10是圖解說(shuō)明形成電阻器裝置的方法的流程圖。此流程圖可包含來(lái)自上文所描述的半導(dǎo)體處理的至少一些部分的工藝步驟。在一些實(shí)施例中，半導(dǎo)體工藝可與BCDMOS工藝相關(guān)。
[0103]如圖10中所展示，沉積多晶硅層以并發(fā)形成橫向擴(kuò)散金屬氧化物半導(dǎo)體(LDMOS)裝置的柵極電極且形成電阻器裝置的電阻器多晶硅(框1010)。在一些實(shí)施例中，可在先前形成的場(chǎng)氧化物的至少一部分上形成電阻器多晶硅。在一些實(shí)施例中，可在RESURF氧化物的不同部分上形成柵極電極及電阻器多晶硅。
[0104]植入摻雜劑以并發(fā)形成LDMOS裝置的主體區(qū)且形成電阻器裝置的電阻器多晶硅的電阻器主體區(qū)(框1020)。在一些實(shí)施例中，可在稍后于電阻器裝置的電阻器多晶硅中形成的觸點(diǎn)區(qū)之間安置電阻器主體區(qū)。
[0105]圖11是圖解說(shuō)明形成電阻器裝置及BJT裝置的方法的流程圖。此流程圖可包含來(lái)自上文所描述的半導(dǎo)體處理的至少一些部分的工藝步驟。在一些實(shí)施例中，半導(dǎo)體工藝可與BCDMOS工藝相關(guān)。
[0106]在橫向擴(kuò)散金屬氧化物半導(dǎo)體(LDMOS)裝置的一部分中且在包含于半導(dǎo)體裝置的電阻器區(qū)中的電阻器裝置的一部分中同時(shí)植入第一摻雜劑(框1110)。在一些實(shí)施例中，電阻器裝置的所述部分為電阻器裝置的多晶硅部分的電阻器主體區(qū)。
[0107]在LDMOS裝置的一部分中且在半導(dǎo)體裝置的雙極結(jié)型晶體管(BJT)區(qū)中的BJT裝置的一部分中同時(shí)植入第二摻雜劑(框1120)。在一些實(shí)施例中，BJT裝置的所述部分為基極植入?yún)^(qū)。
[0108]圖12是圖解說(shuō)明NPN裝置1280、P型LDMOS裝置1210及多晶硅電阻器1240的圖式。用以形成圖12中所展示的裝置的工藝步驟可類(lèi)似于用以形成圖7A到7M中所展示的裝置的工藝步驟。具體來(lái)說(shuō)，在此實(shí)施例中，多晶硅電阻器1240及/或BJT裝置1280的部分可使用半導(dǎo)體工藝內(nèi)的與用以產(chǎn)生LDMOS裝置1210的一個(gè)或一個(gè)以上工藝步驟重疊或?qū)?yīng)的一個(gè)或一個(gè)以上工藝步驟來(lái)產(chǎn)生。LDMOS裝置1210、多晶硅電阻器1240及BJT裝置1280集成于裝置1200(也可稱(chēng)為集成電路)中。LDMOS裝置1210在裝置1200的LDMOS區(qū)1211內(nèi)產(chǎn)生，多晶硅電阻器1240在裝置1200的電阻器區(qū)1241內(nèi)產(chǎn)生，且BJT裝置1280在裝置1200的BJT區(qū)1281內(nèi)產(chǎn)生。如圖12中所展示，BJT裝置1280包含集極1250、基極1260及射極1270。
[0109]如圖12中所展示，裝置1200包含襯底1203及N型掩埋區(qū)1202。LDMOS區(qū)1211及BJT區(qū)1281各自包含N型連接體1213的至少一部分。P型掩埋區(qū)1201及N型掩埋區(qū)1202可使用包含植入工藝步驟、氧化工藝步驟、外延生長(zhǎng)步驟及/或類(lèi)似步驟的一系列工藝步驟形成。在一些實(shí)施例中，N型掩埋區(qū)1202及P型掩埋區(qū)1201的至少一部分可形成于連續(xù)形成(例如，以堆疊方式形成、借助介入工藝步驟或?qū)釉诓徊l(fā)間周期期間彼此向上疊置地形成)的一個(gè)或一個(gè)以上外延層(例如，P型外延層)中。舉例來(lái)說(shuō)，第一 P型外延層可形成于襯底1203上且第二 P型外延層可形成于第一 P型外延層上。
[0110]如圖12中所展示，高電壓N阱(HVNWELL)區(qū)1212 (例如，第一及第二 HVNWELL區(qū))形成于LDMOS區(qū)1211及BJT區(qū)1281中的每一者中。在一些實(shí)施例中，HVNWELL區(qū)1212可圍繞N阱區(qū)1209中的一者或一者以上(例如，在下面、具有比所述阱區(qū)大的截面面積)形成。
[0111]在此實(shí)施例中，用以形成P型摻雜漂移(TOD)區(qū)1218的植入工藝還用以形成基極植入物1219。具體來(lái)說(shuō)，PDD區(qū)1218形成于HVNWELL區(qū)1212中且基極植入?yún)^(qū)1219并發(fā)(例如，同時(shí))形成于BJT區(qū)1281中。PDD區(qū)1218可充當(dāng)LDMOS區(qū)1211中的LDMOS裝置1210的漂移區(qū)。PDD區(qū)1218及基極植入?yún)^(qū)1219使用PDD掩模1224及P型植入工藝(例如，單個(gè)P型植入工藝)形成。如圖12G中所展示，用以形成LDMOS區(qū)1211的LDMOS裝置1210中的TOD區(qū)1218的P型植入工藝為用以形成包含于BJT區(qū)1281的基極1260中的基極植入?yún)^(qū)1219的相同P型植入工藝。因此，如圖12中所展示，在用于I3DD區(qū)1218(例如，η型漂移區(qū))的至少掩蔽步驟及植入步驟期間，BJT裝置1280的基極1260及射極1270在PDD掩模(未展示)(其可稱(chēng)為漂移區(qū)掩模)中還為敞開(kāi)的(例如，暴露的、未掩蔽的)且被植入。
[0112]此外，用以形成P區(qū)(未展示)(其可為L(zhǎng)NDMOS裝置的主體區(qū))及用以摻雜柵極多晶娃1226的至少一部分及電阻器多晶娃1242的一部分1234的P植入掩模。上文連同圖7 —起描述與摻雜柵極多晶硅1226相關(guān)的各種處理步驟。
[0113]雖然未展示，但在一些實(shí)施例中，裝置1200中可包含額外類(lèi)型的半導(dǎo)體結(jié)構(gòu)。舉例來(lái)說(shuō)，除BJT裝置1280、多晶硅電阻器1240及LDMOS裝置1210之外，可在裝置1200中形
成電容器裝置。
[0114]本文中所描述的各種技術(shù)的實(shí)施方案可在數(shù)字電子電路中或者在計(jì)算機(jī)硬件、固件、軟件或其組合中實(shí)施。方法的部分還可由專(zhuān)用邏輯電路(例如，F(xiàn)PGA(場(chǎng)可編程門(mén)陣列)或ASIC(專(zhuān)用集成電路))執(zhí)行，且設(shè)備可實(shí)施為所述專(zhuān)用邏輯電路。
[0115]實(shí)施方案可實(shí)施于計(jì)算系統(tǒng)(包含后端組件，例如，作為數(shù)據(jù)服務(wù)器；或包含中間件組件，例如，應(yīng)用程序服務(wù)器；或包含前端組件，例如，具有用戶(hù)可經(jīng)由其來(lái)與實(shí)施方案交互的圖形用戶(hù)接口或網(wǎng)頁(yè)瀏覽器的客戶(hù)端計(jì)算機(jī))或者此類(lèi)后端、中間件或前端組件的任一組合中。組件可由任何數(shù)字?jǐn)?shù)據(jù)通信形式或媒體(例如，通信網(wǎng)絡(luò))互連。通信網(wǎng)絡(luò)的實(shí)例包含局域網(wǎng)(LAN)及廣域網(wǎng)(WAN)，例如因特網(wǎng)。
[0116]一些實(shí)施方案可使用各種半導(dǎo)體處理及/或封裝技術(shù)來(lái)實(shí)施。一些實(shí)施例可使用與半導(dǎo)體襯底(包含但不限于(舉例來(lái)說(shuō))硅(Si)、砷化鎵(GaAs)、碳化硅(SiC)及/或類(lèi)似物)相關(guān)聯(lián)的各種類(lèi)型的半導(dǎo)體處理技術(shù)來(lái)實(shí)施。
[0117]盡管已如本文中所描述圖解說(shuō)明了所描述實(shí)施方案的特定特征，但所屬領(lǐng)域的技術(shù)人員現(xiàn)在將能想出許多修改、替代、改變及等效形式。因此，應(yīng)理解，所附權(quán)利要求書(shū)打算涵蓋歸屬于實(shí)施例的范圍內(nèi)的所有此類(lèi)修改及改變。應(yīng)理解，已僅以舉例而非限制的方式呈現(xiàn)所述實(shí)施例，且可做出形式及細(xì)節(jié)的各種改變。本文中所描述的設(shè)備及/或方法的任一部分可以任一組合形式來(lái)組合，惟互斥的組合除外。本文所描述的實(shí)施例可包含所描述的不同實(shí)施例的功能、組件及/或特征的各種組合及/或子組合。
【權(quán)利要求】
1.一種方法，其包括: 在半導(dǎo)體襯底上形成外延層； 在所述外延層中形成第一導(dǎo)電性類(lèi)型的掩埋區(qū)； 形成與橫向擴(kuò)散金屬氧化物半導(dǎo)體LDMOS裝置相關(guān)聯(lián)的第二導(dǎo)電性類(lèi)型的阱區(qū)； 在所述形成所述阱區(qū)之后，形成所述LDMOS裝置的柵極氧化物 '及植入所述第二導(dǎo)電性類(lèi)型的摻雜劑以并發(fā)地形成所述LDMOS裝置的漂移區(qū)且形成雙極結(jié)型晶體管BJT裝置的基極植入?yún)^(qū)，所述漂移區(qū)具有和所述外延層的頂部表面與所述LDMOS裝置的所述柵極氧化物之間的界面相交的邊界。
2.根據(jù)權(quán)利要求1所述的方法，其中所述基極植入?yún)^(qū)具有小于所述LDMOS裝置的所述阱區(qū)的深度的深度。
3.根據(jù)權(quán)利要求1所述的方法，其中所述漂移區(qū)的深度與所述基極植入?yún)^(qū)的深度相同。
4.根據(jù)權(quán)利要求1所述的方法，其進(jìn)一步包括: 在所述植入之前且在所述形成所述柵極氧化物之前，形成所述LDMOS裝置的減小表面場(chǎng)RESURF氧化物，所述柵 極氧化物與所述RESURF氧化物接觸。
5.根據(jù)權(quán)利要求1所述的方法，其中所述BJT裝置具有大于20的電流增益值。
6.根據(jù)權(quán)利要求1所述的方法，其中所述BJT裝置為PNP裝置，所述LDMOS裝置為N型LDMOS裝置，且所述基極植入?yún)^(qū)具有N型導(dǎo)電性。
7.根據(jù)權(quán)利要求1所述的方法，其中所述BJT裝置為NPN裝置，所述LDMOS裝置為P型LDMOS裝置，且所述基極植入?yún)^(qū)具有P型導(dǎo)電性。
8.一種方法，其包括: 沉積多晶硅層以并發(fā)地形成橫向擴(kuò)散金屬氧化物半導(dǎo)體LDMOS裝置的柵極電極且形成電阻器裝置的電阻器多晶硅；及 植入摻雜劑以并發(fā)地形成所述LDMOS裝置的主體區(qū)且形成所述電阻器裝置的所述電阻器多晶硅的電阻器主體區(qū)。
9.根據(jù)權(quán)利要求8所述的方法，其中所述摻雜劑為第一摻雜劑，所述方法進(jìn)一步包括: 在所述電阻器多晶硅的用以形成觸點(diǎn)區(qū)的一部分中且在金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管MOSFET裝置的源極區(qū)或漏極區(qū)中的至少一者中并發(fā)地植入第二摻雜劑。
10.根據(jù)權(quán)利要求8所述的方法，其中所述摻雜劑為第一摻雜劑，所述方法進(jìn)一步包括: 在所述電阻器多晶硅的一部分中且在金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管MOSFET裝置的源極區(qū)或漏極區(qū)中的至少一者中并發(fā)地植入第二摻雜劑，所述第一摻雜劑與所述第二摻雜劑為相同導(dǎo)電性類(lèi)型。
11.根據(jù)權(quán)利要求8所述的方法，其進(jìn)一步包括: 并發(fā)地植入摻雜劑以形成所述LDMOS裝置的主體區(qū)及所述電阻器裝置的所述電阻器多晶硅的電阻器主體區(qū)。
12.根據(jù)權(quán)利要求8所述的方法，其進(jìn)一步包括: 在所述LDMOS裝置中形成減小表面場(chǎng)RESURF氧化物的第一部分且在所述電阻器裝置中形成所述RESURF氧化物的第二部分，所述RESURF氧化物包含熱氧化物層且包含經(jīng)沉積氧化物層；及 形成所述LDMOS裝置的與所述RESURF氧化物接觸的柵極氧化物，與所述多晶硅層相關(guān)聯(lián)的所述沉積包含在所述RESURF氧化物的所述第一部分上沉積所述柵極電極且在所述RESURF氧化物的所述第二部分上沉積所述電阻器多晶硅。
13.根據(jù)權(quán)利要求8所述的方法，其進(jìn)一步包括: 在半導(dǎo)體襯底上形成外延層；及 在所述外延層的至少一部分中形成場(chǎng)氧化物，所述電阻器裝置的所述電阻器多晶硅安置于所述場(chǎng)氧化物上面。
14.根據(jù)權(quán)利要求8所述的方法，其進(jìn)一步包括: 在所述半導(dǎo)體裝置的橫向擴(kuò)散金屬氧化物半導(dǎo)體LDMOS區(qū)中形成減小表面場(chǎng)RESURF氧化物及柵極氧化物。
15.根據(jù)權(quán)利要求8所述的方法，其中所述電阻器裝置具有大致在1000歐姆/平方(Ω/sq)與5000 Ω/sq之間的薄片電阻。
16.—種方法,其包括: 在包含于半導(dǎo)體裝置中的橫向擴(kuò)散金屬氧化物半導(dǎo)體LDMOS裝置的一部分中及電阻器裝置的一部分中同時(shí)植入第一摻雜劑；及 在所述半導(dǎo)體裝置中的所述LDMOS裝置的一部分中及雙極結(jié)型晶體管BJT裝置的一部分中同時(shí)植入第二摻雜劑。
17.根據(jù)權(quán)利要求16所述的方法，其中所述電阻器裝置的所述部分為所述電阻器裝置的多晶硅部分的電阻器區(qū)。
18.根據(jù)權(quán)利要求16所述的方法，其中所述BJT裝置的所述部分為基極植入?yún)^(qū)。
19.根據(jù)權(quán)利要求16所述的方法，并發(fā)地在所述BJT裝置中形成硅化物，在所述LDMOS裝置中形成硅化物且在所述電阻器裝置中形成硅化物。
20.根據(jù)權(quán)利要求16所述的方法，其中在BCDMOS工藝內(nèi)執(zhí)行所述第一摻雜劑及所述第二摻雜劑的所述植入。
【文檔編號(hào)】H01L21/77GK103972166SQ201410031282
【公開(kāi)日】2014年8月6日 申請(qǐng)日期:2014年1月23日 優(yōu)先權(quán)日:2013年1月25日
【發(fā)明者】克里斯托弗·納薩爾, 金成龍, 史蒂文·萊比格爾, 詹姆斯·霍爾 申請(qǐng)人:飛兆半導(dǎo)體公司