半導體器件及其制造方法
【專利摘要】本發(fā)明公開半導體器件及其制造方法。該半導體器件包括：襯底上的第一導電線；以及覆蓋第一導電線的第一成型層。第一導電線在相鄰的第一導電線之間具有第一間隙和第二間隙。第一成型層的底表面和第一導電線的位于第一成型層的底表面之下的側(cè)壁共同定義第一間隙。第一成型層的頂表面和第一導電線的位于第一成型層的頂表面之上的側(cè)壁共同定義第二間隙。
【專利說明】半導體器件及其制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明構(gòu)思的示例實施方式涉及半導體器件和/或其制造方法，更具體地，涉及包括導線結(jié)構(gòu)的半導體器件和/或其制造方法。
【背景技術(shù)】
[0002]半導體器件因其小尺寸、多功能和/或低制造成本而被廣泛用于電子工業(yè)中。半導體器件可以被分類為存儲邏輯數(shù)據(jù)的半導體存儲器件、處理邏輯數(shù)據(jù)的運算的半導體邏輯器件、以及具有半導體存儲器件的功能和半導體邏輯器件的功能二者的混合半導體器件中的任一種。
[0003]包括半導體器件的電子裝置的高速運行和低功耗需要高速和/或低電壓的半導體器件。為了滿足以上需要，半導體器件已經(jīng)被高度集成。隨著半導體器件的集成度提高，半導體器件的可靠性會變差。然而，隨著電子工業(yè)的發(fā)展，越來越需要具有高可靠性的半導體器件。因此，為了提高半導體器件的可靠性，正在進行各種研究。
【發(fā)明內(nèi)容】
[0004]本發(fā)明構(gòu)思的示例實施方式可以提供具有高可靠性的半導體器件和/或其制造方法。
[0005]本發(fā)明構(gòu)思的示例實施方式也提供高度集成的半導體器件和/或其制造方法。
[0006]根據(jù)一示例實施方式，一種半導體器件可包括:襯底上的第一導電線；以及覆蓋第一導電線的第一成型層。第一導電線在相鄰的第一導電線之間具有第一間隙和第二間隙。第一成型層的底表面和第一導電線的位于第一成型層的底表面之下的側(cè)壁共同限定第一間隙。第一成型層的頂表面和第一導電線的位于第一成型層的頂表面之上的側(cè)壁共同限定第二間隙。
[0007]在一些示例實施方式中，第一成型層可以在第一導電線之間延伸；以及第一間隙可以通過第一成型層與第二間隙分隔開。
[0008]在一些示例實施方式中，半導體器件還可以包括:第一成型層上的覆蓋層；以及覆蓋層上的第二導電線。
[0009]在一些示例實施方式中，覆蓋層可以在第一導電線之間延伸；以及第一間隙可以通過覆蓋層和第一成型層與第二間隙分隔開。
[0010]在一些示例實施方式中，第二間隙可以位于覆蓋層與第一成型層之間。
[0011]在一些示例實施方式中，該半導體器件還可以包括在覆蓋層與第二間隙之間的第二成型層。
[0012]在一些示例實施方式中，第二間隙可以在第二導電線之間延伸。
[0013]在一些示例實施方式中，半導體器件還可以包括覆蓋第二導電線的第二成型層。第二成型層可以在第二導電線之間延伸。第二間隙還可以由第二成型層的底表面和第二導電線的位于第二成型層的底表面之下的側(cè)壁限定。[0014]在一些不例實施方式中，高度差可出現(xiàn)在第一成型層的底表面和第一導電線的頂表面之間；該高度差可以具有第一導電線的高度的約20%至約80%的范圍。
[0015]在另一示例實施方式中，一種制造半導體器件的方法可以包括:在襯底上形成第一導電線；形成填充第一導電線之間的區(qū)域的第一犧牲層；去除第一犧牲層的上部以在第一導電線之間形成凹入?yún)^(qū)域；形成覆蓋第一導電線和凹入?yún)^(qū)域的第一成型層；以及去除第一犧牲層以形成第一間隙。
[0016]在一些示例實施方式中，形成第一成型層可以包括:形成部分地延伸到第一導電線的側(cè)壁上的第一成型層。第一導電線的側(cè)壁的一部分可以限定凹入?yún)^(qū)域。
[0017]在一些示例實施方式中，該方法還可以包括:在第一成型層上形成覆蓋層；在覆蓋層上形成第二導電線；在第二導電線之間形成第二犧牲圖案；形成覆蓋第二導電線和第二犧牲圖案的第二成型層，第二成型層在第二導電線之間延伸；以及去除第二犧牲圖案以在第二導電線之間形成第二間隙。
[0018]在一些示例實施方式中，覆蓋層和第二犧牲圖案可以延伸到凹入?yún)^(qū)域中；去除第二犧牲圖案以形成第二間隙包括形成在第一導電線之間延伸的第二間隙。
[0019]在一些示例實施方式中，該方法還可以包括:在第一成型層上形成填充凹入?yún)^(qū)域的第三犧牲圖案；在第三犧牲圖案上形成第三成型層；以及去除第三犧牲圖案以在第三成型層與第一成型層之間形成第二間隙。
[0020]在一些示例實施方式中，去除第一犧牲層可以包括:執(zhí)行從灰化工藝和紫外線照射工藝中選出的一種工藝。
[0021]根據(jù)再一不例實施方式，一種半導體器件包括:第一導電線，其通過裝有第一氣態(tài)介質(zhì)的第一間隙而彼此分離；以及第一成型層，其覆蓋第一導電線的上表面。第一間隙鄰近于第一導電線的最下部。第一成型層限定第一間隙的上表面或第一間隙的底表面。
[0022]第一氣態(tài)介質(zhì)可以具有比硅氧化物的介電常數(shù)低的介電常數(shù)。
[0023]半導體器件可以包括:第二導電線，其分別在第一導電線上方；以及第二成型層，其覆蓋第二導電線的上表面，第二成型層限定第二間隙的上表面。第二導電線可以通過裝有第二氣態(tài)介質(zhì)的第二間隙彼此分離。第二間隙可以鄰近于第二導電線的最下部。
[0024]第一成型層可以為如下之一:(i)插設(shè)在第一間隙與第二間隙之間，以及(ii)限定第一間隙的底表面。如果第一成型層限定第一間隙的底表面，則第一間隙可以分別與第二間隙是一體的，第二間隙可以鄰近于第二導電線的最下部和第一導電線的最上部。
[0025]第一間隙可以分別與第二間隙是一體的，第一氣態(tài)介質(zhì)可以不同于第二氣態(tài)介質(zhì)。
[0026]第一成型層可以插設(shè)在第一間隙與第二間隙之間，第一氣態(tài)介質(zhì)可以不同于第二氣態(tài)介質(zhì)。
[0027]第一間隙可以分別與第二間隙是一體的，第一氣態(tài)介質(zhì)可以與第二氣態(tài)介質(zhì)相同。
[0028]第一成型層可以插設(shè)在第一間隙與第二間隙之間，第一氣態(tài)介質(zhì)可以與第二氣態(tài)介質(zhì)相同。
[0029]第一導電線還可以通過裝有第二氣態(tài)介質(zhì)的第二間隙彼此分離，第二間隙可以鄰近于第一導電線的最上部，第一成型層可以從第一導電線的上表面延伸到第一導電線的上部側(cè)壁上，使得第一成型層限定第一間隙的上表面和第二間隙的下表面。
【專利附圖】
【附圖說明】
[0030]由于附圖和相關(guān)的詳細描述，本發(fā)明構(gòu)思的示例實施方式將變得更明顯。
[0031]圖1為示出根據(jù)本發(fā)明構(gòu)思的一示例實施方式的半導體器件的平面圖；
[0032]圖2A、圖2B和圖2C分別為沿圖1的線A_A'、B_B'和(MT截取的截面圖；
[0033]圖2D為根據(jù)圖1所示的本發(fā)明構(gòu)思的示例實施方式的第一導電線和氣隙的放大圖；
[0034]圖3至圖10為示出根據(jù)本發(fā)明構(gòu)思的一示例實施方式的制造半導體器件的方法的截面圖；
[0035]圖11至圖14為示出根據(jù)本發(fā)明構(gòu)思的另一示例實施方式的半導體器件及其制造方法的截面圖；
[0036]圖15至圖18為示出根據(jù)本發(fā)明構(gòu)思的再一示例實施方式的半導體器件及其制造方法的截面圖；
[0037]圖19為示出根 據(jù)本發(fā)明構(gòu)思的又一示例實施方式的半導體器件及其制造方法的截面圖；
[0038]圖20為示意框圖，該示意框圖示出包括根據(jù)本發(fā)明構(gòu)思的一示例實施方式的半導體器件的電子系統(tǒng)的一示例；以及
[0039]圖21為示意框圖，該示意框圖示出包括根據(jù)本發(fā)明構(gòu)思的一示例實施方式的半導體器件的存儲卡的一示例。
【具體實施方式】
[0040]現(xiàn)將參照附圖更充分地描述不同的示例實施方式，在附圖中示出了一些示例實施方式。然而，這里公開的特定結(jié)構(gòu)和功能細節(jié)僅是代表性的，為了描述示例實施方式的目的。因而，本發(fā)明可以以諸多替換形式實施，并且不應(yīng)解釋為僅限于這里闡述的示例實施方式。因此，應(yīng)該理解，不是要將示例實施方式限制于所公開的特定形式，而是相反地，示例實施方式將涵蓋落入范圍之內(nèi)的所有修改、等同和替換。
[0041]在圖中，為了清晰，可以夸大層和區(qū)域的厚度，并且在附圖的整個描述中相同的附圖標記表示相同的元件。
[0042]雖然術(shù)語第一、第二等可以在此用來描述各種元件，但是這些元件不應(yīng)受到這些術(shù)語限制。這些術(shù)語僅用于將一個元件與另一元件區(qū)分開。例如，第一元件可被稱為第二元件，類似地，第二元件可被稱為第一元件，而不背離示例實施方式的范圍。當在此使用時，術(shù)語“和/或”包括相關(guān)列舉項目中的一個或更多個項目的任意和所有組合。
[0043]將理解，如果一個元件被稱為“連接”或“聯(lián)接”到另一元件，則其可以直接連接或聯(lián)接到該另一元件，或者可以存在居間元件。相反，如果一個元件被稱為“直接連接”或“直接聯(lián)接”到另一元件，則沒有居間元件存在。用于描述元件之間的關(guān)系的其它詞語應(yīng)該以類似方式解釋(例如，“在……之間”與“直接在……之間”、“鄰近于”與“直接鄰近于”等)。
[0044]在此使用的術(shù)語僅用于描述特定實施方式的目的，而不意欲限制示例實施方式。當在此使用時，單數(shù)形式“一”和“該”也旨在包括復數(shù)形式，除非上下文清楚地作另外的表示。還將理解，如果在此使用，則術(shù)語“包括”和/或“包含”表明所述特征、整體、步驟、操作、元件和/或組件的存在，但是不排除一個或更多個其它特征、整體、步驟、操作、元件、組件和/或其組合的存在或添加。
[0045]為了便于描述，可以在此使用空間關(guān)系術(shù)語(例如，“在……下面”、“在……下”、“下部”、“在……上”、“上部”等)來描述一個元件或特征與另一元件或特征之間的如圖所示的關(guān)系。將理解，空間關(guān)系術(shù)語旨在包含除了圖中所描繪的取向之外，裝置在使用或操作中的不同取向。例如，如果圖中的裝置被翻轉(zhuǎn)，則被描述為在其它元件或特征“下”或“下面”的元件于是將被定位在所述其它元件或特征“上”。因而，例如，術(shù)語“在……下”能涵蓋上和下兩種取向。裝置可以被另外地取向(旋轉(zhuǎn)90度或以其它取向觀察或參照)，并且在此使用的空間關(guān)系描述語應(yīng)當被相應(yīng)地解釋。
[0046]在此參照截面圖示描述了示例實施方式，所述截面圖示是典型化的實施方式(和中間結(jié)構(gòu))的示意性圖示。這樣，由于例如制造技術(shù)和/或公差引起的相對于圖示的形狀的偏離是可以預期的。因而，示例實施方式不應(yīng)被解釋為限于在此示出的區(qū)域的特定形狀，而是可以包括例如由制造引起的形狀的偏離。例如，被示為矩形的注入?yún)^(qū)在其邊緣處可以具有圓化或彎曲的特征和/或梯度(例如注入濃度的梯度)，而不是從注入?yún)^(qū)到非注入?yún)^(qū)的突然變化。同樣地，通過注入形成的埋入?yún)^(qū)可導致埋入?yún)^(qū)與通過其可發(fā)生注入的表面之間的區(qū)域中的一些注入。因而，圖中示出的區(qū)域本質(zhì)上是示意性的，它們的形狀不必然示出裝置的區(qū)域的實際形狀，并且不限制范圍。
[0047]還應(yīng)該注意，在一些備選實施中，所示的功能/動作可不按照圖中所示的順序發(fā)生。例如，取決于涉及到的功能/動作，順序示出的兩幅圖可以實際上幾乎同時被執(zhí)行，或者有時可以以相反的順序被執(zhí)行。
[0048]除非另外地定義，在此使用的所有術(shù)語(包括技術(shù)術(shù)語和科學術(shù)語)具有與示例實施方式所屬的領(lǐng)域中的普通技術(shù)人員通常理解的相同的含義。還將理解，術(shù)語(諸如在通用字典中所定義的那些)應(yīng)被解釋為具有與其在相關(guān)領(lǐng)域的背景中的含義一致的含義，且將不在理想化或過度形式化的意義上被解釋，除非在此明確地這樣定義。
[0049]為了更具體地描述示例實施方式，將參照附圖詳細描述各特征。然而，所描述的示例實施方式不限于此。
[0050]下面，將參照附圖描述根據(jù)示例實施方式的半導體器件。
[0051]圖1為示出根據(jù)本發(fā)明構(gòu)思的一示例實施方式的半導體器件的平面圖。圖2A、圖2B和圖2C分別為沿圖1的線A-A'、B-B'和C_C,截取的截面圖。
[0052]參照圖1、圖2A、圖2B和圖2C，第一層間絕緣層101和第二層間絕緣層102可順序地設(shè)置在襯底100上。襯底100可以是半導體襯底。例如，襯底100可以是硅襯底、鍺襯底或硅鍺襯底。襯底100可以是其上形成晶體管和/或存儲單元的襯底。
[0053]第一導電線MLl可以設(shè)置在第一層間絕緣層101上。第一導電線MLl可以通過第一導電柱CPl電連接至襯底100，第一導電柱CPl穿透第一層間絕緣層101和設(shè)置在第一層間絕緣層101上的蝕刻停止層110。在一些示例實施方式中，第一導電線MLl可以通過第一導電柱CPl電連接至襯底100的晶體管和/或存儲單元。
[0054]第二導電線ML2可以設(shè)置在第一導電線MLl上。第二導電線ML2可以通過第一覆蓋層111而與第一導電線MLl絕緣。第二導電線ML2可以通過第二導電柱CP2電連接至襯底100，第二導電柱CP2穿透第一和第二層間絕緣層101和102、蝕刻停止層110、以及第一覆蓋層111。每個第二導電柱CP2可以包括穿透蝕刻停止層110和第一層間絕緣層101的第一部分141和穿透第一覆蓋層111和第二層間絕緣層102的第二部分142。在平面圖中，第一導電柱CPl可以沿y方向布置成Z字形。在平面圖中，第二導電柱CP2也可以沿y方向布置成Z字形。然而，本發(fā)明構(gòu)思的示例實施方式不限于此。第一和第二導電柱CPl和CP2的布置可以依據(jù)形成在襯底100上的晶體管和/或存儲單元的結(jié)構(gòu)和布置而被改變。
[0055]第一導電線MLl可包括第一金屬圖案161和沿著第一金屬圖案161的側(cè)壁和底表面設(shè)置的第一阻擋圖案131。第一阻擋圖案131可以不覆蓋第一金屬圖案161的頂表面。第二導電線ML2可以包括第二金屬圖案166和沿著第二金屬圖案166的側(cè)壁和底表面設(shè)置的第二阻擋圖案136。第二阻擋圖案136可以不覆蓋第二金屬圖案166的頂表面。例如，第一和第二金屬圖案161和166可以包括銅(Cu)和/或鋁(Al)。在圖1中，第一導電線MLl和第二導電線ML2可以彼此平行。然而，本發(fā)明構(gòu)思的示例實施方式不限于此。第一和第二導電線MLl和ML2的延伸方向可以依據(jù)形成在襯底100上的晶體管和/或存儲單元的結(jié)構(gòu)和布置而被改變。第一和第二阻擋圖案131和136可以包括導電金屬氮化物。例如,第一和第二阻擋圖案131和136可以包括鈦氮化物(TiN)、鎢氮化物(WN)、以及鉭氮化物(TaN)中的至少一種。例如，第一和第二導電柱CPl和CP2可以包括摻雜半導體(例如摻雜娃)、金屬(例如鎢)、導電金屬氮化物(例如鈦氮化物或鉭氮化物)、過渡金屬(例如鈦或鉭)、以及導電金屬半導體化合物(例如金屬硅化物)中的至少一種。
[0056]第一和第二層間絕緣層101和102中的每一個可以包括硅氧化物層。蝕刻停止層110可包括相對于第一和第二層間絕緣層101和102具有蝕刻選擇性的材料。例如，蝕刻停止層110可以包括硅氮化物層、硅氮氧化物層和/或硅碳氮化物(SiCN)層。
[0057]第一氣隙AGl可以設(shè)置在第一導電線MLl之間。下文中，氣隙是指其中沒有提供固相材料的基本上空的區(qū)域。第一氣隙AGl可以被第一成型層121覆蓋，第一成型層(moldinglayer) 121從第一覆蓋層111與第一導電線MLl之間延伸到第一導電線MLl之間的區(qū)域中。每個第一氣隙AGl可以是由彼此相鄰的第一導電線MLl的側(cè)壁、第一成型層121的底表面、以及蝕刻停止層110的頂表面限定的區(qū)域。
[0058]第一成型層121和第一覆蓋層111可以在第一導電線MLl之間延伸。換言之,第一成型層121可以從第一導電線MLl的頂表面延伸到第一導電線MLl的側(cè)壁上。結(jié)果，高度差ST可出現(xiàn)在第一成型層121的底表面與第一導電線MLl的頂表面之間。由第一成型層121限定的第一氣隙AGl的高度h2可以小于第一導電線MLl的高度hi。在一些實施方式中，高度差ST可具有第一導電線MLl的高度hi的約20%至約80%的范圍。
[0059]第二成型層122和第二覆蓋層112可以順序地設(shè)置在第二導電線ML2上。第二成型層122和第二覆蓋層112可以在第二導電線ML2之間延伸。換言之，第二成型層122可以從第二導電線ML2的頂表面延伸到第二導電線ML2的側(cè)壁上。結(jié)果，高度差可出現(xiàn)在第二成型層122的底表面與第二導電線ML2的頂表面之間。
[0060]第二氣隙AG2可以設(shè)置在第二導電線ML2之間。第二氣隙AG2可以從第二導電線ML2之間延伸到第一導電線MLl之間的區(qū)域中。每個第二氣隙AG2可以是由第二成型層122的底表面、第二導電線ML2的側(cè)壁、以及第一成型層121的頂表面限定的區(qū)域。更具體地，第二氣隙AG2的下部可以由設(shè)置在第一成型層121上的第一覆蓋層111限定。[0061]例如，第一和第二成型層121和122可以分別包括硅氧化物層。第一和第二覆蓋層111和112中的每一個可以包括硅氮化物層、硅氮氧化物層、以及硅碳氮化物(SiCN)層中的至少一種。
[0062]為了說明的容易和方便，在本發(fā)明構(gòu)思的示例實施方式中示出了兩層導電線。然而，本發(fā)明構(gòu)思的示例實施方式不限于此。本發(fā)明構(gòu)思的示例實施方式可以應(yīng)用于三層或更多層導電線。在此情況下，設(shè)置在相等于或高于第三層的高度的高度處的導電線之間的氣隙可以具有與第二氣隙AG2類似的形狀。
[0063]隨著半導體器件的集成度提高，導電線之間的距離會減小，并且RC延遲會由于導電線之間的干擾而增加。如果氣隙形成在導電線之間，則干擾現(xiàn)象可以通過具有比一般絕緣層的介電常數(shù)低的介電常數(shù)的氣隙減小。然而，隨著導電線之間的距離進一步減小，金屬材料可經(jīng)過絕緣層擴散到導電線之間的氣隙中。特別地，由流經(jīng)導電線的電流弓丨起的電場可集中在導電線的上部處，從而加大金屬材料的擴散。
[0064]根據(jù)又一示例實施方式，導電線之間的間隙可裝有除空氣之外的具有比一般絕緣層的介電常數(shù)低的介電常數(shù)的氣態(tài)介質(zhì)，或者可以既包含空氣還包含該氣態(tài)介質(zhì)。例如，該氣態(tài)介質(zhì)可以具有比硅氧化物低的介電常數(shù)。
[0065]圖2D為根據(jù)圖1所示的本發(fā)明構(gòu)思的示例實施方式的第一導電線和氣隙的放大圖。
[0066]根據(jù)本發(fā)明構(gòu)思的不例實施方式，第一成型層121可以從第一導電線MLl的頂表面延伸到第一導電線MLl的上部側(cè)壁上。因此，可以增加從一個第一金屬圖案161擴散到與之相鄰的另一第一金屬圖案161的金屬原子的擴散距離。在圖2D中，箭頭表示金屬原子的擴散距離。隨著金屬原子的擴散距離增加，可以減小或解除半導體器件的與時間相關(guān)的介質(zhì)擊穿(TDDB)現(xiàn)象。此外，在本發(fā)明構(gòu)思的該示例實施方式中，第一氣隙AGl設(shè)置在第一金屬圖案161之間的區(qū)域的下部中，第二氣隙AG2設(shè)置在第一金屬圖案161之間的區(qū)域的上部中。因此，可以進一步減少第一金屬圖案161之間的干擾。
[0067]圖3至圖10為示出根據(jù)本發(fā)明構(gòu)思的一示例實施方式的制造半導體器件的方法的截面圖。圖3至圖10為沿圖1的線A-A'截取的截面圖。
[0068]參照圖1和圖3，第一層間絕緣層101和蝕刻停止層110可以順序地設(shè)置在襯底100上。襯底100可以是其上形成晶體管和/或存儲單元的襯底。第一層間絕緣層101可以是其中形成導電柱的電介質(zhì)層，如參照圖2B和圖2C所述。例如，第一層間絕緣層101可以包括硅氧化物層。蝕刻停止層110可以包括相對于第一層間絕緣層101具有蝕刻選擇性的材料。例如，蝕刻停止層110可以包括硅氮化物層、硅氮氧化物層、以及硅碳氮化物(SiCN)層中的至少一種。第一層間絕緣層101和蝕刻停止層110中的每一個可以通過化學氣相沉積(CVD)工藝來形成。
[0069]第一絕緣圖案151可以設(shè)置在蝕刻停止層110上。第一絕緣圖案151可以包括Si02*Si0CH。SiOCH可以是多孔的。第一絕緣圖案151可以通過在圖1的X方向上延伸的溝槽TC而彼此分隔開。
[0070]第一阻擋層130和第一金屬層160可以順序地形成在第一絕緣圖案151上。第一阻擋層130可以沿第一絕緣圖案151的側(cè)壁和頂表面保形地形成。第一金屬層160可以設(shè)置在第一阻擋層130上并且可以填充溝槽TC。第一阻擋層130可以包括鈦氮化物(TiN)、鎢氮化物(WN)、以及鉭氮化物(TaN)中的至少一種。第一金屬層160可以包括銅(Cu)和/或鋁(Al)。在一些示例實施方式中，第一阻擋層130和第一金屬層160中的每一個可以通過派射工藝來形成。
[0071]參照圖1和圖4，可以執(zhí)行平坦化工藝來由第一阻擋層130和第一金屬層160形成被限制在溝槽TC內(nèi)的第一導電線MLl。每個第一導電線MLl可以包括第一金屬圖案161和第一阻擋圖案131。平坦化工藝可以包括化學機械拋光(CMP)工藝。之后，第一絕緣圖案151可以被去除。第一絕緣圖案151的去除工藝可以包括等離子體蝕刻工藝。
[0072]第一犧牲層170可以形成在通過第一絕緣圖案151的去除而獲得的所得結(jié)構(gòu)上。第一犧牲層170可以填充第一導電線MLl之間的區(qū)域。第一犧牲層170可以包括碳。例如，第一犧牲層170可以是硅有機混合(SOH)層。第一犧牲層170可以通過CVD工藝來形成。
[0073]參照圖1和圖5，第一犧牲層170的上部可以被蝕刻而形成第一犧牲圖案171，第一犧牲圖案171的頂表面低于第一導電線MLl的頂表面。例如，第一犧牲層170可以通過回蝕刻工藝而被蝕刻。第一犧牲圖案171的高度h2可以在第一導電線MLl的高度hi的約20%至約80%的范圍內(nèi)。凹入?yún)^(qū)域RS可以通過對犧牲層170執(zhí)行的蝕刻工藝來形成。凹入?yún)^(qū)域RS可以由第一導電線MLl的側(cè)壁和第一犧牲圖案171的頂表面限定。
[0074]第一成型層121可以形成來覆蓋第一導電線MLl和第一犧牲圖案171。第一成型層121可以沿著限定凹入?yún)^(qū)域RS的第一導電線MLl的上部側(cè)壁延伸。第一成型層121可以沿著凹入?yún)^(qū)域RS的底表面和側(cè)壁保形地形成。
[0075]例如，第一成型層121可以包括Si02、Si0CH、Si0C和SiON中的至少一種。第一成型層121可以包括多孔材料。第一成型層121可以通過原子層沉積(ALD)工藝形成。第一成型層121的厚度可以小于第一導電線MLl的高度hi。例如，第一成型層121的厚度可以基本上等于或小于第一導電線MLl的高度hi的三分之一(1/3)。
[0076]參照圖1和圖6，第一成型層121下面的第一犧牲圖案171可以被去除從而形成第一氣隙AG1。第一犧牲圖案171的去除工藝可以包括灰化工藝和/或紫外線照射工藝。因為第一成型層121具有相對薄的厚度，所以由灰化工藝和/或紫外線照射工藝所引起的副產(chǎn)物可以穿過第一成型層121，然后可以被排出。
[0077]參照圖1和圖7，第一覆蓋層111可以形成在第一成型層121上。第一覆蓋層111可以沿著第一成型層121保形地形成。凹入?yún)^(qū)域RS可以沒有以第一成型層121和第一覆蓋層111完全填充。第一覆蓋層111可以包括硅氮化物層、硅氮氧化物層和硅碳氮化物(SiCN)層中的至少一種。在一些示例實施方式中，第一覆蓋層111可以通過CVD工藝形成。
[0078]參照圖1和圖8，第二導電線ML2可以形成在第一覆蓋層111上。第二導電線ML2的形成方法可以與參照圖3和圖4描述的第一導電線的形成方法相同。第二犧牲層175可以形成來覆蓋第二導電線ML2。第二犧牲層175可以延伸到凹入?yún)^(qū)域RS中。第二犧牲層175可以由與圖4的第一犧牲層170相同的材料形成。
[0079]參照圖1和圖9，第二犧牲層175的上部可以被蝕刻而形成第二犧牲圖案176，第二犧牲圖案176的頂表面低于第二導電線ML2的頂表面。例如，第二犧牲層175的蝕刻工藝可以包括回蝕刻工藝。每個第二犧牲圖案176的上部可以形成在第二導電線ML2之間，且每個第二犧牲圖案176的下部可以延伸到每個凹入?yún)^(qū)域RS中。第二成型層122可以形成來覆蓋第二犧牲圖案176和第二導電線ML2。第二成型層122可以由與第一成型層121相同的材料形成。此外，第二成型層122可以通過與第一成型層121相同的方法形成。
[0080]參照圖1和圖10，設(shè)置在第二成型層122下面的第二犧牲圖案176可以被去除而形成第二氣隙AG2。第二犧牲圖案176的去除工藝可以包括灰化工藝和/或紫外線照射工藝。因為第二成型層122具有相對薄的厚度，所以由灰化工藝和/或紫外線照射工藝產(chǎn)生的副產(chǎn)物可以穿過第二成型層122，然后可以被排出。
[0081]為了解釋的容易和方便，在本發(fā)明構(gòu)思的示例實施方式中示出了兩層導電線。然而，本發(fā)明構(gòu)思的示例實施方式不限于此。本發(fā)明構(gòu)思的示例實施方式可以應(yīng)用于三層或更多層導電線。
[0082]根據(jù)本發(fā)明構(gòu)思的一些示例實施方式，可以增加從一個第一金屬圖案161擴散到與之相鄰的另一第一金屬圖案161的金屬原子的擴散距離。因此，可以減小或解除半導體器件的與時間相關(guān)的介質(zhì)擊穿(TDDB)現(xiàn)象。
[0083]圖11至圖14為示出根據(jù)本發(fā)明構(gòu)思的另一示例實施方式的半導體器件及其制造方法的截面圖。圖11至圖14為沿圖1的線A-A'截取的截面圖。在本示例實施方式中，為了解釋的容易和方便，對于與上述實施方式中所描述的相同的元件的描述將被省略或簡要提及。
[0084]參照圖1和圖11，填充凹入?yún)^(qū)域RS的第三犧牲圖案178可以形成在參照圖6描述的所得結(jié)構(gòu)上。在本不例實施方式中，圖6的第一氣隙AGl被定義為第一間隙區(qū)AG1_1。第三犧牲層可以形成在第一成型層121上，然后可以對第三犧牲層執(zhí)行回蝕刻工藝直到暴露第一導電線MLl的頂表面上的第一成型層121。于是，可以形成第三犧牲圖案178。第三犧牲圖案178可以由與參照圖5描述的第一犧牲圖案171相同的材料形成。
[0085]參照圖1和圖12，第三成型層123可以形成在第三犧牲圖案178上。第三成型層123可以包括與第一成型層121相同的材料。第三成型層123可以與第一導電線MLl的頂表面上的第一成型層121接觸。
[0086]參照圖1和圖13，第三犧牲圖案178可以被去除，從而形成第二間隙區(qū)AG1_2。結(jié)果，可以形成第一氣隙AG1。每個第一氣隙AGl包括第一間隙區(qū)AG1_1和設(shè)置在第一間隙區(qū)AG1_1上的第二間隙區(qū)AG1_2。每個第一氣隙AGl的第一和第二間隙區(qū)AG_1和AG1_2彼此可以被第一成型層121隔離。第二間隙區(qū)AG1_2的底表面和側(cè)壁可以由第一成型層121定義，并且第二間隙區(qū)AG1_2的頂表面可以由第三成型層123定義。第一覆蓋層111可以形成在第三成型層123上。
[0087]參照圖1和圖14，參照圖11至圖13描述的工藝可以被重復地執(zhí)行，以形成第二導電線ML2和第二導電線ML2之間的第二氣隙AG2。第二氣隙AG2可以包括第二導電線ML2之間的下部區(qū)域中的第一間隙區(qū)AG2_1和第二導電線ML2之間的上部區(qū)域中的第二間隙區(qū)AG2_2。第一間隙區(qū)AG2_1可以通過第二成型層122與第二間隙區(qū)AG2_2分隔開。第二間隙區(qū)AG2_2的底表面和側(cè)壁可以由第二成型層122定義，并且第二間隙區(qū)AG2_2的頂表面可以由第四成型層124定義。第二覆蓋層112可以形成在第四成型層124上。
[0088]圖15至圖18為示出根據(jù)本發(fā)明構(gòu)思的再一示例實施方式的半導體器件及其制造方法的截面圖。圖15至圖18為沿圖1的線A-A'截取的截面圖。在本示例實施方式中，為了解釋的容易和方便，對與上述示例中所描述的相同的元件的描述將被省略或簡要提及。
[0089]參照圖1和圖15，第一成型層121和第一覆蓋層111可以順序地形成在參照圖4描述的第一導電線MLl上。不同于圖4，第一犧牲層170的形成工藝可以被省去。結(jié)果，第一成型層121的底表面可以與蝕刻停止層110接觸。
[0090]參照圖1和圖16，第二導電線ML2可以形成在第一覆蓋層111上。第二導電線ML2可以通過與參照圖3和圖4描述的第一導電線的形成方法相同的方法形成。第二犧牲層175可以形成來覆蓋第二導電線ML2。第二犧牲層175可以在第一導電線MLl之間延伸。第二犧牲層175可以由與圖4的第一犧牲層170相同的材料形成。
[0091]參照圖1和圖17，第二犧牲層175的上部可以被蝕刻而形成第二犧牲圖案176，第二犧牲圖案176的頂表面低于第二導電線ML2的頂表面。例如，第二犧牲層175的蝕刻工藝可以包括回蝕刻工藝。每個第二犧牲圖案176的上部可以形成在彼此相鄰的第二導電線ML2之間，并且每個第二犧牲圖案176的下部可以形成在彼此相鄰的第一導電線MLl之間。第二成型層122可以形成來覆蓋第二犧牲圖案176和第二導電線ML2。第二成型層122可以由與第一成型層121相同的材料形成。另外，第二成型層122可以通過與第一成型層121相同的方法形成。
[0092]參照圖1和圖18，設(shè)置在第二成型層122下面的第二犧牲圖案176可以被去除而形成第二氣隙AG2。第二犧牲圖案176的去除工藝可以包括灰化工藝和/或紫外線照射工藝。因為第二成型層122具有相對薄的厚度，所以由灰化工藝和/或紫外線照射工藝引起的副產(chǎn)物可以穿過第二成型層122，然后可以被排出。第二覆蓋層112可以形成在第二成型層122上。第二覆蓋層112可以由硅氮化物層、硅氮氧化物層和/或硅碳氮化物(SiCN)層中的至少一種形成。
[0093]第三導電線ML3可以形成在第二覆蓋層112上。第三氣隙AG3可以形成在第三導電線ML3之間。第三導電線ML3和第三氣隙AG3可以通過重復地執(zhí)行與第二導電線ML2和第二氣隙AG2的形成工藝相同的工藝來形成。第五成型層125和第三覆蓋層113可以順序地形成在第三導電線ML3上。
[0094]如以上所討論的，導電線之間的間隙可裝有除空氣之外的具有比一般絕緣層的介電常數(shù)低的介電常數(shù)的氣態(tài)介質(zhì)，或者可以既裝有空氣又裝有該氣態(tài)介質(zhì)。根據(jù)示例實施方式，第一間隙(例如圖10所示的AGl或圖14所示的AGl的AG1_1)和第二間隙(例如圖10所示的AG2或圖14所示的AGl的AG1_2)可裝有不同的氣態(tài)介質(zhì)。例如，第一間隙(例如圖10所示的AGl或圖14所示的AG1_1)可裝有空氣，第二間隙(例如圖10所示的AG2或圖14所示的AG1_2)可裝有不同于空氣的氣體，該氣體具有比例如硅氧化物低的介電常數(shù)。根據(jù)另一示例實施方式，間隙可裝有氣態(tài)介質(zhì)的混合物。例如，第一氣隙(例如圖10所示的AGl)或者氣隙的第一間隙區(qū)(例如圖14所示的AGl的AG1_1)或者第二氣隙(例如圖18所示的AG2)可以裝有至少兩種不同的氣體(例如空氣和不同于空氣的具有低于例如硅氧化物的介電常數(shù)的氣體)。另外，圖18所示的氣隙AG2可以看作通過將第一導電線之間的間隙和第二導電線之間的間隙連成一體來形成。
[0095]圖19為示出根據(jù)本發(fā)明構(gòu)思的又一示例實施方式的半導體器件及其制造方法的截面圖。圖19為沿圖1的線A-A'截取的截面圖。在本示例實施方式中，為了解釋的容易和方便，對與上述實施方式中所述的相同的元件的描述將被省略或簡要提及。
[0096]在本不例實施方式中，第一導電線MLl還可以包括分別覆蓋第一金屬圖案161的頂表面的第一保護圖案164。第二導電線ML2還可以包括分別覆蓋第二金屬圖案166的頂表面的第二保護圖案169。第一保護圖案164可以通過在形成第一成型層121之前在第一金屬圖案161的暴露的頂表面上沉積或生長金屬層來形成。第一保護圖案164可以包括與第一金屬圖案161不同的金屬材料。例如，第一保護圖案164可以包括鈷。第二保護圖案169可以由與第一保護圖案164相同的材料形成。第二保護圖案169可以通過與第一保護圖案164相同的方法形成。
[0097]上述示例實施方式中描述的半導體器件可以用各種封裝技術(shù)來封裝。例如，根據(jù)上述示例實施方式的半導體器件可以用下述任一種封裝:層疊封裝(POP)技術(shù)、球柵陣列(BGA)技術(shù)、芯片級封裝(CSP)技術(shù)、帶引線的塑料芯片載體(PLCC)技術(shù)、塑料雙列直插封裝(PDIP)技術(shù)、窩伏爾組件中的管芯(die in waffle pack)技術(shù)、晶片形式的管芯(die inwafer form)技術(shù)、板上芯片(COB)技術(shù)、陶瓷雙列直插封裝(CERDIP)技術(shù)、塑料公制四方扁平封裝(PMQFP)技術(shù)、塑料四方扁平封裝(PQFP)技術(shù)、小外形封裝(SOIC)技術(shù)、緊縮小外形封裝(SSOP)技術(shù)、薄小外形封裝(TSOP)技術(shù)、薄四方扁平封裝(TQFP)技術(shù)、系統(tǒng)級封裝(SIP)技術(shù)、多芯片封裝(MCP)技術(shù)、晶片級制造封裝(WFP)技術(shù)和晶片級處理堆疊封裝(WSP)技術(shù)。
[0098]其中安裝根據(jù)以上示例實施方式的半導體器件的封裝還可以包括執(zhí)行至少一種其他功能的至少一個半導體器件(例如控制器和/或邏輯器件)。
[0099]圖20為示出包括根據(jù)本發(fā)明構(gòu)思的一示例實施方式的半導體器件的電子系統(tǒng)的一示例的示意框圖。
[0100]參照圖20，根據(jù)本發(fā)明構(gòu)思的本示例實施方式的電子系統(tǒng)1100可以包括控制器1110、輸入/輸出(I/O)單元1120、存儲器件1130、接口單元1140和數(shù)據(jù)總線1150?？刂破?110、I/O單元1120、存儲器件1130和接口單元1140中的至少兩個可以通過數(shù)據(jù)總線1150彼此通信。數(shù)據(jù)總線1150可以對應(yīng)于電信號通過其傳輸?shù)穆窂健?br>
[0101]控制器1110可以包括微處理器、數(shù)字信號處理器、微控制器、以及其他邏輯器件中的至少一種，所述其他邏輯器件具有與微處理器、數(shù)字信號處理器和微控制器中的任一種相似的功能。如果上述示例實施方式中的半導體器件被實現(xiàn)為邏輯器件，則控制器1110可以包括上述示例實施方式中的半導體器件中的至少一種。I/o單元1120可以包括鍵板、鍵盤和/或顯示單元。存儲器件1130可以儲存數(shù)據(jù)和/或指令。存儲器件1130可以包括根據(jù)上述示例實施方式的半導體器件中的至少一種。存儲器件1130還可以包括不同于上述半導體器件的另一種半導體存儲器件。接口單元1140可以發(fā)送電數(shù)據(jù)到通信網(wǎng)絡(luò)，或可以從通信網(wǎng)絡(luò)接收電數(shù)據(jù)。接口單元1140可通過無線電或電纜操作。例如，接口單元1140可以包括用于無線通信的天線或用于電纜通信的收發(fā)器。盡管附圖中沒有示出，但是電子系統(tǒng)1100還可以包括快速DRAM器件和/或快速SRAM器件，其用作用于改善控制器1110的操作的高速緩沖存儲器。
[0102]電子系統(tǒng)1100可以應(yīng)用于個人數(shù)字助理(PDA)、便攜式計算機、上網(wǎng)本、無繩電話、移動電話、數(shù)字音樂播放器、存儲卡或其他電子產(chǎn)品。其他電子產(chǎn)品可以通過無線電接收或發(fā)送信息數(shù)據(jù)。
[0103]圖21為示出包括根據(jù)本發(fā)明構(gòu)思的一示例實施方式的半導體器件的存儲卡的一示例的示意框圖。
[0104]參照圖21，根據(jù)本發(fā)明構(gòu)思的本示例實施方式的存儲卡1200可以包括存儲器件1210。存儲器件1210可以包括根據(jù)上述示例實施方式的半導體器件中的至少一種。在其他示例實施方式中，存儲器件1210還可以包括不同于根據(jù)上述示例實施方式的半導體器件的其它類型的半導體存儲器件。存儲卡1200可以包括控制主機和存儲器件1210之間的數(shù)據(jù)通信的存儲控制器1220。
[0105]存儲控制器1220可以包括控制存儲卡1200的全局操作的中央處理器(CPU) 1222。此外，存儲控制器1220可以包括用作CPU 1222的運算存儲器的SRAM器件1221。此外，存儲控制器1220還可以包括主機接口單元1223和存儲器接口單元1225。主機接口單元1223可以配置為包括存儲卡1200和主機之間的數(shù)據(jù)通信協(xié)議。存儲器接口單元1225可以將存儲控制器1220連接到存儲器件1210。存儲控制器1220還可以包括錯誤檢查和校正(ECC)模塊1224。ECC模塊1224可以檢測并校正從存儲器件1210讀出的數(shù)據(jù)的錯誤。盡管沒有在附圖中示出，但是存儲卡1200還可以包括存儲代碼數(shù)據(jù)以與主機連接的只讀存儲器(ROM)器件。存儲卡1200可以被用作便攜式數(shù)據(jù)存儲卡?；蛘撸鎯?200可以被實現(xiàn)為用作計算機系統(tǒng)的硬盤的固態(tài)盤(SSD)。
[0106]根據(jù)本發(fā)明構(gòu)思的上述示例實施方式，可以實現(xiàn)具有高可靠性的半導體器件。另夕卜，可以實現(xiàn)高度集成的半導體器件。
[0107]雖然已經(jīng)參照示例實施方式描述了本發(fā)明構(gòu)思，但是對本領(lǐng)域技術(shù)人員而言顯然的是，可以進行各種改變和修改而不背離本發(fā)明構(gòu)思的精神和范圍。因此，應(yīng)該理解，以上示例實施方式不是限制性的，而是說明性的。因而，本發(fā)明構(gòu)思的范圍將由權(quán)利要求及其等價物的最寬可允許解釋來確定，且不應(yīng)被以上描述約束或限制。
[0108]本申請要求于2013年2月13日提交的韓國專利申請第10-2013-0015297號的優(yōu)先權(quán)，其整體通過引用結(jié)合于此。
【權(quán)利要求】
1.一種半導體器件，包括: 在襯底上的第一導電線；以及 第一成型層，其覆蓋所述第一導電線， 所述第一導電線在相鄰的第一導電線之間具有第一間隙和第二間隙， 所述第一成型層的底表面和所述第一導電線的位于所述第一成型層的底表面之下的側(cè)壁共同限定所述第一間隙，以及 所述第一成型層的頂表面和所述第一導電線的位于所述第一成型層的頂表面之上的側(cè)壁共同限定所述第二間隙。
2.根據(jù)權(quán)利要求1所述的半導體器件，其中 所述第一成型層在所述第一導電線之間延伸，以及 所述第一間隙通過所述第一成型層與所述第二間隙分隔開。
3.根據(jù)權(quán)利要求1所述的半導體器件，還包括: 在所述第一成型層上的覆蓋層；以及 在所述覆蓋層上的第二導電線。
4.根據(jù)權(quán)利要求3所述的半導體器件，其中 所述覆蓋層在所述第一導電線之間延伸，以及 所述第一間隙通過所述覆蓋層和所述第一成型層與所述第二間隙分隔開。
5.根據(jù)權(quán)利要求3所述的半導體器件，其中所述第二間隙位于所述覆蓋層與所述第一成型層之間。
6.根據(jù)權(quán)利要求5所述的半導體器件，還包括: 所述覆蓋層與所述第二間隙之間的第二成型層。
7.根據(jù)權(quán)利要求3所述的半導體器件，其中所述第二間隙在所述第二導電線之間延伸。
8.根據(jù)權(quán)利要求7所述的半導體器件，還包括: 覆蓋所述第二導電線的第二成型層，所述第二成型層在所述第二導電線之間延伸，所述第二間隙還由所述第二成型層的底表面和所述第二導電線的位于所述第二成型層的底表面之下的側(cè)壁限定。
9.根據(jù)權(quán)利要求1所述的半導體器件，其中 高度差在所述第一成型層的所述底表面和所述第一導電線的頂表面之間出現(xiàn)，以及 所述高度差在所述第一導電線的高度的20%至80%的范圍內(nèi)。
10.一種制造半導體器件的方法，所述方法包括: 在襯底上形成第一導電線； 形成填充所述第一導電線之間的區(qū)域的第一犧牲層； 去除所述第一犧牲層的上部從而在所述第一導電線之間形成凹入?yún)^(qū)域； 形成覆蓋所述第一導電線和所述凹入?yún)^(qū)域的第一成型層；以及 去除所述第一犧牲層從而形成第一間隙。
11.根據(jù)權(quán)利要求10所述的方法，其中 形成第一成型層包括形成部分地延伸到所述第一導電線的側(cè)壁上的所述第一成型層，以及所述第一導電線的所述側(cè)壁的一部分限定所述凹入?yún)^(qū)域。
12.根據(jù)權(quán)利要求10所述的方法，還包括: 在所述第一成型層上形成覆蓋層； 在所述覆蓋層上形成第二導電線； 在所述第二導電線之間形成第二犧牲圖案； 形成覆蓋所述第二導電線和所述第二犧牲圖案的第二成型層，所述第二成型層在所述第二導電線之間延伸；以及 去除所述第二犧牲圖案從而在所述第二導電線之間形成第二間隙。
13.根據(jù)權(quán)利要求12所述的方法，其中 所述覆蓋層和所述第二犧牲圖案延伸到所述凹入?yún)^(qū)域中，以及去除所述第二犧牲圖案從而形成第二間隙包括形成在所述第一導電線之間延伸的所述第二間隙。
14.根據(jù)權(quán)利要求10所述的方法，還包括: 在所述第一成型層上形成填充所述凹入?yún)^(qū)域的第三犧牲圖案； 在所述第三犧牲圖案上形成第三成型層；以及 去除所述第三犧牲圖案從而在所述第三成型層與所述第一成型層之間形成第二間隙。
15.根據(jù)權(quán)利要求10所述的方法，其中去除所述第一犧牲層包括執(zhí)行從灰化工藝和紫外線照射工藝中選出的一種工藝。
16.—種半導體器件,包括: 第一導電線，其通過裝有第一氣態(tài)介質(zhì)的第一間隙而彼此分隔開，所述第一間隙鄰近于所述第一導電線的最下部；以及 第一成型層，其覆蓋所述第一導電線的上表面，所述第一成型層定義所述第一間隙的上表面或所述第一間隙的底表面。
17.根據(jù)權(quán)利要求16所述的半導體器件，其中所述第一氣態(tài)介質(zhì)具有比硅氧化物的介電常數(shù)低的介電常數(shù)。
18.根據(jù)權(quán)利要求16所述的半導體器件，還包括: 第二導電線，其分別在所述第一導電線上方， 所述第二導電線通過裝有第二氣態(tài)介質(zhì)的第二間隙而彼此分隔開，以及 所述第二間隙鄰近于所述第二導電線的最下部；以及 第二成型層，其覆蓋所述第二導電線的上表面，所述第二成型層定義所述第二間隙的上表面。
19.根據(jù)權(quán)利要求18所述的半導體器件，其中 所述第一成型層為下述之一:(i)置于所述第一間隙與所述第二間隙之間，以及(ii)定義所述第一間隙的所述底表面，以及 如果所述第一成型層 定義所述第一間隙的所述底表面，則所述第一間隙分別與所述第二間隙是一體的，且所述第二間隙鄰近所述第二導電線的所述最下部和所述第一導電線的最上部。
20.根據(jù)權(quán)利要求18所述的半導體器件，其中 所述第一間隙分別與所述第二間隙是一體的，以及所述第一氣態(tài)介質(zhì)不同于所述第二氣態(tài)介質(zhì)。
21.根據(jù)權(quán)利要求18所述的半導體器件，其中 所述第一成型層被置于所述第一間隙和所述第二間隙之間，以及 所述第一氣態(tài)介質(zhì)不同于所述第二氣態(tài)介質(zhì)。
22.根據(jù)權(quán)利要求18所述的半導體器件，其中 所述第一間隙分別與所述第二間隙是一體的，以及 所述第一氣態(tài)介質(zhì)與所述第二氣態(tài)介質(zhì)相同。
23.根據(jù)權(quán)利要求18所述的半導體器件，其中 所述第一成型層被置于所述第一間隙和所述第二間隙之間，以及 所述第一氣態(tài)介質(zhì)與所述第二氣態(tài)介質(zhì)相同。
24.根據(jù)權(quán)利要求16所述的半導體器件，其中 所述第一導電線還通過裝有第二氣態(tài)介質(zhì)的第二間隙而彼此分隔開， 所述第二間隙鄰近所述第一導電線的最上部，以及 所述第一成型層從所述第一導電線的所述上表面延伸到所述第一導電線的上部側(cè)壁上，使得所述第一成型層定義所述第一間隙的所述上表面和所述第二間隙的下表面。
【文檔編號】H01L29/06GK103985740SQ201410032503
【公開日】2014年8月13日 申請日期:2014年1月23日 優(yōu)先權(quán)日:2013年2月13日
【發(fā)明者】李章熙, 白宗玟, 韓奎熙, 崔吉鉉, 洪琮沅 申請人:三星電子株式會社