用于連接管芯的互連結(jié)構(gòu)及其制造方法
【專利摘要】本發(fā)明公開一種結(jié)構(gòu)，該結(jié)構(gòu)包括第一芯片，第一芯片具有第一襯底以及位于第一襯底下方的第一介電層，其中第一金屬墊位于第一介電層中。第二芯片包括第二襯底、位于第二襯底上方并且接合至第一介電層的第二介電層以及位于第二介電層中的第二金屬墊。導(dǎo)電插塞包括從第一襯底的頂面延伸至第一金屬墊的頂面的第一部分以及從第一金屬墊的頂面延伸至第二金屬墊的頂面的第二部分。第二部分的邊緣與第一金屬墊的側(cè)壁物理接觸。介電層將導(dǎo)電插塞的第一部分與多個(gè)第一介電層間隔開。本發(fā)明公開了用于連接管芯的互連結(jié)構(gòu)及其制造方法。
【專利說明】用于連接管芯的互連結(jié)構(gòu)及其制造方法
[0001]交叉參考
[0002]本申請要求于2013年3月12日提交的名稱為“Interconnect Structure andMethod”的美國臨時(shí)申請N0.61/777,870的權(quán)益，并為2013年3月15提交的名稱為“Interconnect Structure and Method” 的共同待決的美國專利申請 N0.13/839，860 的部分繼續(xù)申請，其全部內(nèi)容結(jié)合于此作為參考。

【技術(shù)領(lǐng)域】
[0003]本發(fā)明總的來說涉及半導(dǎo)體領(lǐng)域，更具體地，涉及用于連接管芯的互連結(jié)構(gòu)及其制造方法。

【背景技術(shù)】
[0004]由于多種電子元件(例如，晶體管、二極管、電阻器、電容器等)的集成密度的持續(xù)提高，半導(dǎo)體工業(yè)經(jīng)歷了快速的發(fā)展。很大程度上，集成密度的提高來自于最小部件尺寸的不停減小(例如，將半導(dǎo)體工藝節(jié)點(diǎn)朝亞20nm節(jié)點(diǎn)縮小)，這允許更多的組件集成到給定面積中。由于小型化的需求，更高的速度和更大的帶寬以及低功率消耗以及潛在因素近期已經(jīng)增長，對半導(dǎo)體管芯的更小以及更有創(chuàng)造性的封裝技術(shù)的需求不斷增長。
[0005]由于半導(dǎo)體工藝更加進(jìn)步，出現(xiàn)了作為有效備選的堆疊半導(dǎo)體器件，從而進(jìn)一步減小半導(dǎo)體器件的物理尺寸。在堆疊半導(dǎo)體器件中，諸如邏輯、存儲、處理器電路等的有源電路等被制造在不同的半導(dǎo)體晶圓上。兩個(gè)或更多半導(dǎo)體晶圓可被安裝在彼此的頂部上以進(jìn)一步減小半導(dǎo)體器件的形狀因數(shù)。
[0006]兩個(gè)半導(dǎo)體晶圓可通過適合的接合技術(shù)接合在一起。通常使用的接合技術(shù)包括直接接合、化學(xué)激活接合、等離子體激活接合、陽極接合，共晶接合、玻璃粉接合、粘合接合、熱壓縮接合、反應(yīng)接合等。一旦兩個(gè)半導(dǎo)體晶圓接合在一起，兩個(gè)半導(dǎo)體晶圓之間的界面可在堆疊半導(dǎo)體晶圓之間提供導(dǎo)電通路。
[0007]可通過使用堆疊半導(dǎo)體器件來獲得更高的密度是堆疊半導(dǎo)體器件的一個(gè)優(yōu)點(diǎn)。此夕卜，堆疊半導(dǎo)體器件可獲得更小的形狀因數(shù)、高成本效益、增長的性能以及較低的功率消耗。


【發(fā)明內(nèi)容】

[0008]根據(jù)本發(fā)明的一個(gè)方面，提供了一種集成電路結(jié)構(gòu)，包括:第一半導(dǎo)體芯片，包括第一襯底、位于第一襯底下方的多個(gè)第一介電層、和位于多個(gè)第一介電層的一個(gè)介電層中的第一金屬墊；第二半導(dǎo)體芯片，包括第二襯底、位于第二襯底上方的多個(gè)第二介電層、和位于多個(gè)第二介電層的一個(gè)介電層中的第二金屬墊，第一介電層的底層接合至多個(gè)第二介電層的頂層；導(dǎo)電插塞，將第一金屬墊電連接至第二金屬墊，導(dǎo)電插塞包括從第一襯底的頂面延伸至第一金屬墊的頂面的第一部分、和從第一金屬墊的頂面延伸至第二金屬墊的頂面的第二部分，第二部分的邊緣與第一金屬墊的側(cè)壁物理接觸；以及第一電介質(zhì)層，形成圍繞導(dǎo)電插塞的第一部分的環(huán)，第一電介質(zhì)將導(dǎo)電插塞的第一部分與多個(gè)第一介電層分隔開。
[0009]優(yōu)選地，該集成電路結(jié)構(gòu)還包括:環(huán)繞第一電介質(zhì)層的第二電介質(zhì)層，第二電介質(zhì)層具有位于第一襯底上方的頂部以及與第一襯底的底面齊平的底面。
[0010]優(yōu)選地，導(dǎo)電插塞的第一部分還包括:位于第一襯底中的第一子部分；以及位于多個(gè)第一介電層中的第二子部分，第一子部分的寬度等于或者大于第二子部分的寬度。
[0011]優(yōu)選地，第一電介質(zhì)層具有與第一金屬墊的頂面相接觸的底面。
[0012]優(yōu)選地，導(dǎo)電插塞持續(xù)從第一襯底的頂面延伸至第二金屬墊的頂面。
[0013]優(yōu)選地，導(dǎo)電插塞包括:從第一襯底的頂面延伸至第二金屬墊的頂面的導(dǎo)電阻擋層；以及被導(dǎo)電阻擋層所包圍的填充金屬。
[0014]優(yōu)選地，第一半導(dǎo)體芯片包括圖像傳感器，并且第二半導(dǎo)體芯片包括專用集成電路(ASIC)。
[0015]根據(jù)本發(fā)明的另一方面，提供了一種集成電路結(jié)構(gòu)，包括:第一半導(dǎo)體芯片，包括第一襯底、位于第一襯底下方的多個(gè)第一介電層、和位于多個(gè)第一介電層的一個(gè)介電層中的第一金屬墊；第二半導(dǎo)體芯片，包括第二襯底、位于第二襯底下方的多個(gè)第二介電層、和位于多個(gè)第二介電層中的第二金屬墊，多個(gè)第一介電層的底層接合至多個(gè)第二介電層的頂層；導(dǎo)電插塞，將第一金屬墊電連接至第二金屬墊，導(dǎo)電插塞包括貫穿第一襯底的第一部分、位于多個(gè)第一介電層中的第二部分、和延伸到第一金屬墊的開口中的第三部分，該開口被第一金屬墊所環(huán)繞，第三部分延伸至第二金屬墊的頂面；以及第一電介質(zhì)層，環(huán)繞導(dǎo)電插塞的第一部分和第二部分，第一電介質(zhì)層的整體都高于第一金屬墊的頂面。
[0016]優(yōu)選地，該集成電路結(jié)構(gòu)還包括:環(huán)繞第一電介質(zhì)層的第二電介質(zhì)層，第二電介質(zhì)層的整體都基本上高于第一襯底的底面。
[0017]優(yōu)選地，第二電介質(zhì)層還包括覆蓋第一襯底的額外部分。
[0018]優(yōu)選地，第二電介質(zhì)層還包括延伸至導(dǎo)電插塞的第二部分的外部的下方的部分。
[0019]優(yōu)選地，第一電介質(zhì)層還包括延伸至導(dǎo)電插塞的第一部分的外部的下方的部分。
[0020]優(yōu)選地，第一電介質(zhì)層還包括覆蓋第一襯底的額外部分。
[0021]優(yōu)選地，第一半導(dǎo)體芯片包括圖像傳感器，并且第二半導(dǎo)體芯片包括專用集成電路(ASIC)。
[0022]根據(jù)本發(fā)明的又一方面，提供了一種方法，包括:將第一芯片接合至第二芯片，其中第一芯片中的多個(gè)第一介電層的底面接合至第二芯片中的多個(gè)第二介電層的頂面；在第一芯片的第一襯底中形成第一貫通開口 ；在第一開口的底部和側(cè)壁上形成第一電介質(zhì)層；對第一電介質(zhì)層和多個(gè)第一介電層的上部進(jìn)行蝕刻以形成第二開口，其中多個(gè)第一介電層中的第一金屬墊暴露于第二開口 ；在第二開口的底部和側(cè)壁上形成第二電介質(zhì)層；蝕刻第二開口中的第二電介質(zhì)層的底部，而保留第二電介質(zhì)層的側(cè)壁部分；形成從第一金屬墊的頂面向下延伸至第二芯片中的第二金屬墊的第三開口，第三開口被第一金屬墊所環(huán)繞，并且第一開口、第二開口以及第三開口形成連續(xù)的開口 ；以及填充導(dǎo)電材料以在第一開口、第二開口以及第三開口中形成導(dǎo)電插塞從而形成接觸插塞，其中第一金屬墊通過接觸插塞電連接至第二金屬墊。
[0023]優(yōu)選地，該方法還包括:在導(dǎo)電插塞上方形成第三介電層；以及由相應(yīng)的晶圓切割出第一芯片和第二芯片，在切割步驟之后，導(dǎo)電插塞的整個(gè)頂面與第三介電層相接觸，并且沒有導(dǎo)電部件貫穿第三介電層以連接至導(dǎo)電插塞。
[0024]優(yōu)選地，導(dǎo)電插塞包括:導(dǎo)電阻擋層，導(dǎo)電阻擋層與第一金屬墊的內(nèi)邊緣物理接觸；以及被導(dǎo)電阻擋層環(huán)繞的填充金屬。
[0025]優(yōu)選地，形成導(dǎo)電插塞包括:對導(dǎo)電材料執(zhí)行化學(xué)機(jī)械拋光(CMP)，在CMP期間將第一電介質(zhì)層用作CMP停止層。
[0026]優(yōu)選地,形成導(dǎo)電插塞包括:對導(dǎo)電材料進(jìn)行化學(xué)機(jī)械拋光(CMP),在CMP期間將所述第二電介質(zhì)層用作為CMP停止層。
[0027]優(yōu)選地，第一芯片為包括圖像傳感器的圖像傳感器芯片，第一金屬墊電連接至圖像傳感器，并且第二芯片包括專用集成電路(ASIC)，第二金屬墊電連接至ASIC。

【專利附圖】

【附圖說明】
[0028]為更完整的理解本發(fā)明實(shí)施例及其優(yōu)點(diǎn)，現(xiàn)將結(jié)合附圖所進(jìn)行的以下描述作為參考，其中:
[0029]圖1至圖11示出了根據(jù)一些示例性實(shí)施例的形成連接兩個(gè)管芯的互連結(jié)構(gòu)的中間階段的截面圖；
[0030]圖12示出了根據(jù)可選實(shí)施例的包括連接兩個(gè)管芯的互連結(jié)構(gòu)的器件，其中圍繞接觸插塞的介電層并不延伸覆蓋相應(yīng)的襯底；
[0031]圖13示出了根據(jù)可選實(shí)施例的包括連接兩個(gè)管芯的互連結(jié)構(gòu)的器件，其中用于互連的金屬墊是兩個(gè)被接合的管芯之間的界面；
[0032]圖14示出了根據(jù)本發(fā)明多個(gè)實(shí)施例的包括堆疊晶圓結(jié)構(gòu)的背照式圖像傳感器的示意圖；以及
[0033]圖15A至MD示出了根據(jù)本發(fā)明多個(gè)實(shí)施例的多個(gè)金屬墊的頂視圖，其中金屬墊用于形成接觸插塞。

【具體實(shí)施方式】
[0034]下面，詳細(xì)討論本發(fā)明各實(shí)施例的制造和使用。然而，應(yīng)該理解，本發(fā)明提供了許多可以在各種具體環(huán)境中實(shí)現(xiàn)的可應(yīng)用的概念。所討論的具體實(shí)施例僅僅示出了制造和使用本發(fā)明的具體方式，而不用于限制本發(fā)明的范圍。
[0035]根據(jù)多個(gè)示例性實(shí)施例提供了互連兩個(gè)堆疊管芯的互連結(jié)構(gòu)及它的形成方法。示出了形成互連結(jié)構(gòu)的中間階段。討論實(shí)施例的變型。在多個(gè)示圖和說明性的實(shí)施例中，相似的參考標(biāo)記用于指代相似的元件。
[0036]圖1示出了在根據(jù)本發(fā)明多個(gè)實(shí)施例的接合工藝之前的堆疊半導(dǎo)體的截面圖。第一半導(dǎo)體晶圓110和第二半導(dǎo)體晶圓210都包括半導(dǎo)體襯底(例如，第一襯底102和第二襯底202)以及形成在半導(dǎo)體襯底上方的多個(gè)互連結(jié)構(gòu)(例如，金屬墊106、108、206和208)。第一半導(dǎo)體晶圓110被作為一個(gè)實(shí)例以示出在接合工藝之前的半導(dǎo)體晶圓的具體結(jié)構(gòu)。在接下來的論述中，將參考金屬墊106來論述細(xì)節(jié)。對金屬墊106執(zhí)行的工藝同樣也針對金屬墊108進(jìn)行。
[0037]如圖1中所示，第一半導(dǎo)體晶圓110可包括第一襯底102和形成在第一襯底102下面的多個(gè)金屬間介電層104。此外，多條金屬線(未示出)形成在每個(gè)介電層104中，其中金屬通孔和接觸插塞(未示出)將多條金屬線互連。根據(jù)一些實(shí)施例，金屬墊106形成在金屬間介電層104中。盡管圖1示出了金屬墊106形成在介電層104的中間層中，但是金屬墊106可形成在任一介電層104中。
[0038]第一襯底102可由硅形成，盡管它還可以由其他III族、IV族和/或族V的元素形成，諸如硅、鍺、鎵、砷和它們的組合。此外，可使用的其他襯底包括多層襯底、梯度襯底、混合取向襯底，它們的任意組合等等。
[0039]第一襯底102還可以另外包括各種金屬電路(未不出)。形成在第一襯底102上的電路可為適用于特定應(yīng)用的任何類型的電路。根據(jù)一些實(shí)施例，電路可包括各種η型金屬氧化物半導(dǎo)體(NMOS)和/或P型金屬氧化物半導(dǎo)體(PMOS)器件，諸如晶體管、電容器、電阻器、二極管、光電二極管、熔絲等等。
[0040]電路可被互連以執(zhí)行一個(gè)或多個(gè)功能。功能可包括存儲結(jié)構(gòu)、處理結(jié)構(gòu)、傳感器、放大器、配電、輸入/輸出電路等等。本領(lǐng)域普通技術(shù)人員將理解上述例子僅為示例性目的而提供并且并不意圖將它們局限于任何特定的應(yīng)用。
[0041]可通過任何適合的形成工藝(例如，使用蝕刻的光刻、鑲嵌、雙鑲嵌等)來制造金屬墊106，并且可使用適合的傳導(dǎo)材料(諸如銅、鋁、鋁合金、銅合金等等)來形成金屬墊106。圖15Α至圖MD示出了金屬墊106的一些示例性頂視圖，它們示出了金屬墊106形成環(huán)，其中在金屬墊中具有開口。因此，金屬墊106的示例性的兩部分(圖1)是集成的金屬墊的部分。
[0042]如圖1中所示，第一半導(dǎo)體晶圓110將被堆疊在第二半導(dǎo)體晶圓210之上。第一半導(dǎo)體晶圓110和第二半導(dǎo)體晶圓210通過適合的接合技術(shù)接合到一起，諸如可以包括氧化物-氧化物接合的直接接合。根據(jù)一些實(shí)施例，在直接接合工藝中，半導(dǎo)體晶圓110和210的表層為氧化物層(例如，氧化硅)，其可通過熔融接合來相互接合。
[0043]圖2示出了根據(jù)本發(fā)明各種實(shí)施例的圖1所示半導(dǎo)體器件在底部抗反射涂布(BARC)層形成在第一半導(dǎo)體晶圓的上方并且對第一半導(dǎo)體晶圓的襯底應(yīng)用圖案化工藝之后的截面圖。BARC層112形成在第一襯底102的背面上。在整個(gè)說明書中，第一襯底102與BARC層112相鄰的面被稱作為第一襯底102的背面。BARC層112可由氮化物材料、有機(jī)材料、氧化物材料等形成。可以使用適合的技術(shù)(諸如化學(xué)汽相沉積(CVD)等)形成BARC層 112。
[0044]可使用適合的沉積和光刻技術(shù)將圖案化的掩模(諸如光刻膠掩模)形成在BARC層112上方。適合的蝕刻工藝(諸如反應(yīng)離子蝕刻(RIE)或其他干蝕刻、各向異性濕蝕刻、或任何其他適合的各向異性蝕刻或圖案化工藝)可以應(yīng)用于第一半導(dǎo)體晶圓110的第一襯底102。因此，多個(gè)貫通開口 114和116形成在第一襯底102中。
[0045]圖3示出了根據(jù)本發(fā)明各個(gè)實(shí)施例的圖2所示半導(dǎo)體器件在介電層被沉積在半導(dǎo)體器件上方之后的截面圖。如圖3中所示，介電層(也稱電介質(zhì)層)302形成在開口 114和116的底部和側(cè)壁上。此外，介電層302形成在BARC層112的上方。
[0046]介電層302可由可用于集成電路制造的多種介電材料形成。例如，介電層302可由二氧化硅、氮化硅、氮氧化硅、碳化硅等形成。此外，前述介電材料的組合還可用于形成介電層302。根據(jù)一些實(shí)施例，可使用諸如化學(xué)汽相沉積(CVD)方法的適合技術(shù)來形成介電層302。
[0047]圖4示出了根據(jù)本發(fā)明多個(gè)實(shí)施例的圖3所示半導(dǎo)體器件在掩模層形成在半導(dǎo)體器件上方之后的截面圖。圖案化掩模402形成在開口 114和116 (圖3所示)的側(cè)壁上。如圖4所示，在沿著開口 114和116的側(cè)壁形成圖案化掩模402之后，形成兩個(gè)新的開口 404和406。圖案化掩模402可為光刻膠層。使用適合的沉積和光刻技術(shù)將圖案化掩模402形成在半導(dǎo)體器件的頂面上。
[0048]圖5示出了根據(jù)本發(fā)明各個(gè)實(shí)施例的圖4所示半導(dǎo)體器件在蝕刻工藝應(yīng)用于半導(dǎo)體器件之后的截面圖?？梢詧?zhí)行適合的蝕刻工藝(諸如干蝕刻、各向異性濕蝕刻、或任何其他適合的各向異性蝕刻或圖案化工藝)來形成開口 504和506。開口 504和506是開口 404和406的相應(yīng)延伸。如圖5所示，當(dāng)露出金屬墊106時(shí)，蝕刻停止。
[0049]在一些實(shí)施例中，如圖5所示，金屬墊106用于確定何時(shí)應(yīng)停止蝕刻。當(dāng)露出金屬墊106時(shí)，蝕刻停止而不蝕穿該金屬墊。在一些實(shí)施例中，金屬墊106被部分蝕刻掉，進(jìn)而形成凹槽，諸如凹槽502。在金屬墊106的蝕刻中，金屬墊106中的金屬原子可被派射至介電層104的側(cè)壁。因此，凹槽502的深度可被控制為盡量小，從而減少不期望的金屬原子濺射至介電層104的側(cè)壁上。
[0050]圖6示出了根據(jù)本發(fā)明各個(gè)實(shí)施例的圖5所示半導(dǎo)體器件在剩余的光刻膠層402被去除之后的截面圖。可以使用適合的光刻膠剝離技術(shù)(諸如化學(xué)溶劑清洗、等離子體灰化、干式剝離等)的技術(shù)來去除圖5所示剩余的光刻膠層402。
[0051]參考圖7，介電層602形成在開口 404和504的底部和側(cè)壁上，并且可形成在介電層302的上方。介電層302可由二氧化硅、氮化硅、氮氧化硅、碳化硅等形成。此外，前述介電材料的組合還可用于形成介電層302。根據(jù)一些實(shí)施例，可使用諸如等離子體增強(qiáng)CVD(PECVD)、高密度等離子體CVD (HDPCVD)JgSCVD (LPCVD)等的適合技術(shù)來形成介電層602。介電層302和602可使用相同的介電材料或不同的介電材料來形成。
[0052]參考圖8，執(zhí)行進(jìn)一步的各向異性蝕刻以向下延伸開口 504和506。因此形成了開口 508和510。在蝕刻工藝中，使用攻擊介電層602但并不攻擊金屬墊106的蝕刻氣體。因此，金屬墊106在蝕刻工藝中充當(dāng)硬掩模層(因此金屬墊106在后文也被稱作硬掩模層106)。在一些實(shí)施例中，在沒有形成其它蝕刻掩模的情況下進(jìn)行各向異性蝕刻。在這些實(shí)施例中，介電層602的水平部分505還可在蝕刻步驟中被去除。在可選實(shí)施例中，可以形成用于蝕刻工藝的額外掩模(未示出)，并因此可以保留水平部分505。
[0053]繼續(xù)蝕刻以將開口 508和510延伸至晶圓210的介電層204中。當(dāng)露出金屬墊206和208時(shí)，蝕刻結(jié)束。有利地，由于介電層602形成在開口 504和506的側(cè)壁上，因此在形成開口 508和510的蝕刻期間，來自金屬墊106和108的不期望的濺射金屬原子將沉積在介電層602的側(cè)壁上，而不接觸介電層104的介電材料(其可為低k介電材料)，因此不會對介電層104的性能產(chǎn)生不利影響。
[0054]圖9示出了根據(jù)本發(fā)明各個(gè)實(shí)施例的在導(dǎo)電材料填充到開口中之后的截面圖。在一些實(shí)施例中，導(dǎo)電阻擋層710沉積在開口(例如，圖8中的開口 504、506、508和510)的底部和側(cè)壁上。阻擋層710可由鈦、氮化鈦、鉭、氮化鉭、它們的組合等形成。在一些實(shí)施例中，阻擋層710的厚度可以是均勻的。在可選實(shí)施例中，阻擋層710的厚度可以是不均勻的?？墒褂弥T如原子層沉積(ALD)、PECVD、等離子體增強(qiáng)物理汽相沉積(PEPVD)等的適合制造技術(shù)來形成阻擋層710。
[0055]此外，種子層(未示出)可沉積在阻擋層710的上方。種子層可由銅、鎳、金、它們的組合等來形成。種子層可由諸如PVD、CVD等的適合沉積技術(shù)來形成。
[0056]一旦阻擋層710和種子層沉積在開口中，便將包括鎢、鈦、鋁、銅、它們的組合等的導(dǎo)電材料填充在剩余的開口內(nèi)，以形成導(dǎo)電插塞702和704。在一些實(shí)施例中，導(dǎo)電材料可通過電鍍工藝填充在開口中。
[0057]圖10示出了根據(jù)本發(fā)明多個(gè)實(shí)施例的圖9所示半導(dǎo)體器件在化學(xué)機(jī)械拋光(CMP)工藝應(yīng)用于半導(dǎo)體器件的頂面之后的截面圖。執(zhí)行諸如CMP的平坦化工藝來平坦化半導(dǎo)體器件的頂面。在CMP期間，介電層602可用作CMP停止層。如圖10所示，在執(zhí)行CMP工藝之后，兩個(gè)導(dǎo)電插塞802和804形成在半導(dǎo)體器件中。導(dǎo)電插塞802和804包括702和704以及相應(yīng)的環(huán)繞導(dǎo)電阻擋物710。導(dǎo)電插塞802將金屬墊106和金屬線206電互連,并且導(dǎo)電插塞804將金屬墊108和金屬線208電互連。
[0058]還如圖10所示，每個(gè)導(dǎo)電插塞(例如，導(dǎo)電插塞802和804)包括三個(gè)部分。第一部分從金屬線206延伸至金屬墊106。第一部分具有圖10中所示的寬度W1。第二部分從金屬墊106至第一襯底102的正面。第二部分具有圖10中所示的寬度W2。第三部分從第一襯底102的正面延伸至第一襯底102的背面。第三部分具有圖10中所示的寬度W3。在一些實(shí)施例中，W2大于或者等于Wl。W3大于W2。
[0059]圖11示出了根據(jù)本發(fā)明各個(gè)實(shí)施例的圖10所示半導(dǎo)體器件在介電層形成在半導(dǎo)體器件上之后的截面圖。介電層902可包括通常使用的介電材料，諸如氮化硅、氮氧化硅、碳氧化硅、碳化硅、它們的組合以及它們的多層。介電層902可通過諸如CVD方法的適合沉積技術(shù)沉積在半導(dǎo)體器件的上方。在后續(xù)步驟中，接合的晶圓110和210被切割為多個(gè)封裝件，每個(gè)封裝件均包括來自晶圓110的芯片和來自晶圓210的芯片。
[0060]在根據(jù)一些實(shí)施例的最終結(jié)構(gòu)中，接觸插塞802和804的頂面的全部與介電層902相接觸。因此，當(dāng)相應(yīng)的封裝件被通電時(shí)，沒有電流流過接觸插塞802和804位于金屬墊106和108上方的部分。在可選實(shí)施例中，形成電連接件(未示出)以貫穿介電層902來電連接至金屬墊106和108。在這些實(shí)施例中，電流還可流過接觸插塞802和804位于金屬墊106和108上方的部分。
[0061]導(dǎo)電插塞(例如，導(dǎo)電插塞802)包括三個(gè)部分。第一部分位于襯底102中，該部分包括側(cè)壁上的介電層302和602。因此，由于接觸插塞802與襯底102被兩個(gè)介電層分隔開，因此增加的距離使得插塞802與襯底102之間的寄生電容的期望減小。第二部分位于介電層104中，并且第二部分包括介電層602但并不包括介電層302。第三部分在金屬墊106中以及下方，該部分并不包括介電層302和602中的任何一個(gè)。因此，接觸插塞802(以及導(dǎo)電阻擋層710)與介電層104和204的一些部分的側(cè)壁物理接觸，這些部分位于金屬墊106的下方。從金屬墊106至金屬線206的部分在通篇說明書中被稱作為三維結(jié)構(gòu)904。
[0062]圖11中示出的具有導(dǎo)電插塞802和804的堆疊晶圓的一個(gè)有益特征在于，兩個(gè)半導(dǎo)體晶圓的有源電路通過單個(gè)導(dǎo)電插塞(例如，導(dǎo)電插塞802)相互連接。這樣的單個(gè)導(dǎo)電插塞有助于進(jìn)一步減小形狀因數(shù)。此外，相比于由多個(gè)導(dǎo)電插塞連接的堆疊半導(dǎo)體器件，圖11中示出的連接在兩個(gè)半導(dǎo)體晶圓之間的單個(gè)導(dǎo)電插塞有助于消減功耗并且防止寄生干擾。
[0063]應(yīng)注意到，雖然圖11示出了兩個(gè)半導(dǎo)體晶圓堆疊在一起，但本領(lǐng)域技術(shù)人員將意識到圖11中所示的堆疊半導(dǎo)體器件僅為例子?？捎卸喾N備選、變型以及更改。例如，堆疊半導(dǎo)體器件可容納兩個(gè)以上的半導(dǎo)體晶圓。
[0064]圖12示出了根據(jù)可選實(shí)施例的半導(dǎo)體器件100的截面圖。這些實(shí)施例與圖11中示出的實(shí)施例相似，但在圖10中示出的CMP期間，介電層602位于介電層302上方的部分也被拋光，并因此在所得到的結(jié)構(gòu)中介電層902與介電層302相接觸。在相應(yīng)的CMP期間，介電層302用做CMP停止層。當(dāng)這些實(shí)施例被用在圖像傳感器應(yīng)用中，去除位于襯底102上方的介電層602的水平部分有利地消除了其對圖像傳感器應(yīng)用的入射光的不良效應(yīng)。
[0065]圖13示出了根據(jù)本發(fā)明各個(gè)實(shí)施例的另一堆疊半導(dǎo)體器件的截面圖。堆疊半導(dǎo)體器件100與圖11中不出的堆疊半導(dǎo)體器件100相似,但金屬墊106被安置于與金屬間介電層104和204之間的界面相鄰。因此，金屬墊106與半導(dǎo)體晶圓210相接觸。在可選實(shí)施例中，金屬墊106可位于任何其他一個(gè)介電層104中。圖14示出了圖11、12和13中示出的封裝件的應(yīng)用的截面圖。在這些實(shí)施例中，背照式圖像傳感器100包括兩個(gè)半導(dǎo)體晶圓，即傳感器晶圓110和專用集成電路(ASIC)晶圓210。傳感器晶圓110和ASIC晶圓210彼此電連接。
[0066]ASIC晶圓210可包括多個(gè)邏輯電路，諸如邏輯電路1206和1208。在一些實(shí)施例中，邏輯電路可為模數(shù)轉(zhuǎn)換器。邏輯電路還可為用在背照式圖像傳感器內(nèi)的其他功能電路。例如，邏輯電路1206和1208可為數(shù)據(jù)處理電路、存儲電路、偏壓電路、基準(zhǔn)電路、它們的任何組合等等。
[0067]ASIC晶圓210還可包括多個(gè)互連層以及嵌入在互連層中的多條金屬線1220、1222、1224和1226 (這代表并且包括圖11至13中的金屬墊206和208)。金屬線1220、1222、1224和1226可作為互連結(jié)構(gòu)。如圖14所示箭頭所指示的，金屬線1220、1222、1224和1226提供了邏輯電路1206和1208以及傳感器晶圓110之間的信號路徑。
[0068]可通過任何適合的形成工藝(例如，使用蝕刻的光刻、鑲嵌、雙鑲嵌等)來制造金屬線1220、1222、1224和1226，并且可使用任何適合的導(dǎo)電材料(諸如銅、鋁、鋁合金、銅合金等)來制造金屬線1220、1222、1224和1226。
[0069]通過本領(lǐng)域已知的CMOS工藝技術(shù)來制造傳感器晶圓110。特別地，傳感器晶圓110包括位于硅襯底上方的外延層，硅襯底在背面減薄工藝中被去除直至露出外延層。保留外延層的一部分。P型光刻有源區(qū)域以及η型光刻有源區(qū)域(均未示出)形成在所保留的外延層中。
[0070]諸如P型光刻有源區(qū)域和η型光刻有源區(qū)域的光刻有源區(qū)域可形成PN結(jié)，其可作為光電二極管。如圖14所示，圖像傳感器1110可包括多個(gè)光電二極管。
[0071]傳感器晶圓110還可包括晶體管(未示出)。特別地，晶體管可生成與撞擊光電有源區(qū)域的光的強(qiáng)度或亮度有關(guān)的信號。根據(jù)實(shí)施例，晶體管可為傳輸晶體管。然而，晶體管可為可被用于背照式圖像傳感器的多種功能晶體管的一個(gè)例子。例如，晶體管可包括位于背照式圖像傳感器內(nèi)的其他晶體管，諸如復(fù)位晶體管、源極跟隨器晶體管或選擇晶體管。在圖像傳感器中使用的所有適合的晶體管和結(jié)構(gòu)均包含在實(shí)施例的范圍內(nèi)。
[0072]傳感器晶圓110可包括多個(gè)互連層以及嵌入在互連層中的金屬線。金屬線1120、1122、1124和1126 (代表并且包括圖11至13中的金屬墊106和108)可提供傳感器晶圓110和ASIC晶圓210之間的信號路徑。特別地，由圖14所示箭頭所指示的，外部信號可通過銅鋁墊1112進(jìn)入背照式圖像傳感器1200，并通過諸如通孔(未示出)的互連結(jié)構(gòu)到達(dá)金屬配線(例如，金屬線1120)。外部信號可以進(jìn)一步通過三維結(jié)構(gòu)1210。三維結(jié)構(gòu)1210可為圖11至13中示出的三維結(jié)構(gòu)904。
[0073]在外部信號穿過三維結(jié)構(gòu)1210之后，外部信號可通過ASIC晶圓210的金屬配線(例如，金屬線1220)到達(dá)邏輯電路1206。當(dāng)信號離開邏輯電路1206時(shí)，其通過由ASIC晶圓210的金屬配線(例如，金屬線1222)、三維結(jié)構(gòu)1210以及傳感器晶圓110的金屬配線(例如，金屬線1122)形成的導(dǎo)電路徑到達(dá)圖像傳感器1110。
[0074]在圖像傳感器1110生成信號之后，信號通過由傳感器晶圓110的金屬配線(例如，金屬線1124)、三維結(jié)構(gòu)1210以及ASIC晶圓210的金屬配線(例如，金屬線1224)形成的路徑被發(fā)送至邏輯電路1208。
[0075]邏輯電路1206和1208可被連接至銅鋁墊1112和1114。如圖12所示，銅鋁墊1112和1114可形成在傳感器晶圓110的背面上。
[0076]可以注意到，圖12中示出的銅鋁墊1112和1114的位置僅為例子。本領(lǐng)域技術(shù)人員將意識到可有許多備選、更改以及變型。例如，銅鋁墊1112和1114可形成在ASIC晶圓210的非接合面上。可通過在ASIC晶圓210的非接合面上形成鋁銅墊1112和1114來減小背照式圖像傳感器的形狀因數(shù)。
[0077]具有形成在ASIC晶圓210的非接合面上的輸入/輸出終端的一個(gè)有益特征在于，背照式圖像傳感器1200的密度以及量子效率可因此被提高。
[0078]圖15A至15D示出了根據(jù)本發(fā)明多種實(shí)施例的硬掩模的多個(gè)俯視圖。圖15A示出了具有圓形的金屬墊106，其內(nèi)部邊緣和外部邊緣都為圓形。圖15B示出了金屬墊106的外部邊緣為圓形，而金屬墊106的內(nèi)部邊緣為矩形(諸如正方形)。圖15C示出了金屬墊106為環(huán)形，內(nèi)邊緣和外邊緣都為矩形。圖MD示出了金屬墊106的外部邊緣為環(huán)形，而金屬墊106的內(nèi)部邊緣為橢圓形，并且金屬墊106的外部邊緣為矩形(諸如正方形)。
[0079]本發(fā)明的實(shí)施例具有一些有益的特征。通過在露出金屬墊之后形成介電層，在金屬墊的后續(xù)蝕刻中，濺射的金屬離子/原子將不會接觸金屬間介電層的側(cè)壁。因此消除了金屬離子/原子與金屬間介電層相混合所造成的不利影響。
[0080]根據(jù)一些實(shí)施例，一種集成電路結(jié)構(gòu)包括第一半導(dǎo)體芯片，其包括第一襯底、位于第一襯底下方的多個(gè)第一介電層以及位于多個(gè)第一介電層的一個(gè)中的第一金屬墊。第二半導(dǎo)體芯片包括第二襯底、位于第二襯底上方并且接合至多個(gè)第一介電層的多個(gè)第二介電層、以及位于多個(gè)第二介電層的一個(gè)中的第二金屬墊。導(dǎo)電插塞電連接第一金屬墊和第二金屬墊。導(dǎo)電插塞包括從第一襯底的頂面延伸至第一金屬墊的頂面的第一部分、以及從第一金屬墊的頂面延伸至第二金屬墊的頂面的第二部分。第二部分的邊緣與第一金屬墊的側(cè)壁物理接觸。介電層形成環(huán)繞導(dǎo)電插塞的第一部分的環(huán)，其中介電層將導(dǎo)電插塞的第一部分與多個(gè)第一介電層分隔開。
[0081]根據(jù)其他實(shí)施例，一種集成電路結(jié)構(gòu)包括第一半導(dǎo)體芯片和第二半導(dǎo)體芯片。第一半導(dǎo)體管芯包括第一襯底、位于第一襯底下方的多個(gè)第一介電層、以及在多個(gè)第一介電層的一個(gè)中的第一金屬墊。第二半導(dǎo)體管芯包括第二襯底、位于第二襯底下方的多個(gè)第二介電層以及位于多個(gè)第二介電層中的第二金屬墊。多個(gè)第一介電層的底層接合至多個(gè)第二介電層的頂層。導(dǎo)電插塞將第一金屬墊電連接至第二金屬墊。導(dǎo)電插塞包括貫穿第一襯底的第一部分、位于多個(gè)第一介電層中的第二部分以及延伸進(jìn)入第一金屬墊的開口中的第三部分，其中第一金屬墊環(huán)繞開口。第三部分延伸至第二金屬墊的頂面。介電層環(huán)繞導(dǎo)電插塞的第一部分和第二部分，第一介電層的整體都高于第一金屬墊的頂面。
[0082]根據(jù)又一其他實(shí)施例，一種方法包括將第一芯片接合至第二芯片，其中第一芯片中的多個(gè)第一介電層的底面接合至第二管芯中的多個(gè)第二介電層的頂面。在第一芯片的第一襯底中形成第一貫通開口。在第一開口的底部和側(cè)壁上形成第一介電層。蝕刻第一介電層和多個(gè)第一介電層的上部以形成第二開口，其中多個(gè)第一介電層中的第一金屬墊暴露于第二開口。在第二開口的底部和側(cè)壁上形成第二介電層。蝕刻第二介電層的位于第二開口內(nèi)的底部，第二介電層的側(cè)壁部分保留。形成從第一金屬墊的頂面向下延伸至第二芯片中的第二金屬墊的第三開口，其中第三開口被第一金屬墊所環(huán)繞。第一開口、第二開口以及第三開口形成連續(xù)的開口。填充導(dǎo)電材料以形成第一開口、第二開口以及第三開口中的導(dǎo)電插塞以形成接觸插塞，其中第一金屬墊通過接觸插塞電連接至第二金屬墊。
[0083]盡管已經(jīng)詳細(xì)地描述了本發(fā)明及其優(yōu)勢，但應(yīng)該理解，可以在不背離所附權(quán)利要求限定的本發(fā)明主旨和范圍的情況下，做各種不同的改變，替換和更改。而且，本申請的范圍并不僅限于本說明書中描述的工藝、機(jī)器、制造、材料組分、裝置、方法和步驟的特定實(shí)施例。作為本領(lǐng)域普通技術(shù)人員應(yīng)理解，通過本發(fā)明，現(xiàn)有的或今后開發(fā)的用于執(zhí)行與根據(jù)本發(fā)明所采用的所述相應(yīng)實(shí)施例基本相同的功能或獲得基本相同結(jié)果的工藝、機(jī)器、制造，材料組分、裝置、方法或步驟根據(jù)本發(fā)明可以被使用。因此，所附權(quán)利要求應(yīng)該將這樣的工藝、機(jī)器、制造、材料組分、裝置、方法或步驟包括在范圍內(nèi)。此外，各權(quán)利要求構(gòu)成單獨(dú)的實(shí)施例，并且多個(gè)權(quán)利要求和實(shí)施例的組合也在本發(fā)明的范圍內(nèi)。
【權(quán)利要求】
1.一種集成電路結(jié)構(gòu)，包括: 第一半導(dǎo)體芯片，包括: 第一襯底； 多個(gè)第一介電層，位于所述第一襯底下方；和 第一金屬墊，位于所述多個(gè)第一介電層的一個(gè)介電層中； 第二半導(dǎo)體芯片，包括: 第二襯底； 多個(gè)第二介電層，位于所述第二襯底上方，所述第一介電層的底層接合至所述多個(gè)第二介電層的頂層；和 第二金屬墊，位于所述多個(gè)第二介電層的一個(gè)介電層中； 導(dǎo)電插塞，將所述第一金屬墊電連接至所述第二金屬墊，所述導(dǎo)電插塞包括: 第一部分，從所述第一襯底的頂面延伸至所述第一金屬墊的頂面；和第二部分，從所述第一金屬墊的頂面延伸至所述第二金屬墊的頂面，所述第二部分的邊緣與所述第一金屬墊的側(cè)壁物理接觸；以及 第一電介質(zhì)層，形成圍繞所述導(dǎo)電插塞的第一部分的環(huán)，所述第一電介質(zhì)將所述導(dǎo)電插塞的所述第一部分與 所述多個(gè)第一介電層分隔開。
2.根據(jù)權(quán)利要求1所述的集成電路結(jié)構(gòu)，還包括: 環(huán)繞所述第一電介質(zhì)層的第二電介質(zhì)層，所述第二電介質(zhì)層具有位于所述第一襯底上方的頂部以及與所述第一襯底的底面齊平的底面。
3.根據(jù)權(quán)利要求1所述的集成電路結(jié)構(gòu)，其中，所述導(dǎo)電插塞的第一部分還包括: 位于所述第一襯底中的第一子部分；以及 位于所述多個(gè)第一介電層中的第二子部分，其中所述第一子部分的寬度等于或者大于所述第二子部分的寬度。
4.根據(jù)權(quán)利要求1所述的集成電路結(jié)構(gòu)，其中，所述第一電介質(zhì)層具有與所述第一金屬墊的頂面相接觸的底面。
5.根據(jù)權(quán)利要求1所述的集成電路結(jié)構(gòu)，其中，所述導(dǎo)電插塞持續(xù)從所述第一襯底的頂面延伸至所述第二金屬墊的頂面。
6.根據(jù)權(quán)利要求1所述的集成電路結(jié)構(gòu)，其中，所述導(dǎo)電插塞包括: 從所述第一襯底的頂面延伸至所述第二金屬墊的頂面的導(dǎo)電阻擋層；以及 被所述導(dǎo)電阻擋層所包圍的填充金屬。
7.根據(jù)權(quán)利要求1所述的集成電路結(jié)構(gòu)，其中，所述第一半導(dǎo)體芯片包括圖像傳感器，并且所述第二半導(dǎo)體芯片包括專用集成電路(ASIC)。
8.一種集成電路結(jié)構(gòu)，包括: 第一半導(dǎo)體芯片，包括: 第一襯底； 多個(gè)第一介電層，位于所述第一襯底下方；和 第一金屬墊，位于所述多個(gè)第一介電層的一個(gè)介電層中； 第二半導(dǎo)體芯片，包括: 第二襯底；多個(gè)第二介電層，位于所述第二襯底下方，所述多個(gè)第一介電層的底層接合至所述多個(gè)第二介電層的頂層；和 第二金屬墊，位于所述多個(gè)第二介電層中； 導(dǎo)電插塞，將所述第一金屬墊電連接至所述第二金屬墊，所述導(dǎo)電插塞包括: 第一部分，貫穿所述第一襯底； 第二部分，位于所述多個(gè)第一介電層中；和 第三部分，延伸到所述第一金屬墊的開口中，所述開口被所述第一金屬墊所環(huán)繞，所述第三部分延伸至所述第二金屬墊的頂面；以及 第一電介質(zhì)層，環(huán)繞所述導(dǎo)電插塞的所述第一部分和所述第二部分，所述第一電介質(zhì)層的整體都高于所述第一金屬墊的頂面。
9.根據(jù)權(quán)利要求8所述的集成電路結(jié)構(gòu)，還包括: 環(huán)繞所述第一電介質(zhì)層的第二電介質(zhì)層，所述第二電介質(zhì)層的整體都基本上高于所述第一襯底的底面。
10.一種方法，包括: 將第一芯片接合至第二芯片，其中所述第一芯片中的多個(gè)第一介電層的底面接合至所述第二芯片中的多個(gè) 第二介電層的頂面； 在所述第一芯片的第一襯底中形成第一貫通開口； 在所述第一開口的底部和側(cè)壁上形成第一電介質(zhì)層； 對所述第一電介質(zhì)層和所述多個(gè)第一介電層的上部進(jìn)行蝕刻以形成第二開口，其中所述多個(gè)第一介電層中的第一金屬墊暴露于所述第二開口 ； 在所述第二開口的底部和側(cè)壁上形成第二電介質(zhì)層； 蝕刻所述第二開口中的所述第二電介質(zhì)層的底部，而保留所述第二電介質(zhì)層的側(cè)壁部分； 形成從所述第一金屬墊的頂面向下延伸至所述第二芯片中的第二金屬墊的第三開口，所述第三開口被所述第一金屬墊所環(huán)繞，并且所述第一開口、所述第二開口以及所述第三開口形成連續(xù)的開口 ；以及 填充導(dǎo)電材料以在所述第一開口、第二開口以及第三開口中形成導(dǎo)電插塞從而形成接觸插塞，其中所述第一金屬墊通過所述接觸插塞電連接至所述第二金屬墊。
【文檔編號】H01L23/538GK104051424SQ201410055663
【公開日】2014年9月17日 申請日期:2014年2月18日 優(yōu)先權(quán)日:2013年3月12日
【發(fā)明者】蔡紓婷, 楊敦年, 劉人誠, 周世培, 陳愉婷, 林佳潔 申請人:臺灣積體電路制造股份有限公司