利用氟摻雜技術形成集成電路系統(tǒng)的方法
【專利摘要】本發(fā)明涉及利用氟摻雜技術形成集成電路系統(tǒng)的方法，提供一種用于形成半導體裝置的方法，其包含下列步驟：提供柵極結(jié)構于半導體基板的有源區(qū)中，其中該柵極結(jié)構包含有高k材料的柵極絕緣層、柵極金屬層及柵極電極層，形成鄰近該柵極結(jié)構的側(cè)壁間隔體，以及之后，執(zhí)行氟植入工藝。也提供一種用于形成CMOS集成電路結(jié)構的方法，其包含下列步驟：提供有第一有源區(qū)及第二有源區(qū)的半導體基板，形成第一柵極結(jié)構于該第一有源區(qū)中以及第二柵極結(jié)構于該第二有源區(qū)中，其中每個柵極結(jié)構包含有高k材料的柵極絕緣層、柵極金屬層及柵極電極層，形成鄰近該第一及該第二柵極結(jié)構的每一個的側(cè)壁間隔體，以及之后，執(zhí)行氟植入工藝。
【專利說明】利用氟摻雜技術形成集成電路系統(tǒng)的方法
【技術領域】
[0001]本發(fā)明大體有關于集成電路，且更特別的是，有關于用氟植入形成集成電路的方法。
【背景技術】
[0002]多數(shù)當今集成電路(IC)是用多個互連場效晶體管(FETS)實作，也被稱為金屬氧化物半導體場效晶體管(MOSFET)或簡稱MOS晶體管。當今集成電路通常用形成于有給定表面積的芯片上的數(shù)百萬個MOS晶體管實作。
[0003]在MOS晶體管中，流動通過溝道(形成于MOS晶體管的源極及漏極之間)的電流經(jīng)由通常配置于溝道區(qū)上方的柵極控制，這與所考量的是PMOS晶體管還是NMOS晶體管無關。為了控制MOS晶體管，施加電壓至柵極的柵極電極，以及在外加電壓大于閾值電壓時有電流流動通過溝道，這非平凡地取決于晶體管的性質(zhì)，例如大小、材料等等。
[0004]為了建造有更多晶體管及更快半導體裝置的集成電路，半導體技術的研發(fā)已針對超大規(guī)格集成電路(ULSI)，這導致IC的尺寸不斷減少，因此，MOS晶體管有減少的尺寸。在當今半導體技術中，微電子裝置的最小特征尺寸已逼近深次微米規(guī)范(deep submicronregime)以便持續(xù)地滿足更快及更低耗電微處理器及數(shù)字電路的需求以及大體對于有改良高能量效率的半導體裝置結(jié)構的需求。一般而言，由線或空間的寬度或長度尺寸來表示關鍵尺寸(CD)，這已被認定為對在制造為正常運行的裝置時是很重要的，而且該尺寸是決定裝置效能。
[0005]結(jié)果，IC效能的繼續(xù)增加以及IC尺寸持續(xù)減少到更小的尺度已提高IC結(jié)構的整合密度。不過，由于半導體裝置及裝置特征變得愈小及更先進，習知制造技術已被推到極限，這挑戰(zhàn)它們在目前要求尺度做出有精確定義的特征的能力。結(jié)果，隨著半導體持續(xù)地減少尺寸，開發(fā)人員會面對愈來愈多的縮放限制。
[0006]通常，設于微芯片上的IC結(jié)構是用數(shù)百萬個個別半導體裝置實現(xiàn)，例如PMOS晶體管或NMOS晶體管。由于晶體管效能至關重要地取決于數(shù)種因子，例如，閾值電壓，因此很容易看出控制芯片效能的高度重要性，這需要維持個別晶體管的許多參數(shù)處于控制之下，特別是被強力縮放的半導體裝置。例如，跨半導體芯片的晶體管結(jié)構的閾值電壓的偏差強烈影響在制整個芯片的可靠性。為了確定跨芯片的晶體管裝置有可靠的可控性，每個晶體管的閾值電壓的明確調(diào)整必須保持高度的準確性。由于閾值電壓已單獨取決于許多因子，因此必須提供受控工藝流程用于制造可靠地符合所有這些因子的晶體管裝置。
[0007]眾所周知,高k金屬柵極(HKMG)堆疊在先形成柵極工藝整合中對于在各種工藝流程期間所執(zhí)行的加工非常敏感。特別是，在晶體管裝置邊緣的高k/金屬柵極/硅溝道接口，堆疊組態(tài)對于氧的累積非常敏感。氧的累積可能改變功函數(shù)調(diào)整用金屬層的充電，特別是在沿著柵極的邊緣。這不僅在半導體裝置結(jié)構的長度方向很重要，在寬度方向也一樣，由于有源區(qū)及STI區(qū)域的拓樸，從有源區(qū)到描繪有源區(qū)的淺溝槽隔離(STI)角落，可能在接口上發(fā)生多晶硅線圓化。STI表示了防止形成在相鄰有源區(qū)的半導體裝置間的電流泄露的IC特征。由于氧的摻入，接口的充電可能改變，相應地，會誘發(fā)功函數(shù)漂移，導致閾值電壓改變。此效應取決于半導體裝置的寬度。寬度尺寸愈小，閾值電壓的變化愈大。
[0008]圖1很示意地圖示半導體基板寬度(W，單位納米)與線性閾值電壓(Vtun)的關系。如圖1所示，按比例縮小晶體管裝置的寬度尺寸會誘發(fā)Vtun的上升(roll-up)，這常被稱為“VtUn_W效應”。例如，從900納米左右的寬度尺寸開始，縮小到72納米，預期會有約
0.1V的Vtun上升。
[0009]因此，在當前的工藝流程中，重要的是，避免在形成高k金屬柵極堆疊后摻入氧的工藝以便減少摻入氧并縮小Vtun-W效應。
[0010]因此，最好以較小技術節(jié)點來提供技術以致能減少半導體裝置的閾值電壓的變化。
[0011]本揭示內(nèi)容提供一種用以形成半導體裝置的方法以及一種用于形成CMOS集成電路結(jié)構的方法而產(chǎn)生相應制成裝置及裝置結(jié)構。

【發(fā)明內(nèi)容】

[0012]為供基本理解本發(fā)明的一些方面，提出以下簡化的總結(jié)。此總結(jié)并非本發(fā)明的窮舉式總覽。它不是想要確認本發(fā)明的關鍵或重要組件或者是描繪本發(fā)明的范疇。唯一的目的是要以簡要的形式提出一些概念作為以下更詳細的說明的前言。
[0013]根據(jù)本揭示內(nèi)容的一些方面，提供數(shù)種方法，其包含下列步驟:形成高k金屬柵極結(jié)構于半導體基板表面上，以及在形成鄰近該高k金屬柵極結(jié)構的側(cè)壁間隔體之后，執(zhí)行氟植入工藝。
[0014]根據(jù)本揭示內(nèi)容的一示范具體實施例，提供一種用于形成半導體裝置的方法，該方法包含下列步驟:提供柵極結(jié)構于半導體基板的有源區(qū)中，該柵極結(jié)構包含有高k材料的柵極絕緣層、柵極金屬層及柵極電極層，形成鄰近該柵極結(jié)構的側(cè)壁間隔體，以及之后，執(zhí)行氟植入工藝。
[0015]根據(jù)本揭示內(nèi)容的另一示范具體實施例，提供一種用于形成CMOS集成電路結(jié)構的方法，該方法包含下列步驟:提供有第一有源區(qū)及第二有源區(qū)的半導體基板，形成第一柵極結(jié)構于該第一有源區(qū)中以及第二柵極結(jié)構于該第二有源區(qū)中，每個柵極結(jié)構包含具有高k材料的柵極絕緣層、柵極金屬層及柵極電極層，形成各自鄰近該第一及該第二柵極結(jié)構的側(cè)壁間隔體，以及之后，執(zhí)行氟植入工藝。
【專利附圖】

【附圖說明】
[0016]參考以下結(jié)合附圖的說明可明白本揭示內(nèi)容，其中類似的組件以相同的組件符號表不。
[0017]圖1示意圖示習知晶體管裝置的寬度與線性閾值電壓的關系；
[0018]圖2及圖3的橫截面圖示意圖示根據(jù)本揭示內(nèi)容的具體實施例的示范工藝流程；以及
[0019]圖4示意圖示根據(jù)本揭示內(nèi)容具體實施例的晶體管裝置的寬度尺寸與各個晶體管裝置的線性閾值電壓的圖示關系。
[0020]盡管本發(fā)明容易做出各種修改及替代形式，本文仍以附圖為例圖示幾個本發(fā)明的特定具體實施例且詳述其中的細節(jié)。不過，應了解本文所描述的特定具體實施例不是想要把本發(fā)明限定成本文所揭示的特定形式，反而是，本發(fā)明是要涵蓋落入由權利要求書定義的本發(fā)明精神及范疇內(nèi)的所有修改、等價及替代性陳述。
【具體實施方式】
[0021]以下描述本發(fā)明的各種示范具體實施例。為了清楚說明，本專利說明書沒有描述實際具體實作的所有特征。當然，應了解，在開發(fā)任一此類的實際具體實施例時，必需做許多與具體實作有關的決策以達成開發(fā)人員的特定目標，例如遵循與系統(tǒng)相關及商務有關的限制，這些都會隨著每一個具體實作而有所不同。此外，應了解，此類開發(fā)即復雜又花時間，決不是本技藝一般技術人員在閱讀本揭示內(nèi)容后即可實作的例行工作。
[0022]此時以參照附圖來描述本發(fā)明。示意圖示于附圖的各種結(jié)構、系統(tǒng)及裝置僅供解釋以及避免熟諳此藝者所習知的細節(jié)混淆本發(fā)明。盡管如此，仍納入附圖用來描述及解釋本揭示內(nèi)容的示范實施例。應使用與相關技藝技術人員所熟悉的意思一致的方式理解及解釋用于本文的字匯及片語。本文沒有特別定義的術語或片語(亦即，與熟諳此藝者所理解的普通慣用意思不同的定義)是想要用術語或片語的一致用法來暗示。在這個意義上，希望術語或片語具有特定的意思時(亦即，不同于熟諳此藝者所理解的意思)，則會在本專利說明書中以直接明白地提供特定定義的方式清楚地陳述用于該術語或片語的特定定義。
[0023]集成電路(IC)可設計成有數(shù)百萬個晶體管。許多IC是用也被稱作場效晶體管(FET)或MOSFET的金屬氧化物半導體(MOS)晶體管設計。雖然嚴格地說，用語“M0S晶體管”指有金屬柵極電極及氧化物柵極絕緣體的裝置，然而該用語在本文用來指稱含有導電柵極電極(不論是金屬還是其它導電材料)的任何半導體裝置，該導電柵極電極位于柵極絕緣體(不論是氧化物還是其它絕緣體)上方，接著，該柵極絕緣體位于半導體基板上方。熟諳此藝者了解，MOS晶體管可制作成為P溝道MOS晶體管或PMOS晶體管以及成為N溝道晶體管或NMOS晶體管，兩者可作成具有或不具有移動率增強應力特征或應變誘發(fā)特征。熟諳此藝者了解，可描述與拉伸模量有關的應力及應變。電路設計者可用帶有應力及不帶有應力的PMOS及NMOS晶體管混合及匹配裝置類型，以利用各種裝置類型的最佳特性以使它們最佳地適合所設計的電路。
[0024]在描述以下附圖時，會根據(jù)本揭示內(nèi)容的各種示范具體實施例，半導體裝置結(jié)構及用以形成半導體裝置的方法。述及工藝步驟、程序及材料應被視為設計成可向本技藝一般技術人員圖解說明實施本發(fā)明方法的示范具體實施例。不過，應了解，本發(fā)明不受限于該等示范具體實施例。半導體裝置及半導體裝置結(jié)構的圖示部份可能只包含單一 MOS結(jié)構，然而熟諳此藝者會認識到，集成電路的實際實作可包含大量的這種結(jié)構。制造半導體裝置及半導體裝置結(jié)構的各種步驟為眾所周知，因此為求說明簡潔，本文只簡述許多習知的步驟，或完全省略而不提供眾所周知的工藝細節(jié)。
[0025]圖2根據(jù)本揭示內(nèi)容的一示范具體實施例圖示在用于制造半導體裝置的工藝期間的半導體裝置結(jié)構100。半導體裝置結(jié)構100形成于半導體基板110上以及包含形成于半導體基板110表面上面的柵極堆疊。
[0026]熟i首此藝者會明白，可用娃、混有錯的娃、或混有其它兀素的娃提供半導體基板110，這在半導體工業(yè)常見，以及為求便于說明，以下簡稱為半導體基板或者是硅基板。該基板可為塊硅晶圓或絕緣體上覆硅(SOI)結(jié)構。在SOI結(jié)構中，半導體基板110為用絕緣層支撐的單晶半導體材料的薄層，而絕緣層用支承基板支撐。
[0027]該柵極堆疊可包含形成于半導體基板110上的高k/金屬柵極堆疊組態(tài)。熟諳此藝者明白，高k材料，例如，可為HfO2 (氧化鉿)、HfSi02 (硅酸鉿),ZrO2 (氧化鋯)或ZrS12 (硅酸錯)或HfS1N(hafnium_silicon oxynitride,氮氧娃鉿)或彼等中的兩個或更多的組合。一般而言，高k材料可由電介質(zhì)常數(shù)大于4的材料給出。
[0028]可提供柵極金屬于該高k材料上。該柵極金屬可由金屬(例如,釕)、金屬合金(例如，TiNi)、金屬氮化物(例如，TaN, TaSiN、氮化鈦、HfN)、或金屬氧化物(例如，RuO2 (氧化釕)、氧化鉿或氧化鉭)或彼等的任何組合給出。熟諳此藝者會明白，藉由納入諸如鋁、鑭之類的材料，可進一步調(diào)整該金屬柵極材料的功函數(shù)。
[0029]如圖2所示，圖示具體實施例的柵極堆疊可包含高k堆疊組態(tài)，其由雙層堆疊給出，例如形成于半導體基板I1表面上高k層120與配置于該高k層120上的高k層130。根據(jù)本文的一示意實施例，高k層120，例如，可包含HfO2,以及高k層130，例如，可包含HfS1N0根據(jù)本文的一替代具體實施例，高k層120可包含HfS1N，以及高k層130可包含HfO20根據(jù)另一替代具體實施例，層120可包含硅基介電材料，以及層130可包含高k介電材料。金屬柵極層140配置于高k雙層堆疊120及130上，如圖2所示。金屬柵極層140可由一層組成，或可由兩個或更多層組成。
[0030]在如圖2所示的具體實施例中，柵極電極層150形成于金屬柵極層140上。根據(jù)本文的一示意實施例，柵極電極層150可由多晶硅材料組成。根據(jù)本文的替代具體實施例，柵極電極層150可由一金屬材料組成。
[0031]雖然未明確圖示于圖2，在高k層120下也有可能配置附加襯墊。該附加襯墊可嵌入半導體基板110的表面或形成于其上面。該附加襯墊層可包含應變誘發(fā)材料用于改善在柵極結(jié)構下半導體基板110的溝道區(qū)的電荷載子移動率。根據(jù)一替代具體實施例，該襯墊層可由氧化硅(S12)組成。
[0032]如圖2所示的半導體裝置結(jié)構100可適當?shù)墓に嚵鞒痰玫?，例如藉由適當?shù)某练e、圖案化及蝕刻步驟，這可能各自涉及沉積高k及金屬柵極，材料層，以及形成掩模圖案于沉積層上，以及通過該掩模圖案執(zhí)行蝕刻步驟，接著移除該掩模圖案。熟諳此藝者會明白，藉由重復示意圖示于上文的相應工藝流程步驟，可得到如圖2所示的半導體裝置結(jié)構100的柵極結(jié)構。
[0033]圖3根據(jù)本揭示內(nèi)容的一示范具體實施例圖示在后續(xù)工藝流程期間的半導體裝置結(jié)構100。形成鄰近柵極結(jié)構的側(cè)壁間隔體結(jié)構160以便覆蓋呈現(xiàn)柵極結(jié)構的各種層的偵_。雖然圖3只圖示只由一側(cè)壁間隔體組成的側(cè)壁間隔體結(jié)構160，然而這對本揭示內(nèi)容不構成限制，以及在替代具體實施例可提供兩個或更多側(cè)壁間隔體。熟諳此藝者會明白，側(cè)壁間隔體結(jié)構160可由兩個或更多側(cè)壁間隔體構成，以及更可包含:在側(cè)壁間隔體結(jié)構160與柵極結(jié)構之間的襯墊(未圖示)用于囊封該柵極結(jié)構，特別是，高k結(jié)構120、130。
[0034]熟諳此藝者會明白，藉由沉積一或更多側(cè)壁間隔體形成材料于圖2的半導體裝置結(jié)構100上面，以及執(zhí)行適當?shù)奈g刻工藝以便形成如圖3所示為本技術所習知的側(cè)壁間隔體結(jié)構160，可得到如圖3所示的半導體裝置結(jié)構100。
[0035]接下來，如圖3所示，可執(zhí)行植入工藝。根據(jù)圖3的示范具體實施例，該等植入工藝可包含植入工藝Jl及J2。植入制程Jl及J2本質(zhì)上可按順序使得植入工藝Jl及J2不需要同時發(fā)生。熟諳此藝者會明白，植入工藝Jl及J2中的一者可為氟植入工藝。在本文的一示意實施例中，該氟植入工藝可包含毪覆式沉積步驟(blanket deposit1n step)。
[0036]根據(jù)圖3的具體實施例的示意實施例，可用約有IE15至約5E15的氟植入劑量執(zhí)行該氟植入工藝。根據(jù)本文的示意實施例，該氟植入劑量可約為3E15。熟諳此藝者會明白，該植入劑量的測量單位可為原子/平方公分。植入角度可在約O至75度之間。根據(jù)圖3的具體實施例的示意實施例，植入角度可約為O度。
[0037]熟諳此藝者會明白，植入工藝Jl及J2中的一植入工藝可為源極/漏極延伸區(qū)植入工藝、暈環(huán)區(qū)植入工藝及源極/漏極植入工藝中的至少一者，以便可形成源極/漏極延伸區(qū)及暈環(huán)區(qū)及源極/漏極區(qū)中的至少一者。根據(jù)一示范具體實施例，可將源極/漏極延伸區(qū)植入工藝與源極/漏極植入工藝組態(tài)成可形成鄰近如圖3的柵極結(jié)構與側(cè)壁間隔體結(jié)構160對齊的N型源極/漏極延伸區(qū)(未圖示)及源極/漏極區(qū)(未圖示)。
[0038]在上述與圖3有關的工藝后，可執(zhí)行可選擇的退火工藝(未圖示)。根據(jù)本文的一些示意實施例，該退火工藝可包括以至少400°C左右至約1100°C的溫度退火，以及根據(jù)一些示意實施例中，約在450至1050°C之間，或約在800至1000°C之間。該退火工藝可在如上述的氟植入工藝后執(zhí)行。熟諳此藝者會明白，可執(zhí)行該退火工藝以激活植入物種或促進氟原子的擴散使得氟可消耗由先前工藝產(chǎn)生的帶電氧空位(charged oxygen vacancies)。熟諳此藝者會明白，可組態(tài)退火工藝以便遵守熱預算考慮因素所強加的限制。熟諳此藝者會明白，用于施加退火溫度的退火時間在退火溫度較低時可選擇長些。在此，用詞“較長”及“較短”對于有上述給定范圍的退火溫度及相關退火時間為相對用詞。
[0039]只藉由明確描述單一半導體裝置結(jié)構來呈現(xiàn)圖2及圖3的具體實施例。這對本揭示內(nèi)容不構成任何限制。熟諳此藝者會明白，相應考慮因素也適用于涉及兩個或更多半導體裝置的結(jié)構，例如一或更多PMOS裝置、一或更多NMOS裝置及一或更多CMOS裝置。在加工兩個或更多半導體裝置時，在考慮適當?shù)难谀２襟E時，可同時或按順序地進行加工。
[0040]圖4圖示根據(jù)本揭示內(nèi)容的數(shù)個示范具體實施例制成的半導體裝置與線性閾值電壓Vtun的關系。應注意，圖4只是示意圖以及并非較佳的比例旨在用圖4推論。提供圖4的圖形只是用來圖解說明根據(jù)示范具體實施例的半導體裝置的寬度尺寸與線性閾值電壓VtLin的一般關系。
[0041]圖4中，未經(jīng)受氟植入工藝的半導體裝置用實心彈孔表示。用實心鉆石符號表示的半導體裝置為經(jīng)受氟植入劑量約有IE15的氟植入工藝。用實心三角形符號表示的半導體裝置經(jīng)受氟植入劑量約有2E15的氟植入工藝。用圓形彈孔符號表示的半導體裝置經(jīng)受氟植入劑量約有3E15的氟植入工藝。
[0042]圖4圖示不經(jīng)受氟植入工藝而寬度尺寸按比例由900納米縮小到72納米的半導體裝置的線性閾值電壓的上升。由圖4顯而易見，當氟的植入劑量由O增加到3E15時，線性閾值電壓Vtun的上升顯著減少。
[0043]熟諳此藝者會明白，本揭示內(nèi)容提供顯示在按比例縮小時可改善閾值電壓的控制行為的半導體裝置。熟諳此藝者會明白，本揭示內(nèi)容的具體實施例的閾值電壓的上升可降低到小于5%的偏差。根據(jù)一些示范具體實施例，偏差甚至可小于3.5%。根據(jù)本揭示內(nèi)容的一示意實施例，相較于不執(zhí)行氟植入的相同工藝，由900納米裝置寬度與72納米裝置寬度間的線性閾值電壓的差異給出的線性閾值電壓中的偏差可降低0.04V。
[0044]本揭示內(nèi)容提供間隔體形成之后的氟植入步驟，其允許減少高k/金屬柵極堆疊在寬度方向的邊緣摻入氧。
[0045]熟諳此藝者會明白，本揭示內(nèi)容的主要優(yōu)點包括非常簡單的工藝改變，這導致有低Vtun-W的產(chǎn)量增加以及制成半導體裝置的效能增加。
[0046]熟諳此藝者會明白，根據(jù)本揭示內(nèi)容的具體實施例的柵極堆疊可用側(cè)壁間隔體結(jié)構保護，例如根據(jù)示意實施例的襯墊及/或間隔體O及間隔體I結(jié)構，同時氟植入步驟允許消耗在先前的工藝流程中任何工藝步驟所產(chǎn)生的帶電氧空位而不涉及為了改善STI/有源區(qū)拓樸而變復雜及使極低尺度復雜化的任何復雜機構。
[0047]本揭示內(nèi)容提供一種用于形成半導體裝置的方法。根據(jù)示范具體實施例，該方法包括:提供柵極結(jié)構于半導體基板的有源區(qū)中，其中該柵極結(jié)構包含有高k材料的柵極絕緣層、柵極金屬層及柵極電極層。該方法更包括:形成鄰近該柵極結(jié)構的側(cè)壁間隔體，以及之后，執(zhí)行氟植入工藝。
[0048]本揭示內(nèi)容也提供一種用于形成CMOS集成電路結(jié)構的方法。根據(jù)數(shù)個示范具體實施例，該方法包括:提供有第一有源區(qū)及第二有源區(qū)的半導體基板，形成第一柵極結(jié)構于該第一有源區(qū)中以及第二柵極結(jié)構于該第二有源區(qū)中，其中每個柵極結(jié)構包含有高k材料的柵極絕緣層、柵極金屬層及柵極電極層。該方法更包括:形成各自鄰近該第一及該第二柵極結(jié)構的側(cè)壁間隔體，以及之后，執(zhí)行氟植入工藝。
[0049]以上所揭示的特定具體實施例均僅供圖解說明，因為熟諳此藝者在受益于本文的教導后顯然可以不同但等價的方式來修改及實施本發(fā)明。例如，可用不同的順序完成以上所提出的工藝步驟。此外，除非在權利要求書有提及，不希望本發(fā)明受限于本文所示的構造或設計的細節(jié)。因此，顯然可改變或修改以上所揭示的特定具體實施例而所有此類變體都被認為仍然是在本發(fā)明的范疇與精神內(nèi)。因此，本文提出權利要求書尋求保護。
【權利要求】
1.一種用于形成半導體裝置的方法，其包含下列步驟: 提供柵極結(jié)構于半導體基板的有源區(qū)中，該柵極結(jié)構包含有高k材料的柵極絕緣層、柵極金屬層及柵極電極層； 形成鄰近該柵極結(jié)構的側(cè)壁間隔體；以及之后 執(zhí)行氟植入工藝。
2.根據(jù)權利要求1所述的方法，其特征在于，該氟植入工藝包含毯覆式沉積步驟。
3.根據(jù)權利要求1所述的方法，其特征在于，用約有IE15至約5E15的氟植入劑量執(zhí)行該氟植入工藝。
4.根據(jù)權利要求1所述的方法，其特征在于，用約有3E15的氟植入劑量執(zhí)行該氟植入工藝。
5.根據(jù)權利要求1所述的方法，其特征在于，該柵極絕緣層有包含氮氧硅鉿層及氧化鉿層的雙層堆疊組態(tài)。
6.根據(jù)權利要求5所述的方法，其特征在于，該柵極金屬層包含配置于該氮氧硅鉿層上的氮化鈦。
7.根據(jù)權利要求6所述的方法，其特征在于，在該半導體基板與該高k材料之間形成氧化硅中間層。
8.根據(jù)權利要求1所述的方法，其特征在于，形成側(cè)壁間隔體的步驟包括:形成用于囊封該柵極絕緣層的囊封襯墊使得該高k材料的側(cè)壁被所述囊封襯墊覆蓋。
9.根據(jù)權利要求1所述的方法，其更包括:在該氟植入工藝之后，執(zhí)行退火工藝。
10.根據(jù)權利要求9所述的方法，其特征在于，該退火工藝包括以約450至1050°C的溫度退火。
11.根據(jù)權利要求1所述的方法，其更包括:形成與所述側(cè)壁間隔體對齊的N型源極及漏極區(qū)。
12.一種用于形成CMOS集成電路結(jié)構的方法，其包含下列步驟: 提供有第一有源區(qū)及第二有源區(qū)的半導體基板； 形成第一柵極結(jié)構于該第一有源區(qū)中以及第二柵極結(jié)構于該第二有源區(qū)中，每個柵極結(jié)構包含有高k材料的柵極絕緣層、柵極金屬層及柵極電極層； 形成鄰近該第一及該第二柵極結(jié)構的每一個的側(cè)壁間隔體；以及之后 執(zhí)行氟植入工藝。
13.根據(jù)權利要求12所述的方法，其特征在于，該氟植入工藝包含毯覆式沉積步驟。
14.根據(jù)權利要求12所述的方法，其特征在于，用約有IE15至約5E15的氟植入劑量執(zhí)行該氟植入工藝。
15.根據(jù)權利要求12所述的方法，其特征在于，用約有3E15的氟植入劑量執(zhí)行該氟植入工藝。
16.根據(jù)權利要求12所述的方法，其特征在于，該柵極絕緣層有包括氮氧硅鉿層及氧化鉿層的雙層堆疊組態(tài)。
17.根據(jù)權利要求16所述的方法，其特征在于，該第一柵極結(jié)構的該柵極金屬層包含配置于該氮氧硅鉿層上的氮化鈦，以及該第二柵極結(jié)構的該柵極金屬層包含配置于該氮氧硅鉿層上的碳化鈦及氮化鈦中的一者。
18.根據(jù)權利要求17所述的方法，其特征在于，在該半導體基板與任一柵極結(jié)構的該高k材料之間形成氧化硅中間層。
19.根據(jù)權利要求12所述的方法，其特征在于，形成側(cè)壁間隔體的步驟包括:形成用于囊封任一柵極結(jié)構的所述柵極絕緣層的囊封襯墊使得任一柵極結(jié)構的該高k材料的側(cè)壁被所述囊封襯墊覆蓋。
20.根據(jù)權利要求12所 述的方法，其更包括:在該氟植入工藝之后，執(zhí)行退火工藝。
【文檔編號】H01L21/265GK104037071SQ201410079169
【公開日】2014年9月10日 申請日期:2014年3月5日 優(yōu)先權日:2013年3月5日
【發(fā)明者】J·亨治爾, T·巴爾策, R·嚴, N·薩賽特 申請人:格羅方德半導體公司