半導(dǎo)體器件和半導(dǎo)體封裝的制作方法
【專利摘要】一種半導(dǎo)體器件包括片上系統(tǒng)（SOC）和至少一個(gè)寬輸入/輸出存儲(chǔ)器件。該SOC包括分別提供彼此獨(dú)立的輸入/輸出通道的多個(gè)SOC凸塊組。該至少一個(gè)寬輸入/輸出存儲(chǔ)器件被堆疊在該片上系統(tǒng)上以通過(guò)所述SOC凸塊組向/從該片上系統(tǒng)發(fā)送/接收數(shù)據(jù)。所述SOC凸塊組被如此布置并且該至少一個(gè)寬輸入/輸出存儲(chǔ)器件被如此配置，以使得所述寬輸入/輸出存儲(chǔ)器件之一可以被安裝到該SOC上以連接至所有SOC凸塊組，或者使得兩個(gè)寬輸入/輸出存儲(chǔ)器件可以被安裝到該SOC上，每個(gè)寬輸入/輸出存儲(chǔ)器件分別連接至一半的SOC凸塊組。
【專利說(shuō)明】半導(dǎo)體器件和半導(dǎo)體封裝
[0001]對(duì)相關(guān)申請(qǐng)的交叉引用
[0002]本申請(qǐng)要求于2013年3月15日向韓國(guó)特許廳(KIPO)提交的韓國(guó)專利申請(qǐng)N0.10-2013-0027658的優(yōu)先權(quán)，通過(guò)引用將其內(nèi)容整體合并于此。

【技術(shù)領(lǐng)域】
[0003]本發(fā)明構(gòu)思一般涉及3D堆疊半導(dǎo)體器件。更具體地，本發(fā)明構(gòu)思涉及其中多通道接口類型寬輸入/輸出存儲(chǔ)器件堆疊在片上系統(tǒng)(SOC)上的半導(dǎo)體器件，并且涉及包括該半導(dǎo)體器件的半導(dǎo)體多芯片封裝。

【背景技術(shù)】
[0004]最近，已開(kāi)發(fā)出這樣的半導(dǎo)體器件，其中已將多通道接口型寬輸入/輸出存儲(chǔ)器件堆疊在片上系統(tǒng)(SOC)上。該器件具備硅通孔(TSV)以促進(jìn)存儲(chǔ)器件到SOC的連接。
[0005]當(dāng)需要擴(kuò)展SoC的存儲(chǔ)器的帶寬時(shí)，或者當(dāng)需要更大的集成密度時(shí)，可以增加寬輸入/輸出存儲(chǔ)器件的數(shù)目。然而，在那些情況下，將認(rèn)為有必要擴(kuò)展提供TSV的區(qū)域。因此，根據(jù)每個(gè)指定的帶寬或集成密度而單獨(dú)地設(shè)計(jì)S0C。


【發(fā)明內(nèi)容】

[0006]根據(jù)本發(fā)明構(gòu)思的一方面，提供半導(dǎo)體器件，其中可以將一個(gè)或多個(gè)具有各種密度和/或帶寬的寬輸入/輸出存儲(chǔ)器件堆疊在具有預(yù)定尺寸的TSV區(qū)域的片上系統(tǒng)(SOC)上。
[0007]為此，根據(jù)本發(fā)明構(gòu)思的一方面，提供一種半導(dǎo)體器件，包括:片上系統(tǒng)(S0C)，具有彼此獨(dú)立的多個(gè)輸入/輸出通道；多個(gè)存儲(chǔ)器控制器，分別電連接至所述輸入/輸出通道；時(shí)鐘信號(hào)發(fā)生器，被配置為向存儲(chǔ)器控制器提供時(shí)鐘信號(hào)；以及中央處理器(CPU)，操作地連接至?xí)r鐘信號(hào)發(fā)生器且連接至存儲(chǔ)器控制器，以便控制時(shí)鐘信號(hào)發(fā)生器的操作和存儲(chǔ)器控制器的操作。并且至少一個(gè)輸入/輸出存儲(chǔ)器件堆疊在片上系統(tǒng)上，并且其中每個(gè)寬輸入/輸出存儲(chǔ)器件具有襯底、存儲(chǔ)器、以及布置在襯底的表面上且電連接至至少一個(gè)存儲(chǔ)陣列的存儲(chǔ)器凸塊，其中片上系統(tǒng)的所有通道電連接至至少一個(gè)寬輸入/輸出存儲(chǔ)器件的相應(yīng)的一些存儲(chǔ)器凸塊，使得至少一個(gè)寬輸入/輸出存儲(chǔ)器件經(jīng)由存儲(chǔ)器凸塊向/從片上系統(tǒng)發(fā)送/接收數(shù)據(jù)，其中所述至少一個(gè)寬輸入/輸出存儲(chǔ)器件的每一個(gè)的存儲(chǔ)器凸塊的總數(shù)和布局與SOC芯片的SOC凸塊的總數(shù)和布局相同,其中片上系統(tǒng)的時(shí)鐘信號(hào)發(fā)生器用于產(chǎn)生各種頻率的時(shí)鐘信號(hào)，并且其中片上系統(tǒng)的中央處理器被配置為根據(jù)堆疊在片上系統(tǒng)上的寬輸入/輸出存儲(chǔ)器件的數(shù)目來(lái)設(shè)置由時(shí)鐘信號(hào)發(fā)生器產(chǎn)生的時(shí)鐘信號(hào)的頻率。
[0008]同樣為此，根據(jù)本發(fā)明構(gòu)思的另一方面，提供一種半導(dǎo)體器件，包括:片上系統(tǒng)(S0C)，具有彼此獨(dú)立的多個(gè)輸入/輸出通道；以及堆疊在片上系統(tǒng)上的至少一個(gè)寬輸入/輸出存儲(chǔ)器件，并且其中每個(gè)寬輸入/輸出存儲(chǔ)器件具有襯底、存儲(chǔ)器、以及布置在襯底的表面上且電連接至至少一個(gè)存儲(chǔ)陣列的存儲(chǔ)器凸塊，其中片上系統(tǒng)的所有通道電連接至至少一個(gè)存儲(chǔ)陣列，其中片上系統(tǒng)的所有通道電連接至至少一個(gè)寬輸入/輸出存儲(chǔ)器件的相應(yīng)的一些存儲(chǔ)器凸塊，使得至少一個(gè)寬輸入/輸出存儲(chǔ)器件經(jīng)由存儲(chǔ)器凸塊向/從片上系統(tǒng)發(fā)送/接收數(shù)據(jù)，其中所述至少一個(gè)寬輸入/輸出存儲(chǔ)器件的每一個(gè)的存儲(chǔ)器凸塊的總數(shù)和布局與SOC芯片的SOC凸塊的總數(shù)和布局相同，并且其中每個(gè)寬輸入/輸出存儲(chǔ)器件進(jìn)一步包括:分別電連接至其存儲(chǔ)器凸塊的控制電路，以分別向/從存儲(chǔ)器凸塊發(fā)送/接收數(shù)據(jù)；以及控制器，被配置為操作上連接至控制電路，并且被配置為基于堆疊在片上系統(tǒng)上的寬輸入/輸出存儲(chǔ)器件的數(shù)目來(lái)關(guān)斷選擇的一些控制電路。
[0009]根據(jù)本發(fā)明構(gòu)思的另一方面，提供一種半導(dǎo)體器件，包括:片上系統(tǒng)(S0C)，具有彼此獨(dú)立且具有末端的多個(gè)輸入/輸出通道；以及多個(gè)寬輸入/輸出存儲(chǔ)器件，并排堆疊在該片上系統(tǒng)上，并且其中每個(gè)寬輸入/輸出存儲(chǔ)器件具有襯底、存儲(chǔ)器、和布置在襯底表面上且電連接至至少一個(gè)存儲(chǔ)陣列的存儲(chǔ)器凸塊，其中每個(gè)寬輸入/輸出存儲(chǔ)器件的一些存儲(chǔ)器凸塊在其末端電連接至片上系統(tǒng)的相應(yīng)一部分通道，而每個(gè)寬輸入/輸出存儲(chǔ)器件的其他存儲(chǔ)器凸塊沒(méi)有電連接至片上系統(tǒng)的任何通道，而是在半導(dǎo)體器件中是電性不活動(dòng)的(electrically inactive),從而每個(gè)寬輸入/輸出存儲(chǔ)器件僅經(jīng)由它的一些存儲(chǔ)器凸塊向/從片上系統(tǒng)發(fā)送/接收數(shù)據(jù)，并且其中每個(gè)寬輸入/輸出存儲(chǔ)器件的存儲(chǔ)器凸塊的總數(shù)和布局與片上系統(tǒng)的輸入/輸出通道的末端的總數(shù)和布局相同。

【專利附圖】

【附圖說(shuō)明】
[0010]通過(guò)下面結(jié)合附圖進(jìn)行的優(yōu)選實(shí)施例的詳細(xì)描述，將更清楚地理解本發(fā)明構(gòu)思。
[0011]圖1是根據(jù)本發(fā)明構(gòu)思的可以集成在半導(dǎo)體器件中的片上系統(tǒng)和一個(gè)或多個(gè)寬輸入/輸出存儲(chǔ)器件的框圖；
[0012]圖2是根據(jù)本發(fā)明構(gòu)思可以制造的一種半導(dǎo)體器件的框圖；
[0013]圖3是根據(jù)本發(fā)明構(gòu)思可以制造的另一種半導(dǎo)體器件的框圖；
[0014]圖4是根據(jù)本發(fā)明構(gòu)思的半導(dǎo)體器件的截面視圖，示出如應(yīng)用到圖2和圖3中所示的每種器件的片上系統(tǒng)和寬輸入/輸出存儲(chǔ)器件之間的連接；
[0015]圖5是根據(jù)本發(fā)明構(gòu)思的半導(dǎo)體器件的片上系統(tǒng)的一個(gè)示例的框圖；
[0016]圖6是在根據(jù)圖2和圖3所示的本發(fā)明構(gòu)思的方面的半導(dǎo)體器件中提供一個(gè)或兩個(gè)的寬輸入/輸出存儲(chǔ)器件的示例的框圖；
[0017]圖7是在同樣根據(jù)圖2和圖3所示的本發(fā)明構(gòu)思的方面的半導(dǎo)體器件中提供一個(gè)或兩個(gè)的寬輸入/輸出存儲(chǔ)器件的另一示例的框圖；
[0018]圖8是根據(jù)本發(fā)明構(gòu)思的半導(dǎo)體封裝的實(shí)施例的截面視圖；以及
[0019]圖9是采用根據(jù)本發(fā)明構(gòu)思的半導(dǎo)體封裝的移動(dòng)系統(tǒng)的框圖。

【具體實(shí)施方式】
[0020]下文中將參照附圖更充分地描述本發(fā)明構(gòu)思的各種實(shí)施例和實(shí)施例的示例。附圖中，為了清楚可以夸大以截面示出的元件、層和區(qū)域(諸如注入?yún)^(qū)域)的尺寸和相對(duì)尺寸以及形狀。特別是，半導(dǎo)體器件的截面圖解和它們的制造過(guò)程期間的中間結(jié)構(gòu)構(gòu)造是示意性的。此外，遍及附圖，相似的數(shù)字用于指定相似的元件。
[0021]為了描述本發(fā)明構(gòu)思的特定示例或?qū)嵤├哪康亩诖耸褂玫钠渌g(shù)語(yǔ)要在上下文中理解。例如，術(shù)語(yǔ)“包括”或“包含”當(dāng)用在此說(shuō)明書(shū)中時(shí)，指定所述特征的存在，但是沒(méi)有排除另外的特征的存在。此外，術(shù)語(yǔ)“連接”將最經(jīng)常地指代電連接，如上下文將明確，雖然有時(shí)候術(shù)語(yǔ)“連接”可能另外地指代物理連接。此外，除非作為在所寫的說(shuō)明書(shū)和/或附圖中另外指定，否則這樣的連接可以是直接的或間接的。
[0022]現(xiàn)在將參照?qǐng)D1詳細(xì)描述根據(jù)本發(fā)明構(gòu)思的半導(dǎo)體器件的基本組件。半導(dǎo)體器件10包括片上系統(tǒng)(SOC) 100和至少一個(gè)寬輸入/輸出存儲(chǔ)器件200。
[0023]片上系統(tǒng)100包括提供彼此獨(dú)立的輸入/輸出通道的多個(gè)SOC凸塊(bump)組I1a至llOd。SOC凸塊組IlOa至IlOd的每一個(gè)可以包括多個(gè)SOC凸塊。
[0024]寬輸入/輸出存儲(chǔ)器件200包括多個(gè)存儲(chǔ)單元陣列。此外，寬輸入/輸出存儲(chǔ)器件200包括多個(gè)存儲(chǔ)器凸塊組210a至210d，該多個(gè)存儲(chǔ)器凸塊組210a至210d連接至多個(gè)存儲(chǔ)單元陣列并提供彼此獨(dú)立的輸入/輸出通道。存儲(chǔ)器凸塊組210a至210d的每一個(gè)可以包括多個(gè)存儲(chǔ)器凸塊。在圖1中所示的示例中，片上系統(tǒng)100包括提供彼此獨(dú)立的第一至第四輸入/輸出通道的第一至第四SOC凸塊組IlOa至llOd。寬輸入/輸出存儲(chǔ)器件200的存儲(chǔ)器凸塊的總數(shù)和布局與片上系統(tǒng)100的SOC凸塊的總數(shù)和布局相同。
[0025]根據(jù)本發(fā)明構(gòu)思的一方面，存儲(chǔ)器件200的存儲(chǔ)器凸塊組210a至210d以及片上系統(tǒng)的SOC凸塊組IlOa至IlOd被計(jì)數(shù)和配置以使得多于一個(gè)或恰好一個(gè)寬輸入/輸出存儲(chǔ)器件200可以堆疊在片上系統(tǒng)100上，并通過(guò)多個(gè)SOC凸塊組IlOa至IlOd向/從片上系統(tǒng)100發(fā)送/接收數(shù)據(jù)。例如，使用上述組件，可以制造第一半導(dǎo)體器件，其中一個(gè)寬輸入/輸出存儲(chǔ)器件200連接至SOC凸塊組IlOa至IlOd的全部以向/從片上系統(tǒng)100發(fā)送/接收數(shù)據(jù)?；蛘?，可以制造第二半導(dǎo)體器件，其中兩個(gè)寬輸入/輸出存儲(chǔ)器件200連接至SOC凸塊組IlOa至IlOd的全部，以使得每個(gè)存儲(chǔ)器件可以獨(dú)立地向/從片上系統(tǒng)100發(fā)送/接收數(shù)據(jù)。
[0026]然而，在每種情況中，片上系統(tǒng)100均可以以高速度進(jìn)行數(shù)據(jù)通信，因?yàn)槠舷到y(tǒng)100通過(guò)彼此獨(dú)立并且由SOC凸塊組IlOa至IlOd提供的多個(gè)通道向/從被布置在片上系統(tǒng)100上的至少一個(gè)寬輸入/輸出存儲(chǔ)器件200發(fā)送/接收數(shù)據(jù)。
[0027]圖2示出其中僅一個(gè)存儲(chǔ)器件200堆疊在片上系統(tǒng)100上并連接至片上系統(tǒng)100的上述類型的半導(dǎo)體器件10a。
[0028]參照?qǐng)D2，在半導(dǎo)體器件1a的該實(shí)施例中，第一至第四存儲(chǔ)器凸塊組210a至210d分別連接至片上系統(tǒng)100的第一至第四SOC凸塊組IlOa至llOd。因而，片上系統(tǒng)100通過(guò)4通道接口連接至寬輸入/輸出存儲(chǔ)器件200。
[0029]圖3示出其中兩個(gè)存儲(chǔ)器件200-1和200-2彼此獨(dú)立地并排堆疊在片上系統(tǒng)100上并連接至片上系統(tǒng)100的上述類型的半導(dǎo)體器件10b。
[0030]更具體地，在半導(dǎo)體器件1b的該實(shí)施例中，第一寬輸入/輸出存儲(chǔ)器件200-1的兩個(gè)存儲(chǔ)器凸塊組210c和210d (即，一半存儲(chǔ)器凸塊組)分別連接至片上系統(tǒng)100的兩個(gè)SOC凸塊組IlOa和IlOb (B卩，一半SOC凸塊組)。此外，第二寬輸入/輸出存儲(chǔ)器件200-2的兩個(gè)存儲(chǔ)器凸塊組210a和210b (即，一半存儲(chǔ)器凸塊組)連接至片上系統(tǒng)100的另兩個(gè)SOC凸塊組IlOa和IlOd (B卩，另一半SOC凸塊組)。因而，片上系統(tǒng)100通過(guò)分別的2通道接口連接至兩個(gè)寬輸入/輸出存儲(chǔ)器件200-1和200-2的每一個(gè)。
[0031]如從以上描述中很清楚，其中寬輸入/輸出存儲(chǔ)器件200-1和200-2連接至片上系統(tǒng)100的器件1b的總密度是其中僅一個(gè)寬輸入/輸出存儲(chǔ)器件200連接至片上系統(tǒng)100的器件1a的兩倍。
[0032]圖4中示出片上系統(tǒng)(的電路)與寬輸入/輸出存儲(chǔ)器件(的存儲(chǔ)陣列)之間的連接的示例。這些連接可以在上面參照?qǐng)D2和圖3描述的器件1a和1b的每一個(gè)中采用。
[0033]所述連接包括通過(guò)片上系統(tǒng)100 (的襯底)的主體延伸的硅通孔(TSV) 120。各個(gè)TSV120分別連接至各個(gè)SOC凸塊110。
[0034]此外，如圖4中所示，寬輸入/輸出存儲(chǔ)器件200可以通過(guò)倒裝焊接方案堆疊在片上系統(tǒng)100上。即，在該方案中，在將寬輸入/輸出存儲(chǔ)器件200電連接至片上系統(tǒng)100時(shí)，將寬輸入/輸出存儲(chǔ)器件200的存儲(chǔ)器凸塊210直接連接至TSV120。
[0035]圖5示出圖2和圖3的半導(dǎo)體器件兩者可以采用的片上系統(tǒng)的一個(gè)示例。
[0036]參照?qǐng)D5，除了第一至第四SOC凸塊組I 1a至I 1d之外，該示例的片上系統(tǒng)100包括第一至第四存儲(chǔ)器控制器120a至120d、時(shí)鐘信號(hào)發(fā)生器130以及中央處理器(CPU)140。
[0037]如上面已提及，第一至第四SOC凸塊組IlOa至IlOd提供彼此獨(dú)立的第一至第四輸入/輸出通道。
[0038]CPU140使用第一控制信號(hào)CONl控制時(shí)鐘信號(hào)發(fā)生器130的操作，并且使用第二控制信號(hào)C0N2控制第一至第四存儲(chǔ)器控制器120a至120d的操作。
[0039]時(shí)鐘信號(hào)發(fā)生器130向第一至第四存儲(chǔ)器控制器120a至120d提供時(shí)鐘信號(hào)CLK。從時(shí)鐘信號(hào)發(fā)生器130產(chǎn)生的時(shí)鐘信號(hào)CLK可以具有與堆疊在片上系統(tǒng)100上的寬輸入/輸出存儲(chǔ)器件的工作頻率相同的頻率。時(shí)鐘信號(hào)發(fā)生器130可以基于第一控制信號(hào)CONl來(lái)確定時(shí)鐘信號(hào)CLK的頻率。
[0040]第一至第四存儲(chǔ)器控制器120a至120d分別連接至第一至第四SOC凸塊組I 1a至IlOd0與時(shí)鐘信號(hào)發(fā)生器130提供的時(shí)鐘信號(hào)CLK同步地，第一至第四存儲(chǔ)器控制器120a至120d的每一個(gè)可以通過(guò)第一至第四SOC凸塊組I 1a至IlOd的每一個(gè)獨(dú)立地與堆疊在片上系統(tǒng)100上的寬輸入/輸出存儲(chǔ)器件200進(jìn)行數(shù)據(jù)通信。第一至第四存儲(chǔ)器控制器120a至120d可以基于第二控制信號(hào)C0N2來(lái)確定操作協(xié)議。例如，基于第二控制信號(hào)C0N2，可以通過(guò)SDR (單數(shù)據(jù)速率)方案或DDR (雙數(shù)據(jù)速率)方案來(lái)操作第一至第四存儲(chǔ)器控制器120a 至 120d。
[0041]CPU140可以基于從外部設(shè)備接收的設(shè)置值SV來(lái)產(chǎn)生第一和第二控制信號(hào)CONl和C0N2。設(shè)置值SV可以指示半導(dǎo)體器件10是如圖2的器件的情況僅具有一個(gè)存儲(chǔ)器件，還是如圖3的器件的情況具有多于一個(gè)存儲(chǔ)器件。
[0042]圖6和圖7是可以在圖2的半導(dǎo)體器件中采用或在圖3的半導(dǎo)體器件中多個(gè)采用的寬輸入/輸出存儲(chǔ)器件200a和200b的不同示例的框圖。
[0043]參照?qǐng)D6和圖7，除了第一至第四存儲(chǔ)器凸塊組210a至210d之外，寬輸入/輸出存儲(chǔ)器件的兩個(gè)示例200a和200b均包括第一至第四控制電路220a至220d、控制器230以及第一至第四存儲(chǔ)單元陣列塊240a至240d。再次，如上面已提及，第一至第四存儲(chǔ)器凸塊組210a至210d提供彼此獨(dú)立的第一至第四輸入/輸出通道。
[0044]第一至第四存儲(chǔ)單元陣列塊240a至240d每個(gè)分別包括至少一個(gè)存儲(chǔ)單元陣列。圖6中所示的示例中，第一至第四存儲(chǔ)單元陣列塊240a至240d的每一個(gè)包括兩個(gè)存儲(chǔ)單元陣列，總共八個(gè)存儲(chǔ)單元陣列241至248。圖7中所示的示例中，第一至第四存儲(chǔ)單元陣列塊240a至240d的每一個(gè)包括一個(gè)存儲(chǔ)單元陣列241、243、245或247。除了構(gòu)成第一至第四存儲(chǔ)單元陣列塊240a至240d的每一個(gè)的存儲(chǔ)單元陣列的數(shù)目之外，圖7中所示的寬輸入/輸出存儲(chǔ)器件200b與圖6中所不的寬輸入/輸出存儲(chǔ)器件200a —樣。因此,為了簡(jiǎn)明，將僅詳細(xì)描述圖6所示的寬輸入/輸出存儲(chǔ)器件200a的其余部分。
[0045]控制器230可以控制第一至第四控制電路220a至220d的操作。例如，控制器230可以向第一至第四控制電路220a至220d提供時(shí)鐘信號(hào)以建立第一至第四控制電路220a至220d的操作協(xié)議。
[0046]第一至第四控制電路220a至220d分別連接至第一至第四存儲(chǔ)器凸塊組210a至210d，從而可以分別獨(dú)立地通過(guò)第一至第四存儲(chǔ)器凸塊組210a至210d與片上系統(tǒng)100進(jìn)行數(shù)據(jù)通信。
[0047]第一存儲(chǔ)單元陣列塊240a和第三存儲(chǔ)單元陣列塊240c的存儲(chǔ)單元陣列241、242、245和246共同連接至第一控制電路220a和第三控制電路220c，并且第二存儲(chǔ)單元陣列塊240b和第四存儲(chǔ)單元陣列塊240d的存儲(chǔ)單元陣列243、244、247和248共同連接至第二控制電路220b和第四控制電路220d。
[0048]在其中僅一個(gè)寬輸入/輸出存儲(chǔ)器件200a堆疊在片上系統(tǒng)100上的情況下(圖2)，寬輸入/輸出存儲(chǔ)器件200的第一至第四存儲(chǔ)器凸塊組210a至210d分別連接至片上系統(tǒng)100的第一至第四SOC凸塊組IlOa至llOd。于是，控制器230接通第一至第四電路220a至220d的全部，使得一個(gè)寬輸入/輸出存儲(chǔ)器件200可以進(jìn)行4通道數(shù)據(jù)通信。SP，第一控制電路220a可以通過(guò)第一存儲(chǔ)器凸塊組210a促進(jìn)第一存儲(chǔ)單元陣列塊240a的存儲(chǔ)單元陣列241和242與片上系統(tǒng)100之間的數(shù)據(jù)通信。第二控制電路220b可以通過(guò)第二存儲(chǔ)器凸塊組210b促進(jìn)第二存儲(chǔ)單元陣列塊240b的存儲(chǔ)單元陣列243和244與片上系統(tǒng)100之間的數(shù)據(jù)通信。第三控制電路220c通過(guò)第三存儲(chǔ)器凸塊組210c促進(jìn)第三存儲(chǔ)單元陣列塊240c的存儲(chǔ)單元陣列245和246與片上系統(tǒng)100之間的數(shù)據(jù)通信。并且，第四控制電路220d通過(guò)第四存儲(chǔ)器凸塊組210d促進(jìn)第四存儲(chǔ)單元陣列塊240d的存儲(chǔ)單元陣列247和248與片上系統(tǒng)100之間的數(shù)據(jù)通信。
[0049]另一方面，在其中兩個(gè)寬輸入/輸出存儲(chǔ)器件200a堆疊在片上系統(tǒng)100上的情況下(圖3)，每個(gè)輸入/輸出存儲(chǔ)器件200a的存儲(chǔ)器凸塊組210a至210d的兩個(gè)分別連接至片上系統(tǒng)100的SOC凸塊組I1a至IlOd的分別一對(duì)。該情況下，控制器230接通第一電路220a和第二電路220b并且關(guān)斷第三電路220c和第四電路220d，因此每個(gè)寬輸入/輸出存儲(chǔ)器件200可以進(jìn)行2通道數(shù)據(jù)通信。即，一方面，第一控制電路220a可以通過(guò)第一存儲(chǔ)器凸塊組210a促進(jìn)第一存儲(chǔ)單元陣列塊240a和第三存儲(chǔ)單元陣列塊240c的存儲(chǔ)單元陣列241、242、245和246與片上系統(tǒng)100之間的數(shù)據(jù)通信。另一方面，第二控制電路220b可以通過(guò)第二存儲(chǔ)器凸塊組210b促進(jìn)第二存儲(chǔ)單元陣列塊240b和第四存儲(chǔ)單元陣列塊240d的存儲(chǔ)單元陣列243、244、247和248與片上系統(tǒng)100之間的數(shù)據(jù)通信。
[0050]總而言之，如圖2中所示并如上面參照?qǐng)D2描述，通過(guò)將一個(gè)寬輸入/輸出存儲(chǔ)器件200堆疊在片上系統(tǒng)100上來(lái)配置半導(dǎo)體器件10a，并且寬輸入/輸出存儲(chǔ)器件200可以使用四個(gè)通道與片上系統(tǒng)100進(jìn)行數(shù)據(jù)通信。同時(shí)，如圖3中所示并如上面參照?qǐng)D3描述，使用相同類型的片上系統(tǒng)100和多個(gè)一樣的寬輸入/輸出存儲(chǔ)器件，通過(guò)將兩個(gè)寬輸入/輸出存儲(chǔ)器件200-1和200-2堆疊在片上系統(tǒng)100上來(lái)配置半導(dǎo)體器件10b，并且兩個(gè)寬輸入/輸出存儲(chǔ)器件200-1和200-2的每一個(gè)可以使用兩個(gè)通道與片上系統(tǒng)100進(jìn)行數(shù)據(jù)通信。因而，片上系統(tǒng)100和寬輸入/輸出存儲(chǔ)器件200之間的帶寬在兩種情況中相同，但是后者半導(dǎo)體器件(圖3)的密度是前者(圖2)的兩倍。因此，根據(jù)本發(fā)明構(gòu)思的各方面，可以提供包括相同類型的片上系統(tǒng)和寬輸入/輸出存儲(chǔ)器件的各種密度的半導(dǎo)體器件，即，不必制造根據(jù)要堆疊其上的寬輸入/輸出存儲(chǔ)器件的密度來(lái)設(shè)計(jì)的不同類型的片上系統(tǒng)。
[0051]相反，根據(jù)本發(fā)明構(gòu)思的一個(gè)實(shí)施例，寬輸入/輸出存儲(chǔ)器件200的控制器230向第一至第四控制電路220a至220d提供具有第一頻率的時(shí)鐘信號(hào)，以提供圖2中所示并參照?qǐng)D2描述的類型的操作的半導(dǎo)體器件10a。另一方面，兩個(gè)寬輸入/輸出存儲(chǔ)器件200-1和200-2的每一個(gè)的控制器230關(guān)斷它們的第三控制電路220c和第四控制電路220d，并且向第一控制電路220a和第二控制電路220b提供具有與第一頻率的兩倍高的第二頻率的時(shí)鐘信號(hào)，以提供圖3中所示并參照?qǐng)D3描述的類型的操作的半導(dǎo)體器件10b。
[0052]此外，在該實(shí)施例中，片上系統(tǒng)100的時(shí)鐘信號(hào)發(fā)生器130可以基于第一控制信號(hào)CONl向第一存儲(chǔ)器控制器120a至第四存儲(chǔ)器控制器120d提供具有第一頻率的時(shí)鐘信號(hào)CLK,以提供圖2中所示并參照?qǐng)D2描述的類型的操作的半導(dǎo)體器件10a。另一方面，片上系統(tǒng)100的時(shí)鐘信號(hào)發(fā)生器130可以向第一存儲(chǔ)器控制器120a至第四存儲(chǔ)器控制器120d提供具有(兩倍于第一頻率的)第二頻率的時(shí)鐘信號(hào)CLK，以提供圖3中所示并參照?qǐng)D3描述的類型的操作的半導(dǎo)體器件10b。
[0053]因此，在每種情況下，片上系統(tǒng)100的第一存儲(chǔ)器控制器120a至第四存儲(chǔ)器控制器120d以及寬輸入/輸出存儲(chǔ)器件200的第一控制電路220a至第四控制電路220d與時(shí)鐘信號(hào)同步地操作。
[0054]在另一實(shí)施例中，寬輸入/輸出存儲(chǔ)器件200的控制器230通過(guò)SDR (單數(shù)據(jù)速率)來(lái)控制第一控制電路220a至第四控制電路220d，以提供圖2中所示并參照?qǐng)D2描述的類型的操作的半導(dǎo)體器件10a。另一方面，兩個(gè)寬輸入/輸出存儲(chǔ)器件200-1和200-2的每一個(gè)的控制器230關(guān)斷它們的第三控制電路220c和第四控制電路220d，并且通過(guò)DDR (雙數(shù)據(jù)速率)方案來(lái)控制第一電路220a和第二電路220b，以提供圖3中所示并參照?qǐng)D3描述的類型的操作的半導(dǎo)體器件10b。
[0055]該情況下，片上系統(tǒng)100的第一存儲(chǔ)器控制器120a至第四存儲(chǔ)器控制器120d基于第二控制信號(hào)C0N2以SDR方案操作，以提供圖2中所示并參照?qǐng)D2描述的類型的操作的半導(dǎo)體器件10a，并且基于第二控制信號(hào)C0N2以DDR方案操作以提供圖3中所示并參照?qǐng)D3描述的類型的操作的半導(dǎo)體器件10b。
[0056]因而，片上系統(tǒng)100的第一存儲(chǔ)器控制器120a至第四存儲(chǔ)器控制器120d以及寬輸入/輸出存儲(chǔ)器件200的第一控制電路220a至第四控制電路220d可以通過(guò)SDR方案來(lái)發(fā)送/接收數(shù)據(jù)，以提供圖2中所示并參照?qǐng)D2描述的類型的操作的半導(dǎo)體器件10a，并且可以通過(guò)DDR方案來(lái)發(fā)送/接收數(shù)據(jù)，以提供圖3中所示并參照?qǐng)D3描述的類型的操作的半導(dǎo)體器件10b。
[0057]在上述兩個(gè)實(shí)施例的每一個(gè)中，可以將一個(gè)或兩個(gè)寬輸入/輸出存儲(chǔ)器件堆疊在相同的片上系統(tǒng)來(lái)選擇性地提供不同存儲(chǔ)密度的半導(dǎo)體器件，以及用于它們的片上系統(tǒng)的不同帶寬。因而，不需要制造不同類型的片上系統(tǒng)，即，根據(jù)最終器件的密度和帶寬而不同地設(shè)計(jì)的片上系統(tǒng)。
[0058]圖8示出根據(jù)本發(fā)明構(gòu)思的半導(dǎo)體封裝的示例。
[0059]參照?qǐng)D8，半導(dǎo)體封裝20包括基板300、堆疊在基板300上的片上系統(tǒng)100以及堆疊在片上系統(tǒng)100上的至少一個(gè)寬輸入/輸出存儲(chǔ)器件200。
[0060]基板300可以是印刷電路板(PCB)。片上系統(tǒng)100可以包括應(yīng)用處理器。
[0061]片上系統(tǒng)100包括提供彼此獨(dú)立的輸入/輸出通道的多個(gè)SOC凸塊組。每個(gè)SOC凸塊組可以包括多個(gè)SOC凸塊110。片上系統(tǒng)100通過(guò)SOC凸塊110電連接至基板300。
[0062]至少一個(gè)寬輸入/輸出存儲(chǔ)器件200包括提供彼此獨(dú)立的輸入/輸出通道的多個(gè)存儲(chǔ)器凸塊組。每個(gè)存儲(chǔ)器凸塊組可以包括多個(gè)存儲(chǔ)器凸塊210。至少一個(gè)寬輸入/輸出存儲(chǔ)器件200通過(guò)存儲(chǔ)器凸塊210電連接至片上系統(tǒng)100。至少一個(gè)寬輸入/輸出會(huì)器件200通過(guò)片上系統(tǒng)100的SOC凸塊110向/從片上系統(tǒng)100發(fā)送/接收數(shù)據(jù)。
[0063]在一種封裝形式中，一個(gè)寬輸入/輸出存儲(chǔ)器件200連接至所有SOC凸塊組，以向/從片上系統(tǒng)100發(fā)送/接收數(shù)據(jù)。在另一種封裝形式中，兩個(gè)寬輸入/輸出存儲(chǔ)器件200分別連接至SOC凸塊組的第一半和第二半，以向/從片上系統(tǒng)100發(fā)送/接收數(shù)據(jù)。
[0064]由通過(guò)片上系統(tǒng)100的襯底延伸的硅通孔(TSV) 120將片上系統(tǒng)100的電路連接至多個(gè)SOC凸塊110。存儲(chǔ)器凸塊210連接至TSV120以使得至少一個(gè)寬輸入/輸出存儲(chǔ)器件200電連接至片上系統(tǒng)100。該情況下，可以減小基板300與寬輸入/輸出存儲(chǔ)器件200之間的接口負(fù)載阻抗，使得可以實(shí)現(xiàn)平滑的信號(hào)傳輸。
[0065]在封裝20中，片上系統(tǒng)100和至少一個(gè)寬輸入/輸出存儲(chǔ)器件200可以由上面參照?qǐng)D1至圖7描述的任何半導(dǎo)體器件構(gòu)成。
[0066]在將片上系統(tǒng)100和至少一個(gè)寬輸入/輸出存儲(chǔ)器件200堆疊在基板300上之后，作為結(jié)果的結(jié)構(gòu)的上表面可以涂敷樹(shù)脂。即，封裝20可以具有樹(shù)脂密封材料310，其將片上系統(tǒng)100和至少一個(gè)寬輸入/輸出存儲(chǔ)器件200密封在基板300上。用于促進(jìn)與外部設(shè)備的電連接的外部凸塊320可以被布置在基板300的底面上(并通過(guò)諸如重新分配層和傳導(dǎo)通孔(未示出)的布線來(lái)連接至SOC凸塊110)。
[0067]此外，如圖8中所示，半導(dǎo)體封裝20采用倒裝芯片封裝技術(shù)。在倒裝芯片封裝技術(shù)中，在寬輸入/輸出存儲(chǔ)器件200的表面上的存儲(chǔ)器凸塊210充當(dāng)電極，并且片上系統(tǒng)100的SOC凸塊110被布置在與存儲(chǔ)器凸塊210的位置對(duì)應(yīng)的位置，使得不使用布線來(lái)將寬輸入/輸出存儲(chǔ)器件200連接至片上系統(tǒng)100。
[0068]圖9示出包括(圖8中所示并且參照?qǐng)D8描述的類型的)根據(jù)本發(fā)明構(gòu)思的半導(dǎo)體封裝410的移動(dòng)系統(tǒng)400的示例。因而，半導(dǎo)體封裝410包括片上系統(tǒng)S0C420和至少一個(gè)寬輸入/輸出器件430。移動(dòng)系統(tǒng)400還包括連接性單元440、用戶接口 450、非易失性存儲(chǔ)器件NVM460和電源470。移動(dòng)系統(tǒng)400可以實(shí)現(xiàn)為諸如智能電話機(jī)的移動(dòng)電話機(jī)、個(gè)人數(shù)字助理(PDA)、便攜式多媒體播放器(PMP)、數(shù)字相機(jī)、音樂(lè)播放器、便攜式游戲控制臺(tái)、導(dǎo)航系統(tǒng)等。
[0069]移動(dòng)系統(tǒng)400的片上系統(tǒng)420包括可以運(yùn)行諸如網(wǎng)頁(yè)瀏覽器、視頻游戲、視頻播放器等的應(yīng)用的應(yīng)用處理器。為此，應(yīng)用處理器可以包括單核心或多核心。例如，應(yīng)用處理器可以是多核處理器，諸如雙核處理器、四核處理器、或六核處理器。應(yīng)用處理器還可以包括內(nèi)部或外部的存儲(chǔ)器高速緩存。
[0070]連接性單元440可以促進(jìn)與外部設(shè)備的有線或無(wú)線通信。例如，連接性單元440可以促進(jìn)以太網(wǎng)通信、近場(chǎng)通信(NFC)、射頻標(biāo)識(shí)(RFID)通信、移動(dòng)電信、存儲(chǔ)卡通信、或通用串行總線(USB)通信。此外，連接性單元440可以包括支持諸如全球移動(dòng)通信系統(tǒng)(GSM)、通用分組無(wú)線服務(wù)(GPRS)、寬帶碼分多址(WCDMA)、或高速下行鏈路/上行鏈路分組接入(HSxPA)的通信的基帶芯片組。
[0071]非易失性存儲(chǔ)器件460可以存儲(chǔ)用于啟動(dòng)移動(dòng)系統(tǒng)400的數(shù)據(jù)。為此和/或其他目的，非易失性存儲(chǔ)器件460可以是電可擦除可編程只讀存儲(chǔ)器(EEPR0M)、閃存、相變隨機(jī)存取存儲(chǔ)器(PRAM)、電阻隨機(jī)存取存儲(chǔ)器(PRAM)、毫微浮柵存儲(chǔ)器(NFGM)、聚合物隨機(jī)存取存儲(chǔ)器(PoRAM)、磁隨機(jī)存取存儲(chǔ)器(MRAM )、或鐵電隨機(jī)存取存儲(chǔ)器(FRAM )。
[0072]用戶接口 450可以包括諸如鍵盤或觸摸屏的至少一個(gè)輸入設(shè)備、以及諸如揚(yáng)聲器或顯示設(shè)備的至少一個(gè)輸出設(shè)備。電源470向移動(dòng)系統(tǒng)400提供電源電壓。
[0073]移動(dòng)系統(tǒng)400還可以包括其他外圍設(shè)備，諸如圖像處理器和/或存儲(chǔ)設(shè)備，存儲(chǔ)設(shè)備諸如存儲(chǔ)卡、固態(tài)驅(qū)動(dòng)器(SSD)、硬盤驅(qū)動(dòng)器(HDD)或⑶-ROM。
[0074]此外，移動(dòng)系統(tǒng)400和/或移動(dòng)系統(tǒng)400的選擇組件可以以封裝的形式集成，諸如層疊封裝(package on package, PoP),球柵陣列(ball grid arrays, BGA)、芯片尺寸封裝(chip scale package, CSP)、塑料帶引線芯片載體(plastic leaded chip carrier,PLCC)、塑料雙列直插封裝(plastic dual in-line package, FOIP)、疊片內(nèi)裸片封裝(diein waffle pack)、晶片內(nèi)裸片形式(die in wafer form)、板上芯片(chip on board,COB)、陶瓷雙列直插封裝(ceramic dual in-line package, CERDIP)、塑料標(biāo)準(zhǔn)四邊扁平封裝(plastic metric quad flat pack, MQFP)、薄型四邊扁平封裝(thin quad flatpack, TQFP)、小外型 IC (small outline IC, S0IC)、縮小型小外型封裝(shrink smalloutline Package, SS0P)、薄型小外型封裝(thin small outline package, TS0P)、系統(tǒng)級(jí)封裝(system in package, SIP)、多芯片封裝(multi chip package, MCP)、晶片級(jí)結(jié)構(gòu)封裝(wafer-level fabricated package, WFP)、或者晶片級(jí)處理堆疊封裝(wafer-levelprocessed stack package, WSP)。
[0075]最后，上面已經(jīng)詳細(xì)描述本發(fā)明構(gòu)思的實(shí)施例及其示例。然而，本發(fā)明構(gòu)思可以以很多不同的形式具體化，而不應(yīng)該被認(rèn)為限于上述實(shí)施例。相反，描述這些實(shí)施例使得此公開(kāi)是徹底和完全的，并且向本領(lǐng)域技術(shù)人員充分地傳達(dá)本發(fā)明構(gòu)思。因而，本發(fā)明構(gòu)思的真實(shí)的精神和范圍不由上述實(shí)施例和示例限制，而是由所附權(quán)利要求限制。
【權(quán)利要求】
1.一種半導(dǎo)體器件,包括: 片上系統(tǒng)(SOC)，具有彼此獨(dú)立且具有末端的多個(gè)輸入/輸出通道；以及 多個(gè)寬輸入/輸出存儲(chǔ)器件，并排堆疊在該片上系統(tǒng)上， 其中每個(gè)寬輸入/輸出存儲(chǔ)器件具有襯底、存儲(chǔ)器、和存儲(chǔ)器凸塊組，每個(gè)存儲(chǔ)器凸塊組具有布置在該襯底表面上且電連接至至少一個(gè)存儲(chǔ)陣列的多個(gè)存儲(chǔ)器凸塊， 每個(gè)寬輸入/輸出存儲(chǔ)器件的一些存儲(chǔ)器凸塊組在其末端處電連接至該片上系統(tǒng)的相應(yīng)一部分通道，而每個(gè)寬輸入/輸出存儲(chǔ)器件的其他存儲(chǔ)器凸塊組沒(méi)有電連接至該片上系統(tǒng)的任何通道并且在該半導(dǎo)體器件中是電性不活動(dòng)的，從而每個(gè)寬輸入/輸出存儲(chǔ)器件僅經(jīng)由它的一些存儲(chǔ)器凸塊組向/從該片上系統(tǒng)發(fā)送/接收數(shù)據(jù)，并且 每個(gè)寬輸入/輸出存儲(chǔ)器件的存儲(chǔ)器凸塊的總數(shù)和布局與該片上系統(tǒng)的輸入/輸出通道的末端的總數(shù)和布局相同。
2.如權(quán)利要求1所述的半導(dǎo)體器件，其中每個(gè)寬輸入/輸出存儲(chǔ)器件的存儲(chǔ)器包括多個(gè)存儲(chǔ)單元陣列，并且各存儲(chǔ)器凸塊組分別連接至各存儲(chǔ)單元陣列以提供彼此獨(dú)立的輸入/輸出通道。
3.如權(quán)利要求2所述的半導(dǎo)體器件，其中該片上系統(tǒng)包括SOC芯片襯底和四個(gè)SOC凸塊組，每個(gè)SOC凸 塊組具有布置在該SOC芯片襯底的表面上且電連接至處理器的多個(gè)SOC凸塊，并且該四個(gè)SOC凸塊組提供彼此獨(dú)立的四個(gè)輸入/輸出通道， 該半導(dǎo)體器件具有并排堆疊在該片上系統(tǒng)上的兩個(gè)所述寬輸入/輸出存儲(chǔ)器件，并且 每個(gè)寬輸入/輸出存儲(chǔ)器件具有四個(gè)存儲(chǔ)器凸塊組，其中僅兩個(gè)存儲(chǔ)器凸塊組電連接至該片上系統(tǒng)的相應(yīng)一對(duì)輸入/輸出通道。
4.如權(quán)利要求3所述的半導(dǎo)體器件，其中每個(gè)寬輸入/輸出存儲(chǔ)器件進(jìn)一步包括: 四個(gè)控制電路，分別電連接至所述存儲(chǔ)器凸塊組，用于分別向/從所述存儲(chǔ)器凸塊組發(fā)送/接收數(shù)據(jù)；以及 控制器，被配置為控制所述控制電路的操作。
5.如權(quán)利要求4所述的半導(dǎo)體器件，其中每個(gè)寬輸入/輸出存儲(chǔ)器件具有四個(gè)存儲(chǔ)單元陣列塊，每個(gè)存儲(chǔ)單元陣列塊包括至少一個(gè)存儲(chǔ)單元陣列，并且 第一存儲(chǔ)單元陣列塊和第三存儲(chǔ)單元陣列塊的存儲(chǔ)單元陣列共同電連接至第一控制電路和第三控制電路，并且第二存儲(chǔ)單元陣列塊和第四存儲(chǔ)單元陣列塊的存儲(chǔ)單元陣列共同電連接至第二控制電路和第四控制電路。
6.如權(quán)利要求5所述的半導(dǎo)體器件，其中第三控制電路和第四控制電路被關(guān)斷，第一控制電路通過(guò)第一存儲(chǔ)器凸塊組進(jìn)行第一存儲(chǔ)單元陣列塊和第三存儲(chǔ)單元陣列塊與該片上系統(tǒng)之間的數(shù)據(jù)通信，并且第二控制電路通過(guò)第二存儲(chǔ)器凸塊組進(jìn)行第二存儲(chǔ)單元陣列塊和第四存儲(chǔ)單元陣列塊與該片上系統(tǒng)之間的數(shù)據(jù)通信。
7.如權(quán)利要求6所述的半導(dǎo)體器件，其中該片上系統(tǒng)具有用于產(chǎn)生各種頻率的時(shí)鐘信號(hào)的時(shí)鐘信號(hào)發(fā)生器，并且所述寬輸入/輸出存儲(chǔ)器件均與由該時(shí)鐘信號(hào)發(fā)生器產(chǎn)生的相同頻率的時(shí)鐘信號(hào)同步地操作。
8.如權(quán)利要求6所述的半導(dǎo)體器件，其中通過(guò)雙數(shù)據(jù)速率(DDR)方案操作所述寬輸入/輸出存儲(chǔ)器件。
9.如權(quán)利要求1所述的半導(dǎo)體器件，其中該片上系統(tǒng)包括:芯片襯底和多個(gè)SOC凸塊組，每個(gè)SOC凸塊組具有布置在該芯片襯底表面上的多個(gè)SOC凸塊，所述SOC凸塊組分別構(gòu)成該片上系統(tǒng)的通道。
10.如權(quán)利要求9所述的半導(dǎo)體器件，其中該片上系統(tǒng)進(jìn)一步包括: 多個(gè)存儲(chǔ)器控制器，分別電連接至所述SOC凸塊組； 時(shí)鐘信號(hào)發(fā)生器，被配置為向所述存儲(chǔ)器控制器提供時(shí)鐘信號(hào)；以及中央處理器(CPU)，被配置為使用第一控制信號(hào)控制該時(shí)鐘信號(hào)發(fā)生器的操作，并且使用第二控制信號(hào)控制所述存儲(chǔ)器控制器的操作。
11.如權(quán)利要求10所述的半導(dǎo)體器件，其中該時(shí)鐘信號(hào)發(fā)生器用于在第一模式下基于第一控制信號(hào)產(chǎn)生具有第一頻率的時(shí)鐘信號(hào)，并且在第二模式下基于第一控制信號(hào)產(chǎn)生具有兩倍于第一頻率的第二頻率的時(shí)鐘信號(hào)。
12.如權(quán)利要求10所述的半導(dǎo)體器件，其中基于第二控制信號(hào)，該存儲(chǔ)器控制器在第一模式下通過(guò)單數(shù)據(jù)速率(SDR)方案操作，并且在第二模式下通過(guò)雙數(shù)據(jù)速率(DDR)方案操作。
13.如權(quán)利要求10所述的半導(dǎo)體器件，其中該中央處理器被配置為基于從外部設(shè)備接收的設(shè)置值選擇性地產(chǎn)生第一控制信號(hào)和第二控制信號(hào)。
14.如權(quán)利要求9所述的半導(dǎo)體器件，其中該片上系統(tǒng)進(jìn)一步具有硅通孔，所述硅通孔連接至所述SOC凸塊 且電連接至所述寬輸入/輸出存儲(chǔ)器件。
15.一種半導(dǎo)體封裝，包括如權(quán)利要求1中所述的半導(dǎo)體器件，并且進(jìn)一步包括基板，并且 其中該片上系統(tǒng)堆疊在該基板上，并且該片上系統(tǒng)包括SOC襯底、多個(gè)SOC凸塊組、以及硅通孔，每個(gè)SOC凸塊組具有布置在該SOC襯底表面上的多個(gè)SOC凸塊，所述硅通孔通過(guò)該SOC襯底延伸并且電連接至所述SOC凸塊，所述SOC凸塊和所述硅通孔構(gòu)成該片上系統(tǒng)的輸入/輸出通道，并且該基板在所述SOC凸塊處電連接至該片上系統(tǒng)。
16.—種半導(dǎo)體器件,包括: 片上系統(tǒng)(S0C)，具有彼此獨(dú)立的多個(gè)輸入/輸出通道、分別電連接至所述輸入/輸出通道的多個(gè)存儲(chǔ)器控制器、被配置為向所述存儲(chǔ)器控制器提供時(shí)鐘信號(hào)的時(shí)鐘信號(hào)發(fā)生器、以及中央處理器(CPU)，該CPU操作上連接至該時(shí)鐘信號(hào)發(fā)生器且連接至所述存儲(chǔ)器控制器以便控制該時(shí)鐘信號(hào)發(fā)生器的操作和所述存儲(chǔ)器控制器的操作；以及至少一個(gè)寬輸入/輸出存儲(chǔ)器件，堆疊在該片上系統(tǒng)上， 其中每個(gè)寬輸入/輸出存儲(chǔ)器件具有襯底、存儲(chǔ)器、和存儲(chǔ)器凸塊組，每個(gè)存儲(chǔ)器凸塊組具有布置在該襯底的表面上且電連接至至少一個(gè)存儲(chǔ)陣列的多個(gè)存儲(chǔ)器凸塊， 該片上系統(tǒng)的所有通道電連接至所述至少一個(gè)寬輸入/輸出存儲(chǔ)器件的相應(yīng)的一些存儲(chǔ)器凸塊組，從而所述至少一個(gè)輸入/輸出存儲(chǔ)器件經(jīng)由所述存儲(chǔ)器凸塊組向/從該片上系統(tǒng)發(fā)送/接收數(shù)據(jù)， 所述至少一個(gè)寬輸入/輸出存儲(chǔ)器件的每一個(gè)的存儲(chǔ)器凸塊的總數(shù)和布局與該片上系統(tǒng)的SOC凸塊的總數(shù)和布局相同， 該片上系統(tǒng)的時(shí)鐘信號(hào)發(fā)生器用于產(chǎn)生各種頻率的時(shí)鐘信號(hào)，并且該片上系統(tǒng)的中央處理器被配置為根據(jù)堆疊在該片上系統(tǒng)上的寬輸入/輸出存儲(chǔ)器件的數(shù)目來(lái)設(shè)置由該時(shí)鐘信號(hào)發(fā)生器產(chǎn)生的時(shí)鐘信號(hào)的頻率。
17.如權(quán)利要求16所述的半導(dǎo)體器件，其中該時(shí)鐘信號(hào)發(fā)生器用于在第一模式下時(shí)基于由該中央處理器產(chǎn)生的第一控制信號(hào)產(chǎn)生具有第一頻率的時(shí)鐘信號(hào)，并且在第二模式下時(shí)基于由該中央處理器產(chǎn)生的第一控制信號(hào)產(chǎn)生具有大于第一頻率的第二頻率的時(shí)鐘信號(hào)。
18.如權(quán)利要求16所述的半導(dǎo)體器件，其中該片上系統(tǒng)具有彼此獨(dú)立地電連接至該中央處理器的四個(gè)輸入/輸出通道，并且 所述至少一個(gè)寬輸入/輸出存儲(chǔ)器件的每一個(gè)具有四個(gè)存儲(chǔ)器凸塊組。
19.如權(quán)利要求18所述的半導(dǎo)體器件，其中該時(shí)鐘信號(hào)發(fā)生器用于在第一模式下時(shí)基于由該中央處理器產(chǎn)生的第一控制信號(hào)產(chǎn)生具有第一頻率的時(shí)鐘信號(hào)，并且在第二模式下時(shí)基于由該中央處理器產(chǎn)生的第一控制信號(hào)產(chǎn)生具有兩倍于第一頻率的第二頻率的時(shí)鐘信號(hào)。
20.—種半導(dǎo)體器件，包括: 片上系統(tǒng)(SOC),具有彼此獨(dú)立的多個(gè)輸入/輸出通道；以及 至少一個(gè)寬輸入/輸出存儲(chǔ)器件，堆疊在該片上系統(tǒng)上， 其中每個(gè)寬輸入/輸出存儲(chǔ)器件具有襯底、存儲(chǔ)器、和存儲(chǔ)器凸塊組，每個(gè)存儲(chǔ)器凸塊組具有布置在該襯底的表面上且電連接至至少一個(gè)存儲(chǔ)陣列的多個(gè)存儲(chǔ)器凸塊， 該片上系統(tǒng)的所有通道電連接至所述至少一個(gè)寬輸入/輸出存儲(chǔ)器件的相應(yīng)的一些存儲(chǔ)器凸塊組，從而所 述至少一個(gè)輸入/輸出存儲(chǔ)器件經(jīng)由所述存儲(chǔ)器凸塊組向/從該片上系統(tǒng)發(fā)送/接收數(shù)據(jù)， 所述至少一個(gè)寬輸入/輸出存儲(chǔ)器件的每一個(gè)的存儲(chǔ)器凸塊的總數(shù)和布局與該片上系統(tǒng)的SOC凸塊的總數(shù)和布局相同，并且 所述至少一個(gè)寬輸入/輸出存儲(chǔ)器件的每一個(gè)進(jìn)一步包括: 控制電路，分別電連接至其存儲(chǔ)器凸塊組，以分別向/從所述存儲(chǔ)器凸塊組發(fā)送/接收數(shù)據(jù)，以及 控制器，被配置為操作上連接至所述控制電路，并被配置為基于堆疊在該片上系統(tǒng)上的寬輸入/輸出存儲(chǔ)器件的數(shù)目關(guān)斷所選擇的一些控制電路。
【文檔編號(hào)】H01L23/50GK104051410SQ201410089978
【公開(kāi)日】2014年9月17日 申請(qǐng)日期:2014年3月12日 優(yōu)先權(quán)日:2013年3月15日
【發(fā)明者】金泰善, 林慶默 申請(qǐng)人:三星電子株式會(huì)社