半導體裝置及其制造方法
【專利摘要】在本發(fā)明的實施方式的半導體裝置的制造方法中，蝕刻柵極多晶硅（5）直到從第1半導體層（2）的表面凹陷到柵極溝槽（3）內(nèi)。層間絕緣膜（6）形成在柵極溝槽（3）內(nèi)的柵極多晶硅（5）上。通過蝕刻第1半導體層（2）的表面，層間絕緣膜（6）從第1半導體層（2）的表面突出。通過蝕刻從層間絕緣膜（6）延伸并覆蓋第3半導體層（8）的表面上的絕緣膜（9）的表面直到第3半導體層（8）的表面露出，從而形成具有絕緣膜（9）的井壁（9）。
【專利說明】半導體裝置及其制造方法
[0001] 相關(guān)申請
[0002] 本申請享有日本專利申請2013-57254號（申請日：2013年3月19日)和日本專利 申請2013-232324號（申請日：2013年11月8日）的基礎(chǔ)申請的優(yōu)先權(quán)。本申請通過參照 這些基礎(chǔ)申請而包含基礎(chǔ)申請的全部內(nèi)容。

【技術(shù)領(lǐng)域】
[0003] 本發(fā)明的實施方式涉及半導體裝置及其制造方法。

【背景技術(shù)】
[0004] 作為構(gòu)成功率用半導體裝置的半導體元件，使用絕緣柵型半導體裝置。在功率用 半導體裝置中，面向省電化而要求降低導通電阻。為了降低功率用半導體裝置的導通電阻， 有效的作法是使半導體元件的單位單元的間隔變窄來使溝道的密度增大。
[0005] 在此，在絕緣柵型半導體裝置的單位單元的構(gòu)造中有平面柵型和溝槽柵型。溝槽 柵型半導體裝置與平面柵型半導體裝置相比，可以形成為高密度。因此，為了減少絕緣柵型 半導體裝置的導通電阻，大多使用溝槽柵型半導體裝置。
[0006] 如果微細化進步，則例如在η溝道晶體管的情況下，n+型源極層的掩模對準變得困 難。因此，使用不需要n+型源極層的掩模對準的溝槽接觸構(gòu)造。在溝槽接觸構(gòu)造中，在從 n+型源極層的表面達到p型基極層的溝槽內(nèi)嵌入源極電極。由此，即使不形成n+型源極層 的圖案，源極電極也可以電連接于n+型源極層和p型基極層。
[0007] 另外，一般為了降低在p型基極層的空穴的排出電阻，以與接觸溝槽的底相接的 方式在P型基極層中設(shè)置P+型接觸層。但是，在接觸溝槽的形成時需要掩模對準。由于掩 模對準的偏差，在柵極溝槽和P+型接觸層的間隔距離上產(chǎn)生偏差。一般來說，P+型接觸層 離柵極溝槽越近，用于形成溝道層的柵極電壓的閾值越升高。其結(jié)果，溝槽柵型晶體管的導 通電阻增大。因此，因掩模對準的偏差，溝槽柵型半導體裝置的導通電阻增大。


【發(fā)明內(nèi)容】

[0008] 本發(fā)明的實施方式提供一種因掩模對準的偏差引起的對導通阻抗的影響小的溝 槽柵型半導體裝置及其制造方法。
[0009] 在實施方式的半導體裝置的制造方法中實施以下工序。形成從第1導電型的第1 半導體層的表面延伸到上述第1半導體層中的柵極溝槽。在柵極溝槽的側(cè)壁形成柵極絕緣 膜。將柵極多晶硅隔著柵極絕緣膜形成在第1半導體層上以及柵極溝槽內(nèi)。蝕刻柵極多晶 硅直到從第1半導體層的表面凹陷到柵極溝槽內(nèi)。層間絕緣膜形成在柵極溝槽內(nèi)的柵極多 晶硅上以及第1半導體層上。層間絕緣膜被蝕刻到第1半導體層的表面露出。通過蝕刻第 1半導體層的表面，層間絕緣膜從第1半導體層的表面突出。第2導電型的第2半導體層從 第1半導體層的表面形成到第1半導體層中。具有比第1半導體層的第1導電型雜質(zhì)濃度 高的第1導電型雜質(zhì)濃度的第1導電型的第3半導體層形成到第2半導體層上。形成與層 間絕緣膜相鄰的井壁。在第2半導體層中形成具有第2導電型雜質(zhì)濃度的第2導電型的第 4半導體層。形成與第3半導體層以及第4半導體層電連接的第1電極。形成與第1半導 體層的和表面相反一側(cè)的背面電連接的第2電極。
[0010] 根據(jù)實施方式，提供一種因掩模對準的偏差引起的對導通電阻的影響小的溝槽柵 型半導體裝置及其制造方法。

【專利附圖】

【附圖說明】
[0011] 圖1是用第1實施方式的半導體裝置的制造方法所制造的半導體裝置的剖面圖。
[0012] 圖2是采用第1實施方式的半導體裝置的制造方法的制造工序的流程圖。
[0013] 圖3 (a)?（f)是采用第1實施方式的半導體裝置的制造方法的制造工序中的一 部分工序的半導體裝置的剖面圖。
[0014] 圖4 (a)?（f)是采用第1實施方式的半導體裝置的制造方法的制造工序中的一 部分工序的半導體裝置的剖面圖。
[0015] 圖5 (a)?（f)是采用第2實施方式的半導體裝置的制造方法的制造工序中的一 部分工序的半導體裝置的剖面圖。
[0016] 圖6是用第3實施方式的半導體裝置的制造方法所制造的半導體裝置的剖面圖。
[0017] 圖7 (a)?（d)是采用第3實施方式的半導體裝置的制造方法的制造工序中的一 部分工序的半導體裝置的剖面圖。
[0018] 圖8是采用第4實施方式的半導體裝置的制造方法的制造工序的流程圖。
[0019] 圖9是用第4實施方式的半導體裝置的制造方法所制造的半導體裝置的剖面圖。
[0020] 圖10是采用第4實施方式的半導體裝置的制造方法的制造工序中的一部分工序 的半導體裝置的剖面圖。
[0021] 圖11是用第5實施方式的溝槽柵半導體裝置的制造方法所制造的半導體裝置的 剖面圖。
[0022] 圖12是采用第5實施方式的半導體裝置的制造方法的制造工序中的一部分工序 的半導體裝置的剖面圖。
[0023] 圖13是采用第6實施方式的半導體裝置的制造方法的制造工序的流程圖。
[0024] 圖14是用第6實施方式的半導體裝置的制造方法所制造的半導體裝置的剖面圖。
[0025] 圖15是采用第6實施方式的半導體裝置的制造方法的制造工序中的一部分工序 的半導體裝置的剖面圖。
[0026] 圖16是采用第6實施方式的半導體裝置的制造方法的制造工序中的一部分工序 的半導體裝置的剖面圖。
[0027] 圖17是用第7實施方式的半導體裝置的制造方法所制造的半導體裝置的剖面圖。
[0028] 圖18是采用第7實施方式的半導體裝置的制造方法的制造工序的流程圖。
[0029] 圖19是采用第7實施方式的半導體裝置的制造方法的制造工序中的一部分的流 程圖。
[0030] 圖20 (a)?（f)是采用第7實施方式的半導體裝置的制造方法的制造工序中的 一部分工序的半導體裝置的剖面圖。
[0031] 圖21 (a)?（f)是采用第7實施方式的半導體裝置的制造方法的制造工序中的 一部分工序的半導體裝置的剖面圖。
[0032] 圖22 (a)?（c)是采用第7實施方式的半導體裝置的制造方法的制造工序中的 一部分工序的半導體裝置的剖面圖。

【具體實施方式】
[0033] 以下參照【專利附圖】

【附圖說明】本發(fā)明的實施方式。在實施方式的說明中使用的圖是為了容易 說明的示意圖，圖中的各要素的形狀、尺寸、大小關(guān)系等在實際的實施中并未必限定于圖示 那樣，在能夠得到本發(fā)明的效果的范圍內(nèi)可以適宜地變更。將第1導電型設(shè)為P型，將第2 導電型設(shè)為η型來進行說明，但也能夠分別設(shè)置成其相反的導電型。作為半導體以硅為一 例來說明，但也能夠適用于碳化娃（SiC)、氮化物半導體（GaN、AlGaN)等的化合物半導體。 當用η+、η、ιΓ表示η型導電型的情況下，設(shè)為以該順序η型雜質(zhì)濃度從高到低。在p型中也 一樣，設(shè)以Ρ+、Ρ的順序Ρ型雜質(zhì)濃度從高到低。通過本發(fā)明的各實施方式的半導體裝置所 制造的半導體裝置作為例子是 M0SFET(Metal Oxide Silicon Field Effect Transistor: 金屬氧化物半導體場效應晶體管)，但不限于此。除了 MOSFET以外，只要是IGBT(Insulated Gate Bipolar Transistor:絕緣柵雙極晶體管）等的具有溝槽柵極構(gòu)造的半導體裝置，貝U 能夠用本發(fā)明的各實施方式的制造方法來制造。
[0034] (第1實施方式）
[0035] 用圖1?圖4說明本發(fā)明的第1實施方式的半導體裝置的制造方法。圖1是用本 實施方式的半導體裝置的制造方法所制造的半導體裝置的剖面圖。圖2是采用本實施方式 的半導體裝置的制造方法的制造工序的流程圖。圖3 (a)?（f)以及圖4 (a)?（f)是采 用本實施方式的半導體裝置的制造方法的制造工序的一部分工序中的半導體裝置的剖面 圖。
[0036] 圖1是半導體裝置的單位單元的剖面構(gòu)造。如圖1所示，用本實施方式的半導體 裝置的制造方法所制造的半導體裝置具備：n+型半導體襯底1、rT型外延層2 (第1導電型 的第1半導體層)、Ρ型基極層7 (第2導電型的第2半導體層)、η+型源極層8 (第1導電型 的第3半導體層)、柵極絕緣膜4、柵極電極5 (柵極多晶硅)、層間絕緣膜6、井壁9、ρ+型接 觸層11 (第2導電型的第4半導體層)、源極電極12 (第1電極)以及漏極電極13 (第2電 極)。半導體例如是硅。
[0037] rT型外延層2通過硅的外延生長設(shè)置在η+型半導體襯底1之上。柵極電極5隔 著柵極絕緣膜4設(shè)置在從rT型外延層2的表面達到rT型外延層2中的柵極溝槽3中。柵 極絕緣膜4例如是氧化硅，但也可以是氮化硅或者氮氧化硅。柵極絕緣膜4以覆蓋柵極溝 槽3的內(nèi)表面(側(cè)壁以及底面）上的方式設(shè)置。柵極電極5具有多晶硅，將用于柵極電極5 而形成的多晶硅以下稱為柵極多晶硅。
[0038] ρ型基極層7以與設(shè)置在柵極溝槽3內(nèi)的柵極絕緣膜3相鄰接的方式，從rT型外 延層2的表面設(shè)置到rT型外延層2中。η+型源極層8以與設(shè)置在柵極溝槽3內(nèi)的柵極絕 緣膜3相鄰接的方式，從ρ型基極層7的表面設(shè)置到ρ型基極層7中。
[0039] 層間絕緣膜6設(shè)置在柵極電極5上，從η+型源極層8突出。井壁9設(shè)置在與層間 絕緣膜6相鄰的η+型源極層8上。層間絕緣膜6以及井壁9例如只要是絕緣膜即可，兩者 可以是相同的絕緣體，也可以是不同的絕緣體。絕緣膜例如是氧化硅，但也可以是氮氧化硅 或者氮化娃。
[0040] 接觸溝槽10從n+型源極層8的表面設(shè)置到p型基極層7中。接觸溝槽10的側(cè) 壁與井壁9、n+型源極層8以及p型基極層7相接。p+型接觸層11與接觸溝槽10的底相 鄰接地設(shè)置在P型基極層7中。
[0041] 源極電極12以嵌入接觸溝槽10的方式設(shè)置在層間絕緣膜6以及井壁9上。源極 電極12在接觸溝槽10的底電連接于p+型接觸層11，在接觸溝槽10的側(cè)壁電連接于n+型 源極層8。漏極電極13設(shè)置在n+型半導體襯底1的與ιΓ型外延層2相反一側(cè)的表面，與n+ 型半導體襯底1電連接。源極電極12以及漏極電極13只要是金屬即可，例如是鋁或者銅。 而且，對于源極電極為了將接觸溝槽內(nèi)的源極電極的嵌入設(shè)置得良好，也可以使用Ti (鈦） /TiN (氮化鈦）/W (鎢）/A1 (鋁）的疊層構(gòu)造。
[0042] 接著，使用圖2?圖4說明本實施方式的半導體裝置的制造方法。本實施方式 的半導體裝置的制造方法如圖2所示具備：在n+型半導體襯底上形成ιΓ型外延層的工序 (S100);在ιΓ型外延層形成柵極溝槽的工序（S200);在柵極溝槽的側(cè)壁形成柵極絕緣膜的 工序（S300);在ιΓ型外延層上形成柵極多晶硅的工序（S400);蝕刻直到柵極多晶硅凹陷在 柵極溝槽內(nèi)為止的工序（S500);用層間絕緣膜對柵極溝槽的開口部的凹陷進行平坦化的工 序（S600);讓層間絕緣膜從ιΓ型外延層突出的工序（S700);形成ρ型基極層的工序（S800); 形成η+型源極層的工序（S900);在層間絕緣膜的兩肋形成井壁的工序（S1000);形成接觸 溝槽的工序（S1100)、形成ρ+型接觸層的工序（S1200);形成電極的工序（S1300)。
[0043] 以下，使用圖3以及圖4說明各工序。如圖3 (a)所示，rT型外延層2例如通過使 用了 CVD (化學汽相沉積)法的硅的外延生長來形成在n+型半導體襯底1上（S100)。其后， 柵極溝槽3例如通過RIE (反應離子蝕刻）以從rT型外延層2的表面延伸到rT型外延層2 中的方式形成（S200)。
[0044] 接著，如圖3 (b)所示，實施在柵極溝槽的側(cè)壁形成柵極絕緣膜的工序（S300)。以 覆蓋設(shè)置在n_型外延層2的柵極溝槽3的內(nèi)表面(側(cè)壁以及底面）上以及rT型外延層2的 表面上的方式形成柵極絕緣膜4。柵極絕緣膜4例如是通過熱氧化形成的氧化硅。但是并 不限于此。柵極絕緣膜4也可以是通過CVD法等形成的氧化硅、氮化硅，或者氮氧化硅中的 任意一個。
[0045] 接著，如圖3 (c)所示，實施在rT型外延層2上形成柵極多晶硅的工序（S400)。例 如用CVD法以隔著柵極絕緣膜3嵌入柵極溝槽3內(nèi)的方式將柵極多晶硅5形成在rT型外 延層2上。柵極多晶硅5是具有導電性的η型或者ρ型多晶硅。
[0046] 接著，如圖3 (d)所示，實施蝕刻直到柵極多晶硅凹陷到柵極溝槽內(nèi)的工序 (S500)。通過RIE蝕刻柵極多晶硅5的表面，除去rT型外延層2的表面上的柵極多晶硅， 使得柵極多晶硅5凹陷到柵極溝槽3內(nèi)。即，蝕刻柵極多晶硅5的表面，以使得與rT型外 延層2的表面相比更位于η+型半導體襯底1 一側(cè)。
[0047] 接著，如圖3 (e)以及（f)所示，實施用層間絕緣膜6對柵極溝槽的開口部的凹陷 進行平坦化的工序（S600)。層間絕緣膜6例如用CVD法以嵌入柵極溝槽3的方式形成在 rT型外延層2上。層間絕緣膜6例如是氧化硅。代替氧化硅也可以使用氮化硅或者氮氧化 硅。用RIF蝕刻層間絕緣膜6的表面直到rT型外延層2的表面露出。其結(jié)果，層間絕緣膜 6嵌入到柵極溝槽3內(nèi)的柵極電極5上的凹陷，柵極溝槽3的開口部的凹陷利用層間絕緣膜 6被平坦化。
[0048] 接著，如圖4 (a)所示，實施讓層間絕緣膜6從n_型外延層2突出的工序（S700)。 利用RIE蝕刻ιΓ型外延層2的表面，讓ιΓ型外延層2的表面例如后退到柵極電極5的上端 的位置。此時，通過調(diào)節(jié)RIE的蝕刻條件，能夠使得在ιΓ型外延層2與層間絕緣膜5相鄰 接的部分不被蝕刻而殘留。其結(jié)果，在層間絕緣膜5的兩肋形成具有錐形形狀的ιΓ型外延 層2的殘存部2a。該蝕刻也可以通過⑶Ε (化學干蝕刻）來實施。
[0049] 接著，如圖4 (b)所示，實施形成p型基極層7的工序（S800)。p型雜質(zhì)通過離子 注入法從n_型外延層2的表面以及殘存部2a的表面注入到ιΓ型外延層2中。其后，通過 熱處理在ιΓ型外延層2中擴散以及激活ρ型雜質(zhì)。其結(jié)果，ρ型基極層7 -邊和柵極絕緣 膜4相鄰接一邊從ιΓ型外延層2的表面形成到ιΓ型外延層2中。以ρ型基極層7的底與 柵極電極5的下端相比不達到η+型半導體襯底1 一側(cè)的方式控制ρ型雜質(zhì)的擴散。ιΓ型 外延層2的殘存部2a也一樣，成為ρ型基極層7a (以下，稱為殘存部的ρ型基極層）。
[0050] 接著，如圖4 (c)所示，實施形成n+型源極層8的工序（S900)。η型雜質(zhì)通過離 子注入法從Ρ型基極層7的表面以及殘存部的ρ型基極層7a的表面注入到ρ型基極層中。 其后，通過熱處理在P型基極層7中使η型雜質(zhì)擴散以及激活。其結(jié)果，n+型源極層8在從 P型基極層7的表面到ρ型基極層7中一邊和柵極絕緣膜4相鄰接一邊形成。殘存部的ρ 型基極層7a也一樣，成為n+型源極層8a (以下，稱為殘存部的n+型源極層)。
[0051] 接著，如圖4 (d)以及（e)所示，實施在層間絕緣膜6的兩肋形成井壁9的工序 (S1000)。通過熱氧化n+型源極層8的表面以及殘存部的n+型源極層8a，與層間絕緣膜6 的側(cè)面相接地形成包含覆蓋n+型源極層8的表面的氧化硅的絕緣膜9。由殘存部的n+型 源極層8a形成的絕緣膜9的部分與形成在n+型源極層8的表面的絕緣膜9的部分相比，在 與n+型源極層8的表面垂直的方向變厚。其后，通過用RIE蝕刻絕緣膜9直到n+型源極層 8的表面從絕緣膜9的表面露出，由殘存部的n+型源極層8a形成的絕緣膜9的部分作為井 壁9殘留。其結(jié)果，井壁9形成在層間絕緣膜6的兩肋。
[0052] 接著，實施形成接觸溝槽10的工序（S1100)。將該井壁9設(shè)成掩模，用RIE蝕刻露 出的n+型源極層8的表面，形成接觸溝槽10。在接觸溝槽10的底達到ρ型基極層7中時， 停止采用RIE的蝕刻。其結(jié)果，沿著井壁9的側(cè)面形成接觸溝槽10的側(cè)壁。接觸溝槽9的 側(cè)面與n+型源極層8相接，底面包含ρ型基極層7。
[0053] 接著，如圖4 (f)所示，實施形成p+型接觸層11的工序（S1200)。將井壁9用作 掩模，對在接觸溝槽9的底面露出的ρ型半導體層離子注入ρ型雜質(zhì)。其后，通過熱處理在 P型基極層7中擴散以及激活ρ型雜質(zhì)，與接觸溝槽9的底相鄰接地在ρ型基極層7中形成 P+型接觸層11。
[0054] 接著，如圖1所示，實施形成電極的工序（S1300)。源極電極12嵌入接觸溝槽10， 以覆蓋層間絕緣膜6以及井壁9上的方式形成。源極電極12在接觸溝槽10的側(cè)壁電連接 于n+型源極層8,在接觸溝槽10的底面電連接于p+型接觸層11。源極電極12例如通過設(shè) 置成將Ti/TiN/W/Al按照其順序疊層的構(gòu)造，能夠良好地嵌入接觸溝槽10。漏極電極13形 成在n+型半導體襯底1的與ιΓ型外延層2相反一側(cè)的表面，和n+型半導體襯底1電連接。
[0055] 在本實施方式的半導體裝置的制造方法中，具備形成接觸溝槽10的工序 (S1100)。進而，具備與接觸溝槽10的底相鄰接地在ρ型基極層中形成p+型接觸層11的工 序（S1200)。p+型接觸層11因為是p型雜質(zhì)的擴散層，所以從接觸溝槽10的底向著柵極溝 槽3擴展。因此，以在p+型接觸層11和柵極絕緣膜4之間的p型基極層7中形成溝道層的 方式，從形成在柵極溝槽10的井壁的柵極絕緣膜4隔開足夠距離地形成p+型接觸層11。
[0056] 在此，如果p+型接觸層11接近柵極絕緣膜4到對p型基極層7中的溝道層的形成 有影像的程度，則引起反轉(zhuǎn)分布的柵極電壓的閾值上升。由此，溝道層的電子密度降低，半 導體裝置的導通電阻增大。因而，半導體裝置的微細化越是進步，在用于接觸溝槽形成的光 刻中的掩模對準精度越成問題。由于掩模對準的偏差，在接觸溝槽10接近柵極溝槽3時， 柵極電極的閾值上升，半導體裝置的導通電阻上升。
[0057] 在本實施方式的半導體裝置的制造方法中，關(guān)于用于形成接觸溝槽10的掩模使 用在層間絕緣膜6的兩肋形成的井壁9。井壁9如以下說明的那樣，因為不使用掩模對準而 自我校準地形成，所以尺寸偏差與掩模對準相比小。
[0058] 在本實施方式的半導體裝置的制造方法中，實施讓層間絕緣膜6從ιΓ型外延層突 出的工序S700。其后，實施在層間絕緣膜的兩肋形成井壁的工序S1000。在此，絕緣膜9以 從由η_型外延層2突出的層間絕緣膜6延伸并覆蓋ιΓ型外延層2的表面上的方式形成。 在層間絕緣膜6的兩肋進行ιΓ型外延層2的殘存部2a的熱氧化而較厚地形成的絕緣膜9。 因此，如果用RIE蝕刻絕緣膜9的整個表面，則該n_型外延層2的殘存部2a的絕緣膜9殘 留而成為井壁9。
[0059] n_型外延層2的殘存部2a在讓層間絕緣膜從n_型外延層突出的工序S700中，通 過調(diào)節(jié)RIE的蝕刻條件形成在層間絕緣膜6的兩肋。井壁9因為不使用掩模而通過RIE的 蝕刻自我校準地形成，所以與通過使用了掩模的RIE的蝕刻來形成的情況相比，能夠較小 地形成尺寸偏差。
[0060] 如以上所述，通過本實施方式的半導體裝置的制造方法，可以減少由掩模對準的 偏差引起的對導通電阻的影響來制造溝槽柵型半導體裝置。
[0061] (第2實施方式）
[0062] 使用圖5說明第2實施方式的半導體裝置的制造方法。圖5 (a)?（f)是采用本 實施方式的半導體裝置的制造方法的制造工序的一部分工序中的半導體裝置的剖面圖。采 用本實施方式的制造方法的制造工序的流程圖和第1實施方式一樣。而且，對和在第1實 施方式中說明的構(gòu)成相同的部分使用相同的參照編號或者記號并省略其說明。主要說明與 第1實施方式的不同點。
[0063] 在本實施方式的半導體裝置的制造方法中，也和第1實施方式的半導體裝置的制 造方法一樣，如圖3 (a)?（f)所示，實施在n+型半導體襯底上形成ιΓ型外延層的工序 (S100)、在ιΓ型外延層形成柵極溝槽的工序（S200)、在柵極溝槽的側(cè)壁形成柵極絕緣膜的 工序（S300)、在ιΓ型外延層上形成柵極多晶硅的工序（S400)、進行蝕刻直到柵極多晶硅凹 陷在柵極溝槽內(nèi)的工序（S500)、用層間絕緣膜對柵極溝槽的開口部的凹陷進行平坦化的工 序（S600)。
[0064] 接著如圖5 (a)所示，實施讓層間絕緣膜6從ιΓ型外延層突出的工序（S700)。用 RIE蝕刻ιΓ型外延層2的表面，使ιΓ型外延層2的表面例如后退到柵極電極5的上端的位 置。在本實施方式的半導體裝置的制造方法中，和第1實施方式的半導體裝置的制造方法 不同，ιΓ型外延層2不在層間絕緣膜6的兩肋殘留殘存部2a地被蝕刻。
[0065] 接著，如圖5 (b)以及（c)所示，和第1實施方式的半導體裝置的制造方法一樣， 實施形成P型基極層的工序（S800)以及形成n+型源極層的工序（S900)。
[0066] 接著，如圖5 (d)以及（e)所示，實施在層間絕緣膜的兩肋形成井壁9的工序 (S1000)。絕緣膜9如圖5 (d)所示，例如用CVD法以覆蓋層間絕緣膜6的上表面上及側(cè)面 上、以及n+型源極層8的表面上的方式形成。絕緣膜9是從層間絕緣膜6延伸、覆蓋n+型 源極層8的表面上的例如氧化硅。絕緣膜9代替氧化硅也可以是氮化硅或者氮氧化硅。 [0067] 在本實施方式的半導體裝置的制造方法中，也和第1實施方式的半導體裝置的制 造方法一樣，形成在層間絕緣膜6的側(cè)面上的絕緣膜9的部分比形成在n+型源極層8的表 面上的絕緣膜9的部分厚層間絕緣膜6的從n+型源極層8的表面突出的高度大小。因此， 如圖5 (e)所示，通過從絕緣膜9的表面用RIE蝕刻絕緣膜9直到n+型源極層8的表面露 出，形成在層間絕緣膜6的側(cè)面上的絕緣膜9的部分作為井壁9殘留。即，井壁9自我校準 地形成在層間絕緣膜6的兩肋。
[0068] 另外，在該井壁9的與n+型源極層8的表面平行的方向中的寬度與利用CVD法形 成絕緣膜9的膜厚大致相等。即，井壁9的寬度的偏差是采用CVD法進行的成膜的偏差，遠 比光刻中的掩模對準的偏差小。
[0069] 接著，如圖5 (f)所示，和第1實施方式的半導體裝置的制造方法一樣，實施形成 接觸溝槽的工序（S1100)以及形成P+型接觸層的工序（S1200)。其后，如圖1所示，和第1 實施方式的半導體裝置的制造方法一樣，實施形成電極的工序（S1300)。
[0070] 在本實施方式的半導體裝置的制造方法中也和第1實施方式的半導體裝置的制 造方法一樣，將形成在層間絕緣膜6的兩肋的井壁9用于形成接觸溝槽10用的掩模。
[0071] 在本實施方式的半導體裝置的制造方法中，實施讓層間絕緣膜從rr型外延層突出 的工序（S700)。其后，實施在層間絕緣膜的兩肋形成井壁的工序（S1000)。在此，絕緣膜9 以從由η_型外延層2突出的層間絕緣膜6延伸、覆蓋ιΓ型外延層2的表面上的方式形成。 在層間絕緣膜6的側(cè)面上形成的絕緣膜9的部分比形成在η+型源極層8的表面上的絕緣 膜9的部分厚層間絕緣膜6的從η+型源極層8的表面突出的高度的大小。從絕緣膜9的 表面用RIE對絕緣膜9進行蝕刻直到η+型源極層8的表面露出，由此，形成在層間絕緣膜6 的側(cè)面上的絕緣膜9的部分作為井壁9殘留。
[0072] 井壁9如上所述不使用掩模對準而自我校準地形成，所以尺寸偏差與掩模對準相 比小。通過本實施方式的半導體裝置的制造方法，也能夠減少由掩模對準的偏差引起的對 導通電阻的影響地制造溝槽柵型半導體裝置。
[0073] 另外，在本實施方式的半導體裝置的制造方法中，在使從ιΓ型外延層突出的工序 (S700)中，用RIE蝕刻η_型外延層2的表面，使η_型外延層2的表面退后到例如柵極電極 5的上端的位置。但是，并不限于此。也可以以ιΓ型外延層2的表面與柵極電極5的上端 的位置相比深達到η+型半導體襯底一側(cè)的方式蝕刻ιΓ型外延層2。即，柵極電極5的上端 也可以比rT型外延層2的表面突出。
[0074] 這種情況下，柵極電極5的上端比n+型源極層8突出。夾在柵極電極5和n+型源 極層8之間的柵極絕緣膜4的面積不受柵極電極5的上端的突出量的影響。即，夾在柵極 電極5和n+型源極層8之間的柵極絕緣膜4的面積不受進行蝕刻直到柵極多晶硅凹陷在 柵極溝槽內(nèi)的工序（S500)中的柵極多晶硅5的蝕刻量的影響。因此，在本實施方式的溝槽 型半導體裝置的制造方法中，因為柵極-源極間的寄生電容不受柵極多晶硅5的蝕刻量的 影響，所以柵極-源極間的寄生電容的制造偏差小。
[0075] (第3實施方式）
[0076] 用圖6以及圖7說明第3實施方式的半導體裝置的制造方法。圖6是用第3實施 方式的半導體裝置的制造方法所制造的半導體裝置的剖面圖。圖7是采用本實施方式的半 導體裝置的制造方法的制造工序的一部分工序中的半導體裝置的剖面圖。采用本實施方式 的半導體裝置的制造方法的制造工序的流程圖和第1實施方式的半導體裝置的制造方法 的流程圖一樣。而且，對和在第1實施方式中說明的構(gòu)成相同的構(gòu)成部分使用相同的參照 編號或者記號并省略其說明。主要說明與第1實施方式的不同點。
[0077] 如圖6所示，利用本實施方式的半導體裝置的制造方法所制造的半導體裝置在層 間絕緣膜6和井壁9之間具有n+型源極層8的一部分8a。n+型源極層8的一部分8a是使 η型雜質(zhì)擴散到ιΓ外延層2的殘存部2a并設(shè)置成n+型源極層8的部分。以下，說明采用 本實施方式的半導體裝置的制造方法的制造工序。
[0078] 在本實施方式的半導體裝置的制造方法中，和第1實施方式的半導體裝置的制造 方法一樣，如圖3 (a)?圖4 (c)所示，實施如下工序：在n+型半導體襯底上形成ιΓ型外延 層的工序（S100)、在ιΓ型外延層形成柵極溝槽的工序（S200)、在柵極溝槽的側(cè)壁形成柵極 絕緣膜的工序（S300)、在ιΓ型外延層上形成柵極多晶硅的工序（S400)、進行蝕刻直到柵極 多晶硅凹陷在柵極溝槽內(nèi)的工序（S500)、用層間絕緣膜對柵極溝槽的開口部的凹陷進行平 坦化的工序（S600)、讓層間絕緣膜從ιΓ型外延層突出的工序（S700)、形成ρ型基極層的工 序（S800)、形成η+型源極層的工序（S900)。
[0079] 接著如圖7 (a)以及（b)所示，實施在層間絕緣膜6的兩肋形成井壁的工序 (S1000)。如圖7 (a)所示，絕緣膜9例如利用CVD法以覆蓋層間絕緣膜6的上表面上、殘 存部的n+型源極層8a的表面上以及n+型源極層8的表面上的方式形成。絕緣膜9是從層 間絕緣膜6延伸、覆蓋n+型源極層8的表面上的例如氧化硅。絕緣膜9代替氧化硅，也可 以是氮化硅或者氮氧化硅。
[0080] 在本實施方式的半導體裝置的制造方法中，也和第1實施方式的半導體裝置的制 造方法一樣，形成在層間絕緣膜6的兩肋的殘存部的n+型源極層8上的絕緣膜9的部分在 與n+型源極層8的表面垂直的方向中，由于殘存部的n+型源極層8a的錐形的傾斜，比形成 在n+型源極層8的表面上的絕緣膜9的部分厚。因此，通過從絕緣膜9的表面用RIE蝕刻 絕緣膜9直到n+型源極層8的表面露出，從而形成在殘存部的n+型源極層8a上的絕緣膜 9的部分作為井壁9殘留。即，井壁9自我校準地形成在層間絕緣膜6的兩肋。
[0081] 另外，在該井壁9的和n+型源極層8的表面平行的方向中的寬度由通過CVD法形 成絕緣膜9的膜厚度來決定。即，井壁9的寬度的偏差是采用CVD法進行的成膜的偏差，遠 比光刻中的掩模對準的偏差小。
[0082] 進而，和第1實施方式的溝槽型半導體裝置的制造方法一樣，殘存部的n+型源極 層8a的寬度是在使層間絕緣膜6從ιΓ型外延層突出的工序（S700)中，通過調(diào)節(jié)ιΓ型外延 層2的殘存部2a的RIE的蝕刻條件來決定。因此，殘存部的η+型源極層8a的寬度的偏差 遠比掩模對準的偏差小。
[0083] 之后在形成接觸溝槽10時使用的掩模的寬度成為上述井壁9的寬度和殘存部的 n+型源極層8a的寬度之和。因而，形成接觸溝槽10時的掩模的寬度的偏差遠比掩模對準 的偏差小。
[0084] 接著，如圖7 (c)所示，和第1實施方式的半導體裝置的制造方法一樣，實施形成 接觸溝槽10的工序（S1100)。接觸溝槽10沿著井壁9的側(cè)壁利用RIE形成。因此，在本實 施方式中，接觸溝槽10從柵極溝槽3離開的距離不僅根據(jù)在與n+型源極層8的表面平行 的方向中的井壁9的寬度決定，還根據(jù)位于井壁9和層間絕緣膜6之間的殘存部的n+型源 極層8a的寬度決定。即，在蝕刻接觸溝槽10時使用的、與n+型源極層8的表面平行的方 向中的掩模的寬度成為井壁9的寬度和殘存部的n+型源極層8a的寬度之和。
[0085] 接著，和第1實施方式的半導體裝置的制造方法一樣，如圖7 (d)所示，實施形成 P+型接觸層的工序（S1200)。其后，如圖1所示，和第1實施方式的半導體裝置的制造方法 一樣，實施形成電極的工序（S1300)。
[0086] 在本實施方式的半導體裝置的制造方法中，也和第1實施方式的半導體裝置的制 造方法一樣，將形成在層間絕緣膜6的兩肋的井壁9用于形成接觸溝槽10用的掩模。如上 所述，井壁9因為自我校準地形成在層間絕緣膜6的兩肋，所以尺寸偏差與掩模對準相比 小。
[0087] 進而，在本實施方式的半導體裝置的制造方法中，位于井壁9和層間絕緣膜6之間 的殘存部的n+型源極層8a還作為掩模發(fā)揮功能。殘存部的n+型源極層8a也如上所述，因 為自我校準地形成在層間絕緣膜6的兩肋，所以尺寸偏差比掩模對準小。
[0088] 因而，利用本實施方式的半導體裝置的制造方法，還能夠減少由掩模對準的偏差 引起的對導通電阻的影響地制造溝槽柵型半導體裝置。
[0089](第4實施方式）
[0090] 用圖8?圖10說明第4實施方式的半導體裝置的制造方法。圖8是第4實施方 式的半導體裝置的制造方法中的制造工序的流程圖。圖9是用本實施方式的半導體裝置的 制造方法所制造的半導體裝置的剖面圖。圖10采用本實施方式的半導體裝置的制造方法 的制造工序中的一部分工序的半導體裝置的剖面圖。而且，對于與在第3實施方式中說明 的構(gòu)成相同的構(gòu)成部分使用相同的參照編號或者記號并省略其說明。主要說明與第3實施 方式的不同點。
[0091] 如圖8所示，本實施方式的半導體裝置的制造方法與第3實施方式的半導體裝置 的制造方法相比，還具備除去井壁的工序（S1250)。
[0092] 如圖9所示，用本實施方式的半導體裝置的制造方法所制造的半導體裝置在用第 3實施方式的半導體裝置的制造方法所制造的半導體裝置中具有除去井壁9的構(gòu)造。
[0093] 即，本實施方式的半導體裝置具備源極電極12(第1電極)、以及與源極電極12相 向的漏極電極13 (第2電極)。在源極電極12與漏極電極13之間，設(shè)置有η型的第1半導 體層，例如η-型外延層2。另外，在源極電極12與η-型外延層2之間，ρ型基極層7 (第2 半導體層）被設(shè)置為與η-型外延層2相接。
[0094] 柵極電極5設(shè)置在ρ型基極層7中。柵極電極5的漏極電極13 -側(cè)的端5a位于 η-型外延層2中，源極電極12 -側(cè)的端5b被設(shè)置為比ρ型基極層7更向源極電極12 -側(cè) 突出。并且，在柵極電極5與源極電極13之間，選擇性地設(shè)置層間絕緣膜6。
[0095] 進而，在ρ型基極層7與源極電極12之間，設(shè)置n+源極層8 (第3半導體層)。如 圖9所示，n+源極層8被p型基極層7、柵極電極5的突出部、層間絕緣膜6、源極電極12包 圍。即，在p型基極層7上，被設(shè)置于源極電極12與層間絕緣膜6之間。并且，n+源極層 8按隨著沿層間絕緣膜6的側(cè)面6a靠近源極電極12,相對于該p型基極層7水平的方向的 寬度變小的方式設(shè)置。在此，"水平"是指與P型基極層7的上表面大致平行，或者與層間絕 緣膜6的側(cè)面6a大致垂直。
[0096] 另外，在n+源極層8的與柵極電極5相反的一側(cè)，設(shè)置p+型接觸層11 (第4半導 體層)。P+型接觸層11與n+源極層8相鄰，并被設(shè)置在p型基極層7與源極電極12之間。 進而，在η-型外延層2、p型基極層7以及n+源極層8的各自與柵極電極5之間設(shè)置柵極 絕緣膜4。
[0097] 在本實施方式的半導體裝置的制造方法中，和第3實施方式的半導體裝置的制 造方法一樣實施如下工序：在n+型半導體襯底上形成ιΓ型外延層的工序（S100)、在ιΓ型 外延層形成柵極溝槽的工序（S200)、在柵極溝槽的側(cè)壁形成柵極絕緣膜的工序（S300)、在 ιΓ型外延層上形成柵極多晶硅的工序（S400)、進行蝕刻直到柵極多晶硅凹陷在柵極溝槽內(nèi) 的工序（S500)、用層間絕緣膜對柵極溝槽的開口部的凹陷進行平坦化的工序（S600)、讓層 間絕緣膜從ιΓ型外延層突出的工序（S700)、形成ρ型基極層的工序（S800)、形成η+型源 極層的工序（S900)、在層間絕緣膜的兩肋形成井壁的工序（S1000)、形成接觸溝槽的工序 (S1100)、形成ρ+型接觸層的工序（S1200)。
[0098] 其后，如圖10所示，實施除去井壁的工序（S1250)。井壁9例如通過濕蝕刻除去。 但是，并不限于此。只要是各向同性刻蝕也可以是干蝕刻。
[0099] 接著，和第3實施方式的半導體裝置的制造方法一樣，實施形成電極的工序 (S1300)。
[0100] 在本實施方式的半導體裝置的制造方法中，也具有和第3實施方式的半導體裝置 的制造方法一樣的效果。此外還進一步具有以下的效果。
[0101] 如圖1〇所示，在本實施方式的半導體裝置的制造方法中，除去井壁9。在本實施方 式的半導體裝置的制造方法中，由于在層間絕緣膜6的兩肋存在殘存部的η+型源極層8a， 因而能夠在防止蝕刻柵極絕緣膜4的同時，進行井壁9的除去。另外，為了可靠地有選擇地 除去井壁9,與n+型源極層8的表面垂直的方向中的層間絕緣膜6的厚度被形成為相對于 與n+型源極層8的表面平行的方向中的井壁9的厚度充分地厚。
[0102] 通過除去井壁9,在本實施方式的半導體裝置的制造方法中，與第3實施方式的半 導體裝置的制造方法相比，接觸溝槽10的縱橫比小。因此，在將源極電極12嵌入接觸溝槽 10之中時，能夠抑制接觸溝槽10內(nèi)的空隙等的發(fā)生，能夠?qū)⒃礃O電極12良好地嵌入形成 在接觸溝槽內(nèi)。另外，因為源極電極12和n+型源極層8的接觸面積增加，所以源極電極12 的接觸電阻低。
[0103] 如上面所述，在本實施方式中，n+型源極層8在與柵極電極5相反一側(cè)的表面的 整個面與源極電極12相接。因此，能夠增大源極接觸的面積，減小接觸電阻。另外，通過提 高接觸溝槽10的嵌入性，能夠提高源極電極12的密封性。另外，通過減小接觸溝槽10的 縱橫比，能夠緩和在嵌入了源極電極12的部分處的應力。
[0104] 接著，說明本實施方式的半導體裝置的變形例。例如，在圖6所示的半導體裝置 中，也可以代替絕緣性的井壁9而使用導電性的井壁。即，在本變形例中，在n+型源極層8 與源極電極12之間具備導電性的井壁。由此，源極電極12隔著井壁而與n+型源極層8的 和柵極電極5相反一側(cè)的整個表面電連接。其結(jié)果，能夠擴大源極接觸的面積，減小接觸電 阻。
[0105] 在該例子中，例如，在圖7 (a)以及圖7 (b)所示的層間絕緣膜6的兩肋形成井壁 的工序（S1000)中，代替絕緣膜9而使用導電膜。作為導電膜，例如使用摻雜了 η型雜質(zhì)的 多晶硅膜。由此，能夠在層間絕緣膜6的兩肋形成導電性的井壁。
[0106] (第5實施方式）
[0107] 用圖11以及圖12說明第5實施方式的半導體裝置的制造方法。圖11是用第5 實施方式的半導體裝置的制造方法所制造的半導體裝置的剖面圖。圖12是采用本實施方 式的半導體裝置的制造方法的制造工序中的一部分工序中的半導體裝置的剖面圖。而且， 對與在第2或者第4實施方式中說明的構(gòu)成相同的構(gòu)成部分使用相同的參照編號或者記號 并省略其說明。主要說明與第2或者第4實施方式的不同點。
[0108] 本實施方式的半導體裝置的制造方法具有和圖8所示的第4實施方式的半導體裝 置的制造方法一樣的制造工序的流程圖。用本實施方式的半導體裝置的制造方法所制造的 半導體裝置如圖11所示，在層間絕緣膜6的兩肋不存在殘存部的η+型源極層8a。在這一 點上用本實施方式的半導體裝置的制造方法所制造的半導體裝置和用第4實施方式的半 導體裝置的制造方法所制造的半導體裝置不同。另外，本實施方式的半導體裝置的制造方 法在還具備除去井壁的工序這一點上和第2實施方式的半導體裝置的制造方法不同。
[0109] 在本實施方式的半導體裝置的制造方法中也和第2實施方式的半導體裝置的制 造方法一樣，如圖3(a)?（f)以及圖5(a)?（f)所示那樣，實施如下工序：在n+型半導體襯 底上形成ιΓ型外延層的工序（S100)、在ιΓ型外延層形成柵極溝槽的工序（S200)、在柵極溝 槽的側(cè)壁形成柵極絕緣膜的工序（S300)、在ιΓ型外延層上形成柵極多晶硅的工序（S400)、 進行蝕刻直到柵極多晶硅凹陷到柵極溝槽內(nèi)的工序（S500)、用層間絕緣膜對柵極溝槽的開 口部的凹陷進行平坦化的工序（S600)、讓層間絕緣膜從ιΓ型外延層突出的工序（S700)、形 成Ρ型基極層的工序（S800)、形成η+型源極層的工序（S900)、在層間絕緣膜的兩肋形成井 壁9的工序（S1000)、形成接觸溝槽的工序（S1100)、形成ρ+型接觸層的工序（S1200)。
[0110] 通過上述工序的實施，在本實施方式的半導體裝置的制造方法中，和第4實施方 式的半導體裝置的制造方法不同，在使層間絕緣膜從ιΓ型外延層突出的工序（S700)中，殘 存部的ιΓ型源極層8a從層間絕緣膜6的兩肋被除去。
[0111] 接著，和第4實施方式的半導體裝置的制造方法一樣，實施除去井壁9的工序 (S1250)。井壁9例如用濕蝕刻除去。但是并不限于此。如果是各向同性刻蝕則也可以是 干蝕刻。在此，為了可靠地有選擇地除去井壁9,井壁9用比層間絕緣膜6蝕刻速率快的不 同的材料來構(gòu)成。或者，當是相同材料的情況下，井壁9以蝕刻速率比層間絕緣膜6快的方 式實施和層間絕緣膜6不同的熱處理?；蛘?，在與n+型源極層8的表面垂直的方向的層間 絕緣膜6的厚度被形成為相對于與n+型源極層8的表面平行的方向的井壁9的厚度充分 厚。另外，在蝕刻柵極多晶硅的工序（S400)中，希望柵極多晶硅的表面位置比ιΓ型外延層 的表面位置還深。
[0112] 接著，和第2或者第4實施方式的半導體裝置的制造方法一樣，實施形成電極的工 序（S1300)。
[0113] 在本實施方式的半導體裝置的制造方法中，也和第1實施方式的半導體裝置的制 造方法一樣，將在層間絕緣膜6的兩肋所形成的井壁9用于形成接觸溝槽10用的掩模。如 上所述，井壁9因為自我校準地形成在層間絕緣膜6的兩肋，所以尺寸偏差與掩模對準相比 小。因而，利用本實施方式的半導體裝置的制造方法，還能夠減少因掩模對準的偏差引起的 對導通電阻的影響地制造半導體裝置。
[0114] 進而，通過除去井壁9,在本實施方式的半導體裝置的制造方法中，與第2實施方 式的半導體裝置的制造方法相比，接觸溝槽10的縱橫比小。因此，在將源極電極12嵌入接 觸溝槽10之中時，能夠抑制接觸溝槽10內(nèi)的間隙等的發(fā)生，能夠良好地將源極電極12嵌 入形成在接觸溝槽內(nèi)。另外，因為源極電極12和n+型源極層8的接觸面積增加，所以源極 電極12的接觸電阻低。
[0115] (第6實施方式）
[0116] 使用圖13?圖16說明第6實施方式的半導體裝置的制造方法。圖13是采用本 實施方式的半導體裝置的制造方法的制造工序的流程圖。圖14是用本實施方式的半導體 裝置的制造方法所制造的半導體裝置的剖面圖。圖15以及圖16是采用本實施方式的半導 體裝置的制造方法的制造工序中的一部分工序的半導體裝置的剖面圖。而且，對與在第4 實施方式中說明的構(gòu)成相同的構(gòu)成部分使用相同的參照編號或者記號并省略其說明。主要 說明與第4實施方式的不同點。
[0117] 如圖13所示，本實施方式的半導體裝置的制造方法與第4實施方式的半導體裝置 的制造方法相比，不具備形成接觸溝槽的工序（S1100)。即，如圖14所示，用本實施方式的 半導體裝置的制造方法所制造的半導體裝置具備從n+型源極層8的表面貫通n+型源極層 8到達p型基極層7并與p型基極層7電連接的p+型接觸層11。p+型接觸層11不是以與 形成在n+型源極層8的溝槽的底部相鄰接的方式形成在p型基極層7中，而是以貫通n+型 源極層8中并達到p型基極層7中的方式形成。
[0118] 本實施方式的半導體裝置的制造方法和第4實施方式的半導體裝置的制造方法 一樣，如圖3 (a)?（f)、圖4 (a)?（f)以及圖7 (a)?（f)所示，實施如下工序：在n+型 半導體襯底上形成ιΓ型外延層的工序（S100)、在ιΓ型外延層形成柵極溝槽的工序（S200)、 在柵極溝槽的側(cè)壁形成柵極絕緣膜的工序（S300)、在ιΓ型外延層上形成柵極多晶硅的工 序（S400)、進行蝕刻直到柵極多晶硅凹陷到柵極溝槽內(nèi)的工序（S500)、用層間絕緣膜對柵 極溝槽的開口部的凹陷進行平坦化的工序（S600)、讓層間絕緣膜從ιΓ型外延層突出的工序 (S700 )、形成ρ型基極層的工序（S800 )、形成η+型源極層的工序（S900 )、以及在層間絕緣膜 的兩肋形成井壁的工序（S1000)。
[0119] 接著，如圖15所示，實施形成ρ+型接觸層的工序（S1200)。ρ+型接觸層11例如能 夠通過將隔壁9以及層間絕緣膜6用于掩模，在η+型源極層8中離子注入ρ型雜質(zhì)，其后 利用熱處理使Ρ型雜質(zhì)擴散來形成。還能夠通過改變Ρ型雜質(zhì)的離子注入時的加速電壓， 在η+型源極層8中形成多段ρ型雜質(zhì)注入層，從而由多段ρ型雜質(zhì)擴散層構(gòu)成ρ+型接觸層 11。由此，形成從η+型源極層8的表面貫通η+型源極層8而達到ρ型基極層7并與ρ型基 極層7電連接的ρ+型接觸層11。
[0120] 接著，如圖16所示，實施除去井壁的工序（S1250)。井壁9例如通過濕蝕刻除去。 但是并不限于此。只要是各向同性刻蝕也可以是干蝕刻。
[0121] 接著，和第4實施方式的半導體裝置的制造方法一樣，實施形成電極的工序 (S1300)，得到圖14所示的半導體裝置。
[0122] 在本實施方式的溝槽柵型半導體裝置的制造方法中，也和第1實施方式的半導體 裝置的制造方法一樣，將在層間絕緣膜6的兩肋形成的井壁9用于形成p+型接觸層11用的 掩模。井壁因為自我校準地形成在層間絕緣膜6的兩肋，所以尺寸偏差與掩模對準相比小。 因而，能夠減小因掩模對準的偏差引起的對導通電阻的影響地制造半導體裝置。
[0123] 進而，通過除去井壁，在本實施方式的半導體裝置的制造方法中，和第4實施方式 的半導體裝置的制造方法一樣，接觸溝槽10的縱橫比小。因此，在將源極電極12嵌入接觸 溝槽之中時，能夠抑制接觸溝槽10內(nèi)的間隙等的發(fā)生。因為源極電極12和n+型源極層8 的接觸面積增加，所以源極電極12的接觸電阻低。
[0124] 進而，在本實施方式的半導體裝置的制造方法中，p+型接觸層11不是將井壁9用 于掩模形成在被形成于n+型源極層8的溝槽的底，而是將井壁用于掩模直接從n+型源極層 8的表面向n+型源極層8中離子注入p型雜質(zhì)來形成。因此，制造工序少，能夠降低生產(chǎn)成 本。
[0125] 而且，本實施方式的半導體裝置的制造方法在第4實施方式的半導體裝置的制造 方法中，節(jié)省形成接觸溝槽的工序（S1100)，在形成P+型接觸層的工序（S1200)中，直接將 P+型接觸層11形成在n+型源極層8。同樣，即使在第5實施方式的半導體裝置的制造方法 中，也省略形成接觸溝槽的工序（S1100)，在形成p+型接觸的工序（S1200)中，可以直接將 P+型接觸層11形成在n+型源極層8。
[0126] (第7實施方式）
[0127] 使用圖17?圖22說明第7實施方式的半導體裝置的制造方法。圖17是用第7 實施方式的半導體裝置的制造方法所制造的半導體裝置的剖面圖。圖18是采用本實施方 式的半導體裝置的制造方法的制造工序的流程圖。圖19是詳細說明形成圖18的流程圖中 的場板電極的工序（S250)的流程圖。圖20 (a)?（f)、圖21 (a)?（f)以及圖22 (a)? (c)是采用本實施方式的半導體裝置的制造方法的制造工序中的一部分工序的半導體裝置 的剖面圖。而且，對與在第1實施方式中說明的構(gòu)成相同的構(gòu)成部分使用相同的參照編號 或者記號并省略其說明。主要說明與第1實施方式的不同點。
[0128] 如圖17所示，關(guān)于用本實施方式的半導體裝置的制造方法所制造的半導體裝置， 在用第1實施方式的半導體裝置的制造方法所制造的半導體裝置中進一步在柵極溝槽3內(nèi) 的柵極電極5之下具備場板電極21。場板電極21用導電性的多晶硅形成。場板電極21隔 著場板絕緣膜20設(shè)置在柵極溝槽3內(nèi)，與柵極電極5通過電極間絕緣膜絕緣分離。場板絕 緣膜20 (第2部分）以及電極間絕緣膜22 (第3部分）比柵極絕緣膜4 (第1部分）厚。場 板電極21的上端與p型基極層7的底相比被配置在n+型半導體襯底1 一側(cè)。
[0129] 如圖18所示，本實施方式的半導體裝置的制造方法和第1實施方式的半導體裝 置的制造方法相比，還具備形成場板電極的工序（S250)。形成場板電極的工序（S250)如 圖19所示具有如下工序：在柵極溝槽3內(nèi)形成場板電極的工序（S251)、在ιΓ型外延層上 形成場板多晶硅的工序（S252)、蝕刻場板多晶硅直到場板多晶硅凹陷到柵極溝槽內(nèi)的工序 (S253)、以及除去露出的場板絕緣膜的工序（S254)。在此，所謂場板多晶硅是為了形成場板 電極而形成的導電性的多晶硅。
[0130] 以下，用圖20 (a)?圖22 (c)說明采用本實施方式的半導體裝置的制造方法的 半導體裝置的制造工序。
[0131] 和第1實施方式的半導體裝置的制造方法一樣，實施在n+型半導體襯底上形成 n_外延層的工序（S100)以及在ιΓ外延層形成柵極溝槽的工序（S200)。其后，如圖20 (a) 所示，實施在柵極溝槽3內(nèi)形成場板絕緣膜的工序（S251)。場板絕緣膜20形成在柵極溝槽 3的內(nèi)表面以及ιΓ外延層2的表面上。場板絕緣膜20例如是氧化硅，但也可以是氮化硅、 氮氧化硅或者其他的絕緣材料。
[0132] 接著，如圖20 (b )所示，實施在ιΓ型外延層2上形成場板多晶硅膜的工序（S252 )。 場板多晶硅21隔著場板絕緣膜20以嵌入柵極溝槽3內(nèi)的方式形成在ιΓ型外延層2上。
[0133] 接著，如圖20 (c)所示，實施蝕刻直到場板多晶硅凹陷在柵極溝槽3內(nèi)的工序 (S253)。例如，通過采用RIE進行蝕刻，除去柵極溝槽3內(nèi)的場板多晶硅的上部。在柵極溝 槽3內(nèi)的場板多晶硅21的上部形成凹陷。另外，在未圖示的部分，場板多晶硅21的一部分 隔著場板絕緣膜從柵極溝槽3引出到ιΓ型外延層2的表面上，與以后說明的源極電極12電 連接。由此，在柵極溝槽3內(nèi)的下側(cè)形成場板電極21。場板電極21例如與源極電極12電 連接，并具有源極電位。另外，場板電極21也可以與柵極電極5電連接。
[0134] 接著，如圖20 (d)所示，實施除去露出的場板絕緣膜的工序（S254)。例如通過濕 蝕刻除去ιΓ型外延層2的表面上的場板絕緣膜20以及從柵極溝槽3內(nèi)的場板電極21露 出的場板絕緣膜20。
[0135] 接著，如圖20 (e)所示，實施在柵極溝槽的側(cè)壁形成柵極絕緣膜的工序（S300)。 例如用熱氧化在ιΓ型外延層2的表面上以及從柵極溝槽3的場板電極21露出的側(cè)壁上形 成柵極絕緣膜4。同時，在柵極溝槽3內(nèi)在場板電極21露出的部分形成電極間絕緣膜22。 柵極絕緣膜4以及電極間絕緣膜22也可以作為用CVD法形成的氧化硅、或者氮化硅、氮氧 化硅等其他的絕緣體的膜。
[0136] 以后，和第1實施方式的溝槽型半導體裝置的制造方法一樣實施如下工序：在 ιΓ型外延層上形成柵極多晶硅的工序（S400)、進行蝕刻直到柵極多晶硅凹陷在柵極溝槽內(nèi) 的工序（S500)、用層間絕緣膜對柵極溝槽的開口部的凹陷進行平坦化的工序（S600)、讓層 間絕緣膜從ιΓ型外延層突出的工序（S700)、形成ρ型基極層的工序（S800)、形成η+型源 極層的工序（S900)、在層間絕緣膜的兩肋形成井壁的工序（S1000)、形成接觸溝槽的工序 (S1100)、形成ρ+型接觸層的工序（S1200)、以及形成電極的工序（S1300)。以下按順序進行 說明。
[0137] 如圖20 (f)所示，實施在ιΓ型外延層2上形成柵極多晶硅的工序（S400)。例如 用CVD法以隔著柵極絕緣膜4嵌入柵極溝槽3內(nèi)的方式將柵極多晶硅5形成在ιΓ型外延 層2的表面上。
[0138] 接著，如圖21 (a)所示，實施蝕刻直到柵極多晶硅凹陷在柵極溝槽內(nèi)的工序 (S500)。通過RIE蝕刻形成在ιΓ型外延層2上的柵極多晶硅5的表面，除去ιΓ型外延層2 的表面上的柵極多晶硅，使得柵極多晶硅5凹陷到柵極溝槽3內(nèi)。即，柵極多晶硅5在柵極 溝槽3內(nèi)，以比ιΓ型外延層2的表面更殘留到η+型半導體襯底1 一側(cè)的方式進行蝕刻。這 樣，包含柵極多晶硅的柵極電極5在柵極溝槽3內(nèi)隔著電極間絕緣膜22構(gòu)成在場板電極21 上。
[0139] 接著，如圖21 (b)以及（c)所示，實施用層間絕緣膜對柵極溝槽的開口部的凹陷 進行平坦化的工序（S600)。層間絕緣膜6例如用CVD法以嵌入柵極溝槽3的方式形成在 ιΓ型外延層2上。層間絕緣膜6例如是氧化硅。也可以代替氧化硅使用氮化硅或者氮氧化 硅。用RIE蝕刻層間絕緣膜6的表面直到ιΓ型外延層2的表面露出。其結(jié)果，層間絕緣膜 6嵌入到柵極溝槽3內(nèi)的柵極電極5上的凹陷。柵極溝槽3的開口部的凹陷用層間絕緣膜 6進行平坦化。
[0140] 接著，如圖21(d)所示，實施使層間絕緣膜6從ιΓ型外延層2突出的工序（S700)。 用RIE蝕刻ιΓ型外延層2的表面，讓ιΓ型外延層2的表面例如后退到柵極電極5的上端的 位置。此時，通過調(diào)節(jié)RIE的蝕刻條件，ιΓ型外延層2能夠在與層間絕緣膜6相鄰接的部分 不被進行蝕刻而殘存。其結(jié)果，形成具有錐形形狀的ιΓ型外延層2的殘存部2a。該蝕刻也 可以用CDE (化學干蝕刻）來實施。
[0141] 接著，如圖21 (e)所示，實施形成p型基極層的工序（S800)。p型雜質(zhì)用離子注 入法從n_型外延層2的表面以及殘存部2a的表面注入到ιΓ型外延層2中。其后，通過熱 處理，使Ρ型雜質(zhì)在η_型外延層2中擴散以及激活。其結(jié)果，ρ型基極層7 -邊與形成在柵 極溝槽3內(nèi)的柵極絕緣膜相鄰接一邊從ιΓ型外延層2的表面形成到ιΓ型外延層2中。以 Ρ型基極層7的底與柵極電極5的η+型半導體襯底1 一側(cè)的下端相比不達到η+型半導體 襯底1 一側(cè)的方式控制Ρ型雜質(zhì)的擴散。rT型外延層的殘存部2a也一樣，成為ρ型基極層 7a (殘存部的ρ型基極層)。
[0142] 接著，如圖21 (f)所示，實施形成n+型基極層的工序（S900)。η型雜質(zhì)用離子注 入法從Ρ型基極層7的表面以及殘存部的ρ型基極層7a的表面注入到ρ型基極層中。其 后，通過熱處理，在P型基極層7中使η型雜質(zhì)進行擴散以及激活。其結(jié)果，n+型源極層8 從P型基極層7的表面到ρ型基極層中一邊和形成在柵極溝槽3內(nèi)的柵極絕緣膜4相鄰一 邊形成。殘存部的P型基極層7a也一樣，成為n+型源極層8a (殘存部的n+型源極層)。
[0143] 接著，如圖22 (a)以及（b)所示，實施在層間絕緣膜6的兩肋形成井壁的工序 (S1000)。通過對n+型源極層8的表面以及殘存部的n+型源極層8a進行熱氧化，形成從層 間絕緣膜6延伸并覆蓋n+型源極層8的表面的包含氧化硅的絕緣膜9。由殘存部的n+型 源極層8形成的絕緣膜9的部分與形成在n+型源極層8的表面的絕緣膜9的部分相比，在 與n+型源極層8的表面垂直的方向上變厚。其后，通過從絕緣膜9的表面用RIE蝕刻絕緣 膜9直到n+型源極層8的表面露出，從而由殘存部的n+型源極層8形成的絕緣膜的部分作 為井壁9殘留。其結(jié)果，井壁9形成在層間絕緣膜6的兩肋。
[0144] 接著，如圖22 (b)所示，實施形成接觸溝槽的工序（S1100)。將該井壁9作為掩 模，用RIE蝕刻露出的n+型源極層8的表面，形成接觸溝槽10。在接觸溝槽10的底達到了 P型基極層7中時停止由RIE進行的蝕刻。其結(jié)果，沿著井壁9的側(cè)面形成接觸溝槽10的 側(cè)壁。接觸溝槽9的側(cè)壁包含n+型源極層8,底面包含ρ型基極層7。
[0145] 接著，如圖22 (c)所示，實施形成p+型接觸層的工序（S1200)。將井壁9用于掩 模，向在接觸溝槽9的底面露出的ρ型半導體層離子注入ρ型雜質(zhì)。其后，通過熱處理，在ρ 型基極層7中擴散以及激活ρ型雜質(zhì)，由此與接觸溝槽9的底相接而在ρ型基極層7中形 成P+型接觸層11。
[0146] 接著，如圖17所示，實施形成電極的工序（S1300)。源極電極12以嵌入接觸溝槽 10并覆蓋層間絕緣膜6以及井壁9上的方式被形成。源極電極12在接觸溝槽10的側(cè)壁 電連接于n+型源極層8,在接觸溝槽10的底面電連接于p+型接觸層11。源極電極12例如 通過設(shè)置成將Ti/TiN/W/Al以其順序疊層的結(jié)構(gòu)，能夠良好地嵌入接觸溝槽10。漏極電極 13形成在n+型半導體襯底1的與rT型外延層2相反一側(cè)的表面，和n+型半導體襯底1電 連接。
[0147] 本實施方式的溝槽型半導體裝置的制造方法也可以得到和第1實施方式的溝槽 型半導體裝置的制造方法同樣的效果。
[0148] 本實施方式的溝槽型半導體裝置的制造方法在第1實施方式的溝槽型半導體裝 置的制造方法中的在rT型外延層形成柵極溝槽的工序（S200)和在柵極溝槽的側(cè)壁形成柵 極絕緣膜的工序（S300)之間還具備形成場板電極的工序（S250)。同樣，也可以將在從第2 實施方式到第6實施方式的制造方法中，在rT型外延層形成柵極溝槽的工序（S200)和在柵 極溝槽3的側(cè)壁形成柵極絕緣膜的工序（S300)之間還具備形成場板電極的工序（S250)的 制造工序作為本發(fā)明的實施方式。
[0149] 在以上說明的各實施方式的半導體裝置的制造方法中，構(gòu)成井壁9的材料設(shè)為絕 緣膜進行了說明。但是，在除去第1實施方式的各實施方式中，井壁9并不限于絕緣膜。代 替絕緣膜而也可以使用通過CVD法等形成的半導體、例如半絕緣性的硅或者導電性多晶 硅?；蛘?，代替絕緣膜也可以使用導電性的其他的導電膜。
[0150] 特別是在用第2、第3以及第7實施方式的半導體裝置的制造方法所制造的半導體 裝置中，在井壁9是η型的多晶硅時，源極電極12和η+型源極層8進一步隔著井壁9電連 接。由此，在井壁9是多晶硅等的導電膜時，與井壁9是絕緣膜的情況相比，進一步降低源 極接觸電阻。其結(jié)果，進一步降低半導體裝置的導通電阻。
[0151] 雖然說明了本發(fā)明的幾個實施方式，但這些實施方式只是作為例子提示，并不意 圖限定發(fā)明范圍。這些新的實施方式可以用其他各種形態(tài)來實施，在不脫離發(fā)明的主旨的 范圍中，可以進行各種省略、置換、變更。這些實施方式和其變形包含于發(fā)明的范圍和主旨 中，并且包含在權(quán)利要求書記載的發(fā)明和其均等的范圍中。
【權(quán)利要求】
1. 一種半導體裝置的制造方法，具備： 形成從第1導電型的第1半導體層的表面延伸到所述第1半導體層中的柵極溝槽的工 序： 在所述柵極溝槽的側(cè)壁形成柵極絕緣膜的工序； 在所述柵極溝槽內(nèi)隔著所述柵極絕緣膜形成多晶硅的工序； 蝕刻所述多晶硅直到所述柵極溝槽內(nèi)部的工序； 在所述多晶硅上以及所述第1半導體層上形成層間絕緣膜，蝕刻所述層間絕緣膜直到 所述表面露出的工序； 蝕刻所述表面以使得所述層間絕緣膜從所述表面突出的工序； 從所述表面到所述第1半導體層中形成第2導電型的第2半導體層的工序； 在所述第2半導體層上形成第1導電型的第3半導體層的工序； 形成與所述層間絕緣層相鄰的井壁的工序； 將所述井壁作為掩模，在所述第2半導體層內(nèi)形成第2導電型的第4半導體層的工序； 形成與所述第3半導體層以及所述第4半導體層電連接的第1電極的工序；以及 形成與所述第1半導體層電連接的第2電極的工序。
2. 根據(jù)權(quán)利要求1所述的半導體裝置的制造方法，其特征在于，具備： 在形成所述井壁后，形成從所述第3半導體層的表面穿過所述第3半導體層達到所述 第2半導體層中的接觸溝槽的工序， 所述第4半導體層與所述接觸溝槽的底相鄰接地形成。
3. 根據(jù)權(quán)利要求1所述的半導體裝置的制造方法，其特征在于， 在形成所述第4半導體層的所述工序中，所述第4半導體層以將所述井壁用于掩模從 所述第3半導體層的表面貫通所述第3半導體層而達到所述第2半導體層的方式形成。
4. 根據(jù)權(quán)利要求1所述的半導體裝置的制造方法，其特征在于， 在使所述層間絕緣膜從所述第1半導體層的所述表面突出的工序中，蝕刻所述第1半 導體層，以使得與所述層間絕緣膜的側(cè)壁相鄰接地形成所述第1半導體層的殘存部。
5. 根據(jù)權(quán)利要求4所述的半導體裝置的制造方法，其特征在于， 所述殘存部具有在所述層間絕緣膜的突出方向上寬度變窄的錐形形狀。
6. 根據(jù)權(quán)利要求1所述的半導體裝置的制造方法，其特征在于， 在使所述層間絕緣膜從所述第1半導體層的所述表面突出的工序中，蝕刻所述第1半 導體層，以使得與所述層間絕緣膜的側(cè)壁相鄰接而不產(chǎn)生所述第1半導體層的殘存部。
7. 根據(jù)權(quán)利要求1所述的半導體裝置的制造方法，其特征在于， 通過蝕刻在所述第3半導體層上以及所述層間絕緣膜上形成的膜來形成所述井壁。
8. 根據(jù)權(quán)利要求1所述的半導體裝置的制造方法，其特征在于， 所述井壁被形成為包含對所述第3半導體層進行熱氧化而得到的氧化硅膜。
9. 根據(jù)權(quán)利要求1所述的半導體裝置的制造方法，其特征在于， 在形成所述第1電極的所述工序之前，還具備除去所述井壁的工序。
10. 根據(jù)權(quán)利要求9所述的半導體裝置的制造方法，其特征在于， 所述井壁使用與所述層間絕緣膜不同的材料形成。
11. 根據(jù)權(quán)利要求1所述的半導體裝置的制造方法，其特征在于， 還具備在所述柵極溝槽的底部隔著比所述柵極絕緣膜厚的絕緣膜形成成為場板的多 晶娃的工序。
12. -種半導體裝置，具備： 第1電極； 第2電極，與所述第1電極相向； 第1導電型的第1半導體層，設(shè)置在所述第1電極與所述第2電極之間； 第2導電型的第2半導體層，設(shè)置在所述第1電極與所述第1半導體層之間； 柵極電極，設(shè)置在所述第2半導體層中，該柵極電極的所述第2電極一側(cè)的端位于所述 第1半導體層中，該柵極電極的所述第1電極一側(cè)的端比所述第2半導體層更向所述第1 電極一側(cè)突出； 層間絕緣膜，設(shè)置在所述柵極電極與所述第1電極之間； 第1導電型的第3半導體層，在所述第2半導體層上被設(shè)置在所述第1電極與所述層 間絕緣膜之間，并且按隨著靠近所述第1電極，相對于所述第2半導體層水平的方向上的寬 度變小的方式設(shè)置； 絕緣膜，設(shè)置在所述第1半導體層以及所述第2半導體層的各自與所述柵極電極之間。
13. 根據(jù)權(quán)利要求12所述的半導體裝置，其特征在于，還具備： 井壁，設(shè)置在所述第3半導體層與所述第1電極之間。
14. 根據(jù)權(quán)利要求13所述的半導體裝置，其特征在于， 所述井壁具有導電性。
15. 根據(jù)權(quán)利要求12所述的半導體裝置，其特征在于，還具備： 第2導電型的第4半導體層，和所述第3半導體層的與所述柵極電極相反的一側(cè)相鄰， 并設(shè)置在所述第2半導體層與所述第1電極之間。
16. 根據(jù)權(quán)利要求12所述的半導體裝置，其特征在于， 所述第4半導體層設(shè)置在所述第3半導體層中，該第4半導體層的所述第2電極一側(cè) 的端位于所述第2半導體層中，并且該第4半導體層在所述第1電極一側(cè)的端處與所述第 1電極相接。
17. 根據(jù)權(quán)利要求12所述的半導體裝置，其特征在于， 所述半導體裝置還具備場板電極，該場板電極在所述第1半導體層中被設(shè)置在所述柵 極電極與所述第2電極之間， 所述絕緣膜包含第2部分，該第2部分設(shè)置在所述場板電極與所述第1半導體層之間， 并且比設(shè)置在所述柵極電極與所述第2半導體層之間的第1部分厚。
18. 根據(jù)權(quán)利要求17所述的半導體裝置，其特征在于， 所述絕緣膜具有設(shè)置在所述柵極電極與所述場板電極之間的第3部分。
19. 根據(jù)權(quán)利要求17所述的半導體裝置，其特征在于， 所述場板電極與所述第1電極電連接。
20. 根據(jù)權(quán)利要求17所述的半導體裝置，其特征在于， 所述場板電極與所述柵極電極電連接。
【文檔編號】H01L29/423GK104064470SQ201410101714
【公開日】2014年9月24日 申請日期:2014年3月19日 優(yōu)先權(quán)日:2013年3月19日
【發(fā)明者】西脇達也, 鉾本吉孝, 新井雅俊 申請人:株式會社東芝