半導(dǎo)體裝置和其制造方法
【專利摘要】本發(fā)明提供了一種能夠減小連接電阻的半導(dǎo)體裝置以及制造半導(dǎo)體裝置的方法。所述半導(dǎo)體裝置包括：在半導(dǎo)體基板的主面?zhèn)壬系木w管；和在所述半導(dǎo)體基板的背面?zhèn)壬系碾娮枳兓渲兴鼍w管包括在所述半導(dǎo)體基板內(nèi)的低電阻部，所述低電阻部延伸到所述半導(dǎo)體基板的背面，絕緣膜與所述低電阻部的背面接觸設(shè)置，所述絕緣膜具有面對所述低電阻部的開口，和所述電阻變化元件通過所述開口連接到所述低電阻部。
【專利說明】半導(dǎo)體裝置和其制造方法
[0001] 相關(guān)申請的交叉參考
[0002] 本申請要求享有于2013年5月8日提交的日本在先專利申請JP2013-098525的 權(quán)益，其全部內(nèi)容以引用的方式并入本文。

【技術(shù)領(lǐng)域】
[0003] 本公開涉及一種半導(dǎo)體裝置和其制造方法。

【背景技術(shù)】
[0004] 連接到晶體管的源-漏極區(qū)域的接觸電極通常設(shè)置在其上形成晶體管的基板的 主面?zhèn)?。然而，近年來，已?jīng)試圖在基板的背面?zhèn)仍O(shè)置接觸電極。例如，日本未經(jīng)審查的專利 申請公開No. 2010-171166(JP2010-171166A，參照圖6和圖7等）已經(jīng)記載了以下內(nèi)容。根 據(jù)該文獻，當(dāng)主要元件的擴散層和硅化物層在硅（Si)基板的表面?zhèn)壬闲纬傻耐瑫r，背面接 觸電極被設(shè)置成從基板的背面?zhèn)妊由?。背面接觸電極通過貫通擴散層而連接到硅化物層。
[0005] 在JP2010-171166A中，背面接觸電極形成為具有對應(yīng)于基板的厚度和擴散層的 厚度之和的高度。因此，對背面接觸電極的電阻減小存在限制，并且連接電阻的降低仍有改 進的空間。


【發(fā)明內(nèi)容】

[0006] 希望提供一種能夠減小連接電阻的半導(dǎo)體裝置和制造半導(dǎo)體裝置的方法。
[0007] 根據(jù)本公開的實施方案，提供了一種第一半導(dǎo)體裝置，包括：在半導(dǎo)體基板的主面 側(cè)上的晶體管；和在所述半導(dǎo)體基板的背面?zhèn)壬系碾娮枳兓?，其中所述晶體管包括在 所述半導(dǎo)體基板內(nèi)的低電阻部，所述低電阻部延伸到所述半導(dǎo)體基板的背面，絕緣膜與所 述低電阻部的背面接觸設(shè)置，所述絕緣膜具有面對所述低電阻部的開口，和所述電阻變化 元件通過所述開口連接到所述低電阻部。
[0008] 這里，"電阻變化元件"是通過改變電阻狀態(tài)來存儲信息的存儲元件的統(tǒng)稱。電阻 變化元件的例子可以包括磁阻隨機存取存儲器（MRAM)和電阻隨機存取存儲器（ReRAM)。電 阻變化元件的例子還可以包括其中離子源層和電阻變化層層疊的存儲層設(shè)置在兩個電極 之間并且利用電阻變化層的電氣特性的變化（電阻變化）寫入信息的存儲元件。
[0009] 在根據(jù)本公開上述實施方案的第一半導(dǎo)體裝置中，所述電阻變化元件通過所述絕 緣膜的開口連接到所述晶體管的低電阻部。因此，所述電阻變化元件和所述晶體管之間的 連接電阻減小。
[0010] 根據(jù)本公開的實施方案，提供了一種第二半導(dǎo)體裝置，包括晶體管；和設(shè)置在所述 晶體管的背面?zhèn)壬系碾娮枳兓?，其中所述晶體管包括鰭片和金屬配線，所述鰭片在第 一方向上延伸，和所述金屬配線覆蓋除了所述鰭片的背面以外的表面并在不同于第一方向 的第二方向上延伸，絕緣膜與所述金屬配線的背面接觸設(shè)置，所述絕緣膜具有面對所述金 屬配線的開口，和所述電阻變化元件通過所述開口連接到所述金屬配線。 toon] 在根據(jù)本公開上述實施方案的第二半導(dǎo)體裝置中，所述電阻變化元件通過所述絕 緣膜的開口連接到所述晶體管的金屬配線。因此，所述電阻變化元件和所述晶體管之間的 連接電阻減小。
[0012] 根據(jù)本公開的實施方案，提供了一種第三半導(dǎo)體裝置，包括在半導(dǎo)體基板的主面 側(cè)上的晶體管；和在所述半導(dǎo)體基板的背面?zhèn)壬系膶?dǎo)電性連接部，其中所述晶體管包括在 所述半導(dǎo)體基板內(nèi)的低電阻部，所述低電阻部延伸到所述半導(dǎo)體基板的背面，絕緣膜與所 述低電阻部的背面接觸設(shè)置，所述絕緣膜具有面對所述低電阻部的開口，和所述導(dǎo)電性連 接部通過所述開口連接到所述低電阻部。
[0013] 在根據(jù)本公開上述實施方案的第三半導(dǎo)體裝置中，所述導(dǎo)電性連接部通過所述絕 緣膜的開口連接到所述晶體管的低電阻部。因此，所述導(dǎo)電性連接部和所述晶體管之間的 連接電阻減小。
[0014] 根據(jù)本公開的實施方案，提供了一種第四半導(dǎo)體裝置，包括晶體管；和設(shè)置在所述 晶體管的背面?zhèn)壬系膶?dǎo)電性連接部，其中所述晶體管包括在第一方向上延伸的鰭片和在不 同于第一方向的第二方向上延伸的金屬配線，所述金屬配線覆蓋除了所述鰭片的背面以外 的表面，絕緣膜與所述金屬配線的背面接觸設(shè)置，所述絕緣膜具有面對所述金屬配線的開 口，和所述導(dǎo)電性連接部通過所述開口連接到所述金屬配線。
[0015] 在根據(jù)本公開上述實施方案的第四半導(dǎo)體裝置中，所述導(dǎo)電性連接部通過所述絕 緣膜的開口連接到所述晶體管的金屬配線。因此，所述導(dǎo)電性連接部和所述晶體管之間的 連接電阻減小。
[0016] 根據(jù)本公開的實施方案，提供了一種制造第一半導(dǎo)體裝置的方法，所述方法包括 以下的㈧?（E)。
[0017] (A)在半導(dǎo)體基板的主面?zhèn)壬闲纬删w管，并在所述半導(dǎo)體基板內(nèi)形成所述晶體 管的低電阻部。
[0018] (B)從背面?zhèn)葤伖馑霭雽?dǎo)體基板，并在所述低電阻部處停止拋光。
[0019] (C)形成將要與所述低電阻部的背面接觸的絕緣膜。
[0020] (D)在所述絕緣膜中設(shè)置開口，以面對所述低電阻部。
[0021] (E)形成將要通過所述開口連接到所述低電阻部的電阻變化元件。
[0022] 根據(jù)本公開的實施方案，提供了一種制造第二半導(dǎo)體裝置的方法，所述方法包括 以下的㈧?（E)。
[0023] (A)在半導(dǎo)體基板的主面?zhèn)壬闲纬删w管，所述晶體管包括鰭片和金屬配線，所述 鰭片在第一方向上延伸，所述金屬配線覆蓋除了所述鰭片的背面以外的表面并在不同于第 一方向的第二方向上延伸。
[0024] (B)從背面?zhèn)葤伖馑霭雽?dǎo)體基板。
[0025] (C)形成將要與所述金屬配線的背面接觸的絕緣膜。
[0026] (D)在所述絕緣膜中設(shè)置開口，以面對所述金屬配線。
[0027] (E)形成將要通過所述開口連接到所述金屬配線的電阻變化元件。
[0028] 根據(jù)本公開上述實施方案的第一半導(dǎo)體裝置，所述電阻變化元件通過所述絕緣膜 的開口連接到所述晶體管的低電阻部。因此，所述電阻變化元件和所述晶體管之間的連接 電阻可以減小。
[0029] 根據(jù)本公開上述實施方案的第二半導(dǎo)體裝置，所述電阻變化元件通過所述絕緣膜 的開口連接到所述晶體管的金屬配線。因此，所述電阻變化元件和所述晶體管之間的連接 電阻可以減小。
[0030] 根據(jù)本公開上述實施方案的第三半導(dǎo)體裝置，所述導(dǎo)電性連接部通過所述絕緣膜 的開口連接到所述晶體管的低電阻部。因此，所述導(dǎo)電性連接部和所述晶體管之間的連接 電阻可以減小。
[0031] 根據(jù)本公開上述實施方案的第四半導(dǎo)體裝置，所述導(dǎo)電性連接部通過所述絕緣膜 的開口連接到所述晶體管的金屬配線。因此，所述導(dǎo)電性連接部和所述晶體管之間的連接 電阻可以減小。
[0032] 根據(jù)本公開上述實施方案的制造第一半導(dǎo)體裝置的方法，所述晶體管形成在所述 半導(dǎo)體基板的主面?zhèn)壬?，和所述晶體管的低電阻部形成在所述半導(dǎo)體基板內(nèi)。從背面?zhèn)葤?光所述半導(dǎo)體基板，并在所述低電阻部處停止拋光。隨后，形成將要與所述低電阻部的背面 接觸的絕緣膜，然后，所述開口設(shè)置在所述絕緣膜中，以面對所述低電阻部。此后，形成將要 通過所述開口連接到所述低電阻部的電阻變化元件。因此，所述電阻變化元件和所述晶體 管之間的連接電阻可以減小。
[0033] 根據(jù)本公開上述實施方案的制造第二半導(dǎo)體裝置的方法，所述晶體管具有形成在 所述半導(dǎo)體基板的背面?zhèn)壬系啮捚徒饘倥渚€。從背面?zhèn)葤伖馑霭雽?dǎo)體基板。隨后，形 成將要與所述金屬配線的背面接觸的絕緣膜，然后，所述開口設(shè)置在所述絕緣膜中，以面對 所述金屬配線。此后，形成將要通過所述開口連接到所述金屬配線的電阻變化元件。因此， 所述導(dǎo)電性連接部和所述晶體管之間的連接電阻可以減小。
[0034] 應(yīng)當(dāng)理解的是，前面的一般描述和下面的詳細描述都是示例性的，并且旨在提供 對要求保護的技術(shù)的進一步說明。

【專利附圖】

【附圖說明】
[0035] 附圖被包括以提供對本公開的進一步理解，并且被并入和構(gòu)成本說明書的一部 分。附圖示出了實施方案，并且與說明書一起，用于說明本技術(shù)的原理。
[0036] 圖1是示出根據(jù)本公開第一實施方案的半導(dǎo)體裝置的構(gòu)成的截面圖。
[0037] 圖2是示出圖1所示的電阻變化元件中的存儲部的構(gòu)成的例子的截面圖。
[0038] 圖3是示出圖2所示的存儲部的各層的構(gòu)成的例子的截面圖。
[0039] 圖4是示出制造圖1所示的半導(dǎo)體裝置的方法的步驟的截面圖。
[0040] 圖5是示出接著圖4的步驟的截面圖。
[0041] 圖6是示出接著圖5的步驟的截面圖。
[0042] 圖7是示出接著圖6的步驟的截面圖。
[0043] 圖8是示出接著圖7的步驟的截面圖。
[0044] 圖9是示出接著圖8的步驟的截面圖。
[0045] 圖10是示出接著圖9的步驟的截面圖。
[0046] 圖11是示出接著圖10的步驟的截面圖。
[0047] 圖12是示出參考例1的半導(dǎo)體裝置的截面圖。
[0048] 圖13是示出根據(jù)本公開第二實施方案的半導(dǎo)體裝置的構(gòu)成的截面圖。
[0049] 圖14是示出根據(jù)本公開第三實施方案的半導(dǎo)體裝置的構(gòu)成的截面圖。
[0050] 圖15是示出根據(jù)本公開第四實施方案的半導(dǎo)體裝置的基本單元的電路圖。
[0051] 圖16是示出制造圖15所示的半導(dǎo)體裝置的方法的步驟的平面圖。
[0052] 圖17是示出接著圖16的步驟的平面圖。
[0053] 圖18是示出接著圖17的步驟的平面圖。
[0054] 圖19是示出圖18所示的背面接合部的變形例的平面圖。
[0055] 圖20是示出接著圖18的步驟的平面圖。
[0056] 圖21是示出接著圖20的步驟的平面圖。
[0057] 圖22是示出接著圖21的步驟的平面圖。
[0058] 圖23是示出制造參考例1的半導(dǎo)體裝置的方法的步驟的平面圖。
[0059] 圖24是示出接著圖23的步驟的截面圖。
[0060] 圖25是示出接著圖24的步驟的截面圖。
[0061] 圖26是示出接著圖25的步驟的平面圖。
[0062] 圖27是示出接著圖26的步驟的平面圖。
[0063] 圖28是示出接著圖27的步驟的平面圖。
[0064] 圖29是用于比較的圖，包括示出圖22所示的第四實施方案的半導(dǎo)體裝置的基本 單元的平面圖和示出圖28所示的參考例1的半導(dǎo)體裝置的基本單元的平面圖。
[0065] 圖30是示出其中圖22所示的第四實施方案的半導(dǎo)體裝置的基本單元行列狀排列 的陣列的平面圖。
[0066] 圖31是示出其中圖28所示的參考例1的半導(dǎo)體裝置的基本單元行列狀排列的陣 列的平面圖。
[0067] 圖32是示出根據(jù)本公開變形例1的制造半導(dǎo)體裝置的方法的步驟的截面圖。
[0068] 圖33是示出接著圖32的步驟的截面圖。
[0069] 圖34是示出接著圖33的步驟的截面圖。
[0070] 圖35是示出接著圖34的步驟的截面圖。
[0071] 圖36是示出接著圖35的步驟的截面圖。
[0072] 圖37是示出接著圖36的步驟的截面圖。
[0073] 圖38是示出制造根據(jù)本公開變形例2的半導(dǎo)體裝置的方法的步驟的截面圖。
[0074] 圖39是示出接著圖38的步驟的截面圖。
[0075] 圖40是示出接著圖39的步驟的截面圖。
[0076] 圖41是示出接著圖40的步驟的截面圖。
[0077] 圖42是示出接著圖41的步驟的截面圖。
[0078] 圖43是示出接著圖42的步驟的截面圖。
[0079] 圖44是制造根據(jù)本公開變形例3的半導(dǎo)體裝置的方法的步驟的截面圖。
[0080] 圖45是示出根據(jù)本公開第五實施方案的半導(dǎo)體裝置的構(gòu)成的截面圖，其是沿著 晶體管的源極配線的截面圖。
[0081] 圖46是圖45所示的半導(dǎo)體裝置的平面圖。
[0082] 圖47是圖45所示的半導(dǎo)體裝置的另一個切斷面的截面圖，其是沿著晶體管的柵 極配線的截面圖。
[0083] 圖48是示出制造圖45所示的半導(dǎo)體裝置的方法的步驟的截面圖。
[0084] 圖49是示出接著圖48的步驟的截面圖。
[0085] 圖50是示出接著圖49的步驟的截面圖。
[0086] 圖51是示出接著圖50的步驟的截面圖。
[0087] 圖52是示出接著圖51的步驟的截面圖。
[0088] 圖53是示出接著圖52的步驟的截面圖。
[0089] 圖54是示出接著圖53的步驟的截面圖。
[0090] 圖55是示出接著圖54的步驟的截面圖。
[0091] 圖56是示出制造根據(jù)本公開變形例4的半導(dǎo)體裝置的方法的步驟的截面圖。
[0092] 圖57是示出接著圖56的步驟的截面圖。
[0093] 圖58是示出接著圖57的步驟的截面圖。
[0094] 圖59是示出接著圖58的步驟的截面圖。
[0095] 圖60是示出接著圖59的步驟的截面圖。
[0096] 圖61是示出接著圖60的步驟的截面圖。
[0097] 圖62是示出接著圖61的步驟的截面圖。
[0098] 圖63是示出接著圖62的步驟的截面圖。
[0099] 圖64是示出接著圖63的步驟的截面圖。
[0100] 圖65是示出制造根據(jù)本公開變形例5的半導(dǎo)體裝置的方法的步驟的截面圖。
[0101] 圖66是示出接著圖65的步驟的截面圖。
[0102] 圖67是示出接著圖66的步驟的截面圖。
[0103] 圖68是示出接著圖67的步驟的截面圖。
[0104] 圖69是示出接著圖68的步驟的截面圖。
[0105] 圖70是示出根據(jù)本公開第六實施方案的半導(dǎo)體裝置的構(gòu)成的截面圖。
[0106] 圖71是示出根據(jù)本公開第七實施方案的半導(dǎo)體裝置的構(gòu)成的截面圖。
[0107] 圖72是示出根據(jù)本公開第八實施方案的半導(dǎo)體裝置的構(gòu)成的截面圖，其是沿著 晶體管的柵極配線的截面圖。
[0108] 圖73是示出根據(jù)本公開第九實施方案的半導(dǎo)體裝置的構(gòu)成的截面圖，其是沿著 晶體管的源極配線的截面圖。
[0109] 圖74是圖73所示的半導(dǎo)體裝置的另一個切斷面的截面圖，其是沿著晶體管的柵 極配線的截面圖。
[0110] 圖75是示出制造圖73所示的半導(dǎo)體裝置的方法的步驟的截面圖。
[0111] 圖76是示出接著圖75的步驟的截面圖。
[0112] 圖77是示出接著圖76的步驟的截面圖。
[0113] 圖78是示出接著圖77的步驟的截面圖。
[0114] 圖79是示出接著圖78的步驟的截面圖。
[0115] 圖80是示出接著圖79的步驟的截面圖。
[0116] 圖81是示出接著圖80的步驟的截面圖。
[0117] 圖82是示出接著圖81的步驟的截面圖。
[0118] 圖83是示出接著圖82的步驟的截面圖。
[0119] 圖84是示出接著圖83的步驟的截面圖。
[0120] 圖85是示出根據(jù)本公開第十實施方案的半導(dǎo)體裝置的構(gòu)成的截面圖。
[0121] 圖86是示出根據(jù)本公開第十一實施方案的半導(dǎo)體裝置的構(gòu)成的立體圖。
[0122] 圖87是示出圖86所示的半導(dǎo)體裝置的構(gòu)成的截面圖，其是沿著晶體管的柵極配 線的截面圖。
[0123] 圖88是用于說明圖86所示的鰭片的側(cè)面的方位的平面圖。
[0124] 圖89是用于說明從高電阻變化到低電阻的情況的圖。
[0125] 圖90是用于說明從低電阻變化到高電阻的情況的圖。
[0126] 圖91是用于說明使用PFET的優(yōu)點和用于說明從低電阻變化到高電阻的情況的 圖。
[0127] 圖92是示出根據(jù)本公開第十二實施方案的半導(dǎo)體裝置的構(gòu)成的截面圖，其是沿 著晶體管的源極配線的截面圖。
[0128] 圖93是圖92所示的半導(dǎo)體裝置的另一個切斷面的截面圖，其是沿著晶體管的柵 極配線的截面圖。
[0129] 圖94是示出根據(jù)本公開第十三實施方案的半導(dǎo)體裝置的構(gòu)成的截面圖。
[0130] 圖95是示出圖94所示的半導(dǎo)體裝置的變形例的截面圖。
[0131] 圖96是示出根據(jù)本公開第十四實施方案的半導(dǎo)體裝置的構(gòu)成的截面圖。
[0132] 圖97是示出根據(jù)本公開第十五實施方案的半導(dǎo)體裝置的構(gòu)成的截面圖。
[0133] 圖98是示出根據(jù)本公開第十六實施方案的半導(dǎo)體裝置的構(gòu)成的截面圖。
[0134] 圖99是示出根據(jù)本公開第十七實施方案的半導(dǎo)體裝置的構(gòu)成的截面圖。
[0135] 圖100是示出根據(jù)本公開第十八實施方案的半導(dǎo)體裝置的構(gòu)成的截面圖。
[0136] 圖101是示出在根據(jù)本公開第十九實施方案的半導(dǎo)體裝置中的電阻變化元件的 構(gòu)成的截面圖。
[0137] 圖102是用于說明圖101所示的電阻變化元件的寫入狀態(tài)的圖。
[0138] 圖103是用于說明圖101所示的電阻變化元件的擦除電壓施加時的例子的圖。
[0139] 圖104是用于說明圖101所示的電阻變化元件的擦除狀態(tài)的例子的圖。
[0140] 圖105是用于說明圖101所示的電阻變化元件的寫入狀態(tài)的另一個例子的圖。
[0141] 圖106是用于說明圖101所示的電阻變化元件的擦除電壓施加時的另一個例子的 圖。
[0142] 圖107是用于說明圖101所示的電阻變化元件的擦除狀態(tài)的另一個例子的圖。

【具體實施方式】
[0143] 下面參照附圖詳細地說明本公開的一些實施方案。應(yīng)當(dāng)指出的是，按下面的順序 進行說明。
[0144] 1.第一實施方案（半導(dǎo)體裝置：其中平面型晶體管設(shè)置在半導(dǎo)體基板的主面?zhèn)壬?和MTJ元件設(shè)置在背面?zhèn)壬献鳛殡娮枳兓睦樱?br> [0145] 2.第二實施方案（半導(dǎo)體裝置：其中電阻變化元件的第一電極通過埋在絕緣膜的 開口中的導(dǎo)電性連接部連接到低電阻部的例子）
[0146] 3.第三實施方案（半導(dǎo)體裝置：其中電阻變化元件的存儲部埋在絕緣膜的開口中 并連接到低電阻部的例子）
[0147] 4.第四實施方案（半導(dǎo)體裝置：具有其中MTJ元件連接到串聯(lián)連接的兩個晶體管 中每一個的基本單元的例子）
[0148] 5.變形例1 (制造半導(dǎo)體裝置的方法：拋光分兩個階段進行的例子）
[0149] 6.變形例2 (制造半導(dǎo)體裝置的方法：其中使用SOI基板并且埋入的氧化膜殘留 的例子）
[0150] 7.變形例3 (制造半導(dǎo)體裝置的方法：其中使用SOI基板并且埋入的氧化膜被除 去的例子）
[0151] 8.第五實施方案（半導(dǎo)體裝置：其中Fin FET被設(shè)置作為晶體管的例子）
[0152] 9.變形例4(制造半導(dǎo)體裝置的方法：其中使用塊狀基板并且STI元件分離層殘 留的例子）
[0153] 10.變形例5 (制造半導(dǎo)體裝置的方法：其中使用塊狀基板并且STI元件分離層未 殘留的例子）
[0154] 11。第六實施方案（半導(dǎo)體裝置：其中電阻變化元件的存儲部埋在絕緣膜的第一 開口中并且連接到低電阻部的例子）
[0155] 12.第七實施方案（半導(dǎo)體裝置：其中電阻變化元件的第一電極通過埋在絕緣膜 的第一開口中的導(dǎo)電性連接部連接到低電阻部的例子）
[0156] 13.第八實施方案（半導(dǎo)體裝置：使用三柵極晶體管的例子）
[0157] 14.第九實施方案（半導(dǎo)體裝置：使用納米線晶體管的例子）
[0158] 15.第十實施方案（半導(dǎo)體裝置：其中鰭片的深度增加的例子）
[0159] 16.第i^一實施方案（半導(dǎo)體裝置：使用p型Fin FET的例子）
[0160] 17.第十二實施方案（半導(dǎo)體裝置：使用化合物半導(dǎo)體Fin FET的例子）
[0161] 18.第十三實施方案（半導(dǎo)體裝置：設(shè)置包括電阻變化元件的多層的例子）
[0162] 19.第十四實施方案（半導(dǎo)體裝置：設(shè)置包括電阻變化元件的多層的另一個例子）
[0163] 20.第十五實施方案（半導(dǎo)體裝置：其中設(shè)置有平面型晶體管、電阻變化元件的第 二電極連接到背面?zhèn)榷鄬优渚€部的第一端以及背面?zhèn)榷鄬优渚€部的第二端埋在絕緣膜的 另一個開口中并直接連接到另一個低電阻部的例子）
[0164] 21.第十六實施方案（半導(dǎo)體裝置：其中設(shè)置有多柵極晶體管、電阻變化元件的第 二電極連接到背面?zhèn)榷鄬优渚€部的第一端以及背面?zhèn)榷鄬优渚€部的第二端埋在絕緣膜的 另一個開口中并直接連接到另一個低電阻部的例子）
[0165] 22.第十七實施方案（半導(dǎo)體裝置：其中平面型晶體管設(shè)置在半導(dǎo)體基板的主面 側(cè)上并且導(dǎo)電性連接部設(shè)置在背面?zhèn)壬系睦樱?br> [0166] 23.第十八實施方案（半導(dǎo)體裝置：其中導(dǎo)電性連接部設(shè)置在Fin FET的背面?zhèn)壬?的例子）
[0167] 24.第十九實施方案（半導(dǎo)體裝置：其中電阻變化元件包括離子源層和電阻變化 層作為存儲部的例子）
[0168] (第一實施方案）
[0169] 圖1示出根據(jù)本公開第一實施方案的半導(dǎo)體裝置1的截面構(gòu)成。半導(dǎo)體裝置1 可以包括例如晶體管20和電阻變化元件30。晶體管20設(shè)置在半導(dǎo)體基板10的主面（表 面）10A側(cè)上，電阻變化元件30設(shè)置在半導(dǎo)體基板10的背面10B側(cè)上。
[0170] 半導(dǎo)體基板10可以是由單晶硅制成的基板。半導(dǎo)體基板10通過淺溝槽隔離（STI) 設(shè)置有多個元件分離層11。元件分離層11可以例如是由氧化硅膜（Si0 2)制成的絕緣膜。
[0171] 晶體管20是電阻變化元件30的選擇晶體管，并且可以是例如具有柵電極21和分 別成為源極區(qū)域和漏極區(qū)域的一對擴散層22的平面型晶體管。柵電極21兼用作電阻變化 元件30的字線WL。
[0172] 柵電極21設(shè)置在半導(dǎo)體基板10的主面10A側(cè)上。在柵電極21和半導(dǎo)體基板10 之間，設(shè)置有由氧化硅膜等制成的柵極絕緣膜23。在柵電極21的側(cè)面上，設(shè)置有側(cè)壁24。 側(cè)壁24可以是例如由包括氧化硅膜24A和氮化硅膜24B制成的層疊膜。字線WL連接到柵 電極21。
[0173] 這對擴散層22設(shè)置在半導(dǎo)體基板10內(nèi)的彼此相鄰的元件分離層11所包圍的區(qū) 域中。擴散層22的一部分設(shè)置有由金屬硅化物制成的硅化物層25,如硅化鎳（NiSi)和硅 化鈷（CoSi)。硅化物層25減小后述的接觸插頭28A?28C和擴散層22之間的接觸電阻。 硅化物層25設(shè)置在半導(dǎo)體基板10的整個厚度方向上，并且從主面10A延伸到背面10B。
[0174] 這里，硅化物層25對應(yīng)于根據(jù)本公開實施方案的"低電阻部"的具體但非限制性 的例子。
[0175] 選擇線SL連接到成為漏極區(qū)域的擴散層22。第一金屬層Ml和主面?zhèn)榷鄬优渚€部 40連接到成為源極區(qū)域的擴散層22。
[0176] 字線WL通過接觸插頭28A連接到柵電極21。選擇線SL和第一金屬層Ml分別通 過接觸插頭28B和28C連接到硅化物層25。接觸插頭28A、28B和28C貫通覆蓋晶體管20 的層間絕緣膜26和27。
[0177] 主面?zhèn)榷鄬优渚€部40經(jīng)由第一金屬層Ml連接到作為源極區(qū)域的擴散層22。主面 側(cè)多層配線部40可以從接近晶體管20的一側(cè)按順序包括例如層間絕緣膜41、第二金屬層 M2、層間絕緣膜42、第三金屬層M3、層間絕緣膜43、第四金屬層M4、層間絕緣膜44、第五金屬 層M5、層間絕緣膜45和第六金屬層M6。第一金屬層Ml和第二金屬層M2通過貫通層間絕 緣膜41的第一通孔VI相連接。第二金屬層M2和第三金屬層M3通過貫通層間絕緣膜42 的第二通孔V2相連接。第三金屬層M3和第四金屬層M4通過貫通層間絕緣膜43的第三通 孔V3相連接。第四金屬層M4和第五金屬層M5通過貫通層間絕緣膜44的第四通孔V4相 連接。第五金屬層M5和第六金屬層M6通過貫通層間絕緣膜45的第五通孔V5相連接。應(yīng) 當(dāng)指出的是，主面?zhèn)榷鄬优渚€部40具有圖1所示的構(gòu)成作為例子，當(dāng)然，不限于此。
[0178] 支撐基板50連接到主面?zhèn)榷鄬优渚€部40。支撐基板50可以是例如由單晶硅制成 的基板。支撐基板50的材料沒有特別限制。支撐基板50可以是由單晶硅之外的任何其他 材料制成的基板，如Si0 2和玻璃。
[0179] 此外，在半導(dǎo)體裝置1中，絕緣膜60設(shè)置成與硅化物層25的背面接觸。絕緣膜60 具有面對硅化物層25的開口 61，電阻變化元件30通過開口 61連接到硅化物層25。因此， 在半導(dǎo)體裝置1中，可以降低連接電阻。
[0180] 絕緣膜60可以使用例如能夠在低溫下形成的High-K(高介電）膜（Hf氧化物； A1203 ;Ru氧化物；Ta氧化物；Al、Ru、Ta和Hf的含Si的氧化物；Al、Ru、Ta和Hf的含Si的 氮化物；以及Al、Ru、Ta和Hf的含Si的氧氮化物）構(gòu)成。此外，絕緣膜60可以使用Si氧 化物、Si氮化物和Si氮氧化物構(gòu)成。
[0181] 電阻變化元件30可以例如從接近半導(dǎo)體基板10的背面10B的一側(cè)按順序包括第 一電極31、存儲部32和第二電極33(位線BL)。優(yōu)選地，第一電極31可以埋在開口 61中 并連接到硅化物層25。這是為了通過使第一電極31和硅化物層25彼此直接接觸以建立它 們之間的連接而使連接電阻降低。在這種情況下，絕緣膜60具有與第一電極31相同的厚 度。
[0182] 在存儲部32和第二電極33的周圍，設(shè)置有背面層間膜70。背面層間膜70的材料 可以是例如Si0 2或Low-K (低介電）膜，沒有特別限制。
[0183] 電阻變化元件30可以優(yōu)選是通過自旋注入的自旋轉(zhuǎn)移力矩-磁性隧道結(jié) (STT-MTJ)，通過反轉(zhuǎn)后述的存儲層的磁化方向而存儲信息。STT-MTJ允許高速寫入和讀取， 并且被認為是有望取代易失性存儲器的非易失性存儲器。
[0184] 第一電極31和第二電極33可以使用例如由諸如Cu、Ti、W和Ru等金屬制成的金 屬層構(gòu)成。第一電極31和第二電極33可以優(yōu)選主要使用作為后述的下層32A或帽層32E 材料之外的金屬的Cu、A1和W中的任一種構(gòu)成。此外，第一電極31和第二電極33也可以 使用！^、1^1&3 &隊1、(：11和41以及這些元素的層疊結(jié)構(gòu)中的任一種構(gòu)成。
[0185] 圖2示出存儲部32的構(gòu)成的例子。存儲部32可以具有例如其中從接近半導(dǎo)體基 板10的背面10B的一側(cè)按順序?qū)盈B下層32A、磁化固定層32B、絕緣層32C、存儲層32D和帽 層32E的構(gòu)成。換句話說，電阻變化元件30具有其中從層疊方向的底部到上部按順序設(shè)置 磁化固定層32B、絕緣層32C和存儲層32D的底部釘扎結(jié)構(gòu)。通過改變具有單軸各向異性 的存儲層32D的磁化M32D的方向而存儲信息。通過存儲層32D的磁化M32D和磁化固定層 32B的磁化M32B之間的相對角度（平行或反平行），定義"0"或" 1"的信息。
[0186] 下層32A和帽層32E使用由諸如Ta和Ru等金屬制成的金屬膜或這些元素的層疊 膜構(gòu)成。
[0187] 磁化固定層32B是存儲層32D的存儲信息（磁化方向）的基準(zhǔn)。磁化固定層32B 使用具有其中磁化M32B的方向固定在膜面垂直方向上的磁矩的鐵磁性物質(zhì)構(gòu)成。磁化固 定層32B可以使用例如Co-Fe-B構(gòu)成。
[0188] 通過寫入或讀取來改變磁化固定層32B的磁化M32B的方向可能是不希望的，但 是不一定需要固定在特定的方向。也可以通過比存儲層32D增大矯頑力、膜厚度或磁性阻 尼常數(shù)使磁化M32B的方向比存儲層32D不太容易移動。當(dāng)磁化M32B的方向固定時，諸如 PtMn和IrMn等反鐵磁性物質(zhì)可以與磁化固定層32B接觸，或者通過經(jīng)由諸如Ru等非磁性 物質(zhì)磁氣結(jié)合與反鐵磁性物質(zhì)接觸的磁性物質(zhì)，磁化固定層32B可以被間接地固定。
[0189] 絕緣層32C是成為隧道阻擋層（隧道絕緣層）的中間層，并且可以使用例如氧化 鋁或氧化鎂（MgO)構(gòu)成。其中，絕緣層32C可以優(yōu)選使用氧化鎂構(gòu)成。這使得可以增加磁 阻變化率（MR比）。因此，可以通過提高自旋注入的效率來減小用來反轉(zhuǎn)存儲層32D的磁化 M32D的方向的電流密度。
[0190] 存儲層32D使用具有其中磁化M32D的方向自由變化到膜面垂直方向的磁矩的鐵 磁性物質(zhì)構(gòu)成。存儲層32D可以使用例如Co-Fe-B構(gòu)成。
[0191] 圖3更詳細地示出存儲部32的各層的構(gòu)成的例子。下層32A可以具有例如其中厚 度為3nm的Ta層和厚度為25nm的Ru膜從接近第一電極31的一側(cè)按順序?qū)盈B的構(gòu)成。磁 化固定層32B可以具有例如其中厚度為5nm的Pt層、厚度為1. lnm的Co層、厚度為0. 8nm 的Ru層和厚度為lnm的（Co2(lFe8CI)8(lB2CI層從接近第一電極31的一側(cè)按順序?qū)盈B的構(gòu)成。絕 緣層32C可以具有例如其中厚度為0· 15nm的Mg層、厚度為lnm的MgO層和厚度為0· 15nm 的Mg層從接近第一電極31的一側(cè)按順序?qū)盈B的構(gòu)成。存儲層32D可以具有例如1. 2nm? 1.7nm的厚度，并且可以使用（C〇2QFe8(l)8(lB 2(l層構(gòu)成。帽層32E可以具有例如其中厚度為lnm 的Ta層、厚度為5nm的Ru層和厚度為3nm的Ta層從接近第一電極31的一側(cè)按順序?qū)盈B 的構(gòu)成。
[0192] 半導(dǎo)體裝置1可以例如按以下制造。
[0193] 圖4?11按步驟順序示出制造半導(dǎo)體裝置1的方法。首先，準(zhǔn)備由上述材料制成 的半導(dǎo)體基板10,并且通過通常的制造步驟在半導(dǎo)體基板10的主面10A側(cè)上形成大規(guī)模 集成電路（LSI)。在邏輯LSI的情況下，通常形成9層以上的多層配線層。應(yīng)當(dāng)指出的是， 圖4?11主要示出邏輯LSI的結(jié)構(gòu)，但可以組入現(xiàn)有的元件，如現(xiàn)有的動態(tài)隨機存取存儲 器（DRAM)。
[0194] 更具體地，如圖4所示，例如，通過STI的元件隔離層11可以形成在半導(dǎo)體基板10 的主面10A側(cè)上。在由半導(dǎo)體基板10的元件隔離層11圍成的區(qū)域中，制作包括柵電極21 和一對擴散層22的晶體管20。在各擴散層22的一部分中，形成硅化物層25。形成層間絕 緣膜26和27以覆蓋晶體管20。字線WL連接到柵電極21，選擇線SL和第一金屬層Ml連 接到金屬硅化物層25。主面?zhèn)榷鄬优渚€部40形成在層間絕緣膜27上，第一金屬層Ml和主 面?zhèn)榷鄬优渚€部40相互連接。
[0195] 接下來，如圖5所示，反轉(zhuǎn)半導(dǎo)體基板10,并且通過使用等離子體技術(shù)等在低溫下 將支撐基板50貼合到半導(dǎo)體基板10的主面10A側(cè)上。此時，晶體管20和主面?zhèn)榷鄬优渚€ 部40顛倒。
[0196] 隨后，如圖6所示，半導(dǎo)體基板10可以例如通過化學(xué)機械拋光（CMP)從背面10B 側(cè)拋光。如圖7所示，拋光在到達硅化物層25處停止。硅化物層25的厚度可以例如為約 2nm?20nm。通過使硅化物層25的深度和元件隔離層11的深度彼此對準(zhǔn)，可以在元件分 離層11處停止拋光。
[0197] 隨后，如圖8所示，由諸如上述High-K膜等膜制成的絕緣膜60可以通過例如化學(xué) 氣相沉積（CVD)與半導(dǎo)體基板10的背面10B和硅化物層25的背面接觸而形成。
[0198] 接下來，如圖9所示，開口 61設(shè)置在絕緣膜60中，以面對硅化物層25。
[0199] 在開口 61設(shè)置在絕緣膜60中之后，如圖10所示，由上述材料制成的第一電極31 埋在開口 61中。隨后，如圖11所示，存儲部32和第二電極33形成在第一電極31上。由 此形成通過開口 61直接連接到硅化物層25的電阻變化元件30。在存儲部32和第二電極 33的周圍，形成背面層間膜70。例如，通過濺射法層疊具有圖3所示的厚度和由材料制成 的各層、然后進行干法蝕刻的圖案化，可以形成存儲部32。由此完成圖1所示的半導(dǎo)體裝置 1〇
[0200] 在半導(dǎo)體裝置1中，對應(yīng)于選擇線SL和位線BL之間的電位的HIGH或L0W，在存 儲部32的膜面垂直方向上施加電流，從而使自旋力矩磁化反轉(zhuǎn)。結(jié)果，存儲層32D的磁化 M32D的方向平行或反平行于磁化固定層32B的磁化M32B，從而通過存儲部32的電阻值在 較大值和較小值之間改變來進行信息的寫入。
[0201] 另一方面，通過在存儲層32D中設(shè)置經(jīng)由薄的絕緣膜成為信息的基準(zhǔn)的磁性層 (未示出）并且使用流過絕緣層32C的鐵磁性隧道電流，允許讀取存儲在存儲部32中的信 息。讀取也可以使用磁阻效應(yīng)進行。
[0202] 這里，電阻變化元件30通過絕緣膜60的開口 61連接到晶體管20的硅化物層25。 因此，電阻變化元件30和晶體管20之間的連接電阻減小。
[0203] 另一方面，在圖12所示的參考例1中，電阻變化元件30經(jīng)由第六通孔V6連接到 主面?zhèn)榷鄬优渚€部40的第六配線層M6。用于構(gòu)成STT-MTJ元件的磁性材料具有低的耐熱 性，不容易抵抗普通的LSI配線過程的熱預(yù)算。因此，在本例子中，在主面?zhèn)榷鄬优渚€部40 的配線步驟完成之后形成電阻變化元件30。應(yīng)當(dāng)指出的是，圖12是示意圖，電阻變化元件 30和主面?zhèn)榷鄬优渚€部40之間的尺寸比率與實際的比率不同。
[0204] 然而，典型的邏輯LSI的配線通常是9層以上的，并且多個觸點、通孔和配線連接 在晶體管20的擴散層22和電阻變化元件30的第一電極31之間。因此，大的寄生電阻在 晶體管20和電阻變化元件30之間發(fā)生，這可能會降低讀取和寫入速度。
[0205] 在本實施方案中，如上所述，電阻變化元件30通過絕緣膜60的開口 61連接到晶 體管20的硅化物層25。因此，可以降低電阻變化元件30和晶體管20之間的連接電阻。其 中，本實施方案極適用于其中由低耐熱性的磁性材料制成的STT-MTJ用作電阻變化元件30 的情況。
[0206] (第二實施方案）
[0207] 圖13示出根據(jù)本公開第二實施方案的半導(dǎo)體裝置1A的截面構(gòu)成。本實施方案與 第一實施方案的不同之處在于，電阻變化兀件30的第一電極31通過埋在絕緣膜60的開口 61中的導(dǎo)電性連接部35連接到硅化物層25。除此之外，本實施方案的半導(dǎo)體裝置1A具有 類似于第一實施方案的構(gòu)成和功能，并且可以按與第一實施方案類似的方式制造。
[0208] 在本實施方案中，絕緣膜60可以具有例如約幾個納米的厚度，并且可以優(yōu)選具有 具體地2nm?10nm的厚度。絕緣膜60的厚度顯著減小，以降低導(dǎo)電連接部35自身的電阻。 因此，可以降低連接電阻，類似于第五實施方案。
[0209] 導(dǎo)電性連接部35可以例如使用11、11隊了&、了&隊1、(：11和41以及這些元素的層疊 結(jié)構(gòu)中的任一種構(gòu)成。
[0210] 在本實施方案中，電阻變化元件30的第一電極31通過埋在絕緣膜60的開口 61 中的導(dǎo)電性連接部35連接到硅化物層25。因此，可以形成電阻變化元件30,而不會對硅化 物層25的微小凹凸有影響。
[0211] 然而，在第一實施方案中，第一電極31直接形成在硅化物層25上。因此，硅化物 層25的粗糙度被第一電極31取消，這允許形成具有穩(wěn)定性能的存儲部32。
[0212] (第三實施方案）
[0213] 圖14示出根據(jù)本公開第三實施方案的半導(dǎo)體裝置1B的截面構(gòu)成。本實施方案與 第一實施方案的不同之處在于，電阻變化元件30的存儲部32埋在絕緣膜60的開口 61中 并連接到硅化物層25。在本實施方案的構(gòu)成中，第一電極31被省略，并且存儲部32的下 層32A直接設(shè)置在硅化物層25上。因此，步驟數(shù)量減少，這樣可以降低生產(chǎn)成本。除此之 夕卜，本實施方案的半導(dǎo)體裝置1B具有類似于第一實施方案的構(gòu)成和功能，并且可以按與第 一實施方案類似的方式制造。
[0214] (第四實施方案）
[0215] 圖15示出根據(jù)本公開第四實施方案的半導(dǎo)體裝置1C的基本單元的電路構(gòu)成。半 導(dǎo)體裝置1C包括基本單元1D1，包括兩個晶體管20和兩個電阻變化元件30。兩個晶體管 20通過共享成為漏極區(qū)域的擴散層22(參照圖1)串聯(lián)連接。第一字線WL1連接到一個晶 體管20的柵極，兩個晶體管20共同的選擇線SL連接到其漏極，電阻變化元件30的第一電 極31連接到其源極。第二字線WL2連接到另一個晶體管20的柵極，兩個晶體管20共同的 選擇線SL連接到其漏極，電阻變化元件30的第一電極31連接到其源極。兩個電阻變化元 件30的第二電極33連接到共同的位線BL。應(yīng)當(dāng)指出的是，位線BL可以對于電阻變化元件 30的第二電極33分別設(shè)置，或者可以兼用作第二電極33。
[0216] 圖16?22按步驟順序示出制造圖15所示的半導(dǎo)體裝置1C的基本單元1D1的方 法。應(yīng)該指出的是，圖16?22示出與第一實施方案的圖4?11所示的制造方法相同的方 法，但是對應(yīng)于其平面圖。
[0217] 首先，如圖16所示，兩個晶體管20形成在半導(dǎo)體基板10的主面10A側(cè)上（參照 圖1)，以共享成為漏極的擴散層22。此外，成為源極的擴散層22設(shè)置在兩個晶體管20的 每一個上。在各擴散層22的一部分中，形成硅化物層25?？梢岳缭趫D16的垂直方向上 排列三個擴散層22。應(yīng)當(dāng)指出的是，在圖16?22中，擴散層22之外的空白區(qū)域表示通過 STI的元件隔離層11。然后，通過圖16中未示出的層間絕緣膜26和27來覆蓋兩個晶體管 20 (參照圖1)。
[0218] 接下來，如圖16所示，第一字線WL1連接到一個晶體管20的柵電極21，第二字線 WL2連接到另一個晶體管20的柵電極21。在該步驟中，例如，第一字線WL1和第二字線WL2 可以在圖16的橫向方向上延伸。
[0219] 此外，如圖16所示，選擇線SL經(jīng)由接觸插頭28B連接到成為漏極區(qū)域的擴散層 22。在該步驟中，例如，選擇線SL可以在層疊方向（與圖16的紙面直交的方向）上與三個 擴散層22重疊的位置處設(shè)置，并且在與三個擴散層22的排列方向（圖16的垂直方向）相 同的方向上延伸。隨后，圖16中未示出的第一配線層Ml和主面?zhèn)榷鄬优渚€部40(參照圖 1)經(jīng)由接觸插頭28C連接到成為源極區(qū)域的擴散層22。
[0220] 隨后，如圖17所示，半導(dǎo)體基板10按箭頭A1所示反轉(zhuǎn)，并從半導(dǎo)體基板10的背 面10B側(cè)拋光。拋光在硅化物層25處停止。
[0221] 接下來，如圖18所示，絕緣膜60(參照圖1)形成為與半導(dǎo)體基板10的背面10B和 硅化物層25的背面接觸，并且開口 61設(shè)置在絕緣膜60中，以面對硅化物層25。在該步驟 中，開口 61在層疊方向（與圖18的紙面直交的方向）上與選擇線SL重疊的位置處設(shè)置。
[0222] 如圖19所示，開口 61可以優(yōu)選成形為與第一字線WL1和第二字線WL2平行的狹 縫（長孔）形狀。這樣減小了開口 61的寬度，從而可以經(jīng)由硅化物層25抑制第一字線WL1 或第二字線WL2與電阻變化元件30的第一電極31之間的短路。
[0223] 隨后，如圖20所示，電阻變化元件30的第一電極31形成在開口 61中。在該步驟 中，第一電極31在層疊方向（與圖20的紙面直交的方向）上與選擇線SL重疊的位置處設(shè) 置，并且第一電極31的寬度等于選擇線SL的寬度。
[0224] 接下來，如圖21所示，存儲部32形成在第一電極31上。在該步驟中，存儲部32 在層疊方向（與圖21的紙面直交的方向）上與選擇線SL重疊的位置處設(shè)置，并且存儲部 32的寬度等于選擇線SL的寬度。
[0225] 此后，如圖22所示，兼用作第二電極33的位線BL形成在存儲部32上。在該步驟 中，位線BL在層疊方向（與圖22的紙面直交的方向）上與選擇線SL重疊的位置處設(shè)置， 并且位線BL的寬度等于選擇線SL的寬度。
[0226] 由此完成圖15所示的包括兩個晶體管20和兩個電阻變化元件30的基本單元 1D1。這里，假定最小加工尺寸為F。此外，在圖16?22中，為了容易理解，擴散層22被示 出具有比選擇線SL和位線BL更大的寬度，但是擴散層22實際上具有與選擇線SL和位線 BL相同的寬度。因此，基本單元1D1的橫向?qū)挾葹?F，等于位線BL的寬度1F和擴散層22 周圍的元件分離層11的左右部分的總寬度1F之和。基座單元1D1的垂直長度為6F，等于 第一字線WL1的長度1F、第二字線WL2的長度1F、三個擴散層22的總長度3F和擴散層22 周圍的元件分離層11的上下部分的總長度1F之和。因此，基本單元1D1的面積為12F 2,并 且各電阻變化元件30的胞面積為6F2。
[0227] 圖23?28按步驟順序示出在圖12所示的參考例1中其中制造具有類似于圖15 的電路構(gòu)成的基本單元1D2的情況。
[0228] 首先，如圖23所示，兩個晶體管20形成在半導(dǎo)體基板10的主面10A側(cè)上（參照 圖1)，以共享成為漏極的擴散層22。此外，成為源極的擴散層22設(shè)置在兩個晶體管20的 每一個上。在各擴散層22的一部分中，形成硅化物層25。這里，可以例如在圖23的垂直 方向上在一條線上排列三個擴散層22。應(yīng)當(dāng)指出的是，在圖23?28中，擴散層22之外的 空白區(qū)域表示通過STI的元件隔離層11。然后，通過圖23中未示出的層間絕緣膜26和27 來覆蓋兩個晶體管20 (參照圖1)。
[0229] 接下來，如圖23所示，第一字線WL1連接到一個晶體管20的柵電極21，第二字線 WL2連接到另一個晶體管20的柵電極21。在該步驟中，例如，第一字線WL1和第二字線WL2 可以在圖23的橫向方向上延伸。此外，如圖23所示，接觸插頭28A?28C形成在擴散層22 中。
[0230] 隨后，如圖24所示，選擇線SL經(jīng)由接觸插頭28B連接到成為漏極區(qū)域的擴散層 22。此外，第一配線層Ml經(jīng)由接觸插頭28C連接到成為源極區(qū)域的擴散層22。換句話說， 在圖24所示的步驟中，兩種配線（選擇線SL和第一配線層Ml)設(shè)置在同一層中。
[0231] 隨后，圖23未示出的主面?zhèn)榷鄬优渚€部40的第一通孔VI?第六金屬層M6 (參照 圖1)形成在第一配線層Ml上。
[0232] 隨后，如圖25所示，圖12所示的第六通孔V6形成在主面?zhèn)榷鄬优渚€部40 (圖25 未示出，參照圖12)上。應(yīng)當(dāng)指出的是，圖12示出其中主面?zhèn)榷鄬优渚€部40和電阻變化元 件30僅通過第六通孔V6連接的情況。然而，包括幾層的多層配線可以夾在主面?zhèn)榷鄬优?線部40和電阻變化元件30之間。
[0233] 隨后，如圖26所示，電阻變化元件30的第一電極31連接到第六通孔V6。
[0234] 在形成第一電極31之后，如圖27所示，存儲部32形成在第一電極31上。
[0235] 在形成存儲部32之后，如圖28所示，兼用作第二電極33的位線BL形成在存儲部 32上。
[0236] 由此完成圖15所示的包括兩個晶體管20和兩個電阻變化元件30的參考例1的 基本單元1D2?；締卧?D2的橫向?qū)挾葹?F，等于選擇線SL的寬度1F、位線BL的寬度 IF、選擇線SL和位線BL之間的擴散層22的寬度IF和擴散層22周圍的元件分離層11的 左右部分的總寬度1F之和?；締卧?D2的垂直寬度為6F，與圖22中相同。因此，參考例 1的基本單元1D2的面積為24F 2,并且各電阻變化元件30的胞面積為12F2。
[0237] 圖29示出用于比較的圖22所示的第四實施方案的基本單元1D1和圖28所示的 參考例1的基本單元1D2。在本實施方案的基本單元1D1中，對應(yīng)于包括參考例1的基本單 元1D2的選擇線SL的左半?yún)^(qū)域的部分形成在半導(dǎo)體基板10的主面10A側(cè)上。此外，對應(yīng) 于包括參考例1的基本單元1D2的位線BL的右半?yún)^(qū)域的部分移動到半導(dǎo)體基板10的背面 10B偵彳，如A3箭頭所示。因此，在本實施方案中，選擇線SL和位線BL經(jīng)由其間的半導(dǎo)體基 板10彼此重疊。通過這樣設(shè)置電阻變化元件30作為背面，本實施方案的各電阻變化元件 30的面積是參考例1的一半。
[0238] 此外，在參考例1中，當(dāng)安裝邏輯電路等時，從耐熱性的觀點來看，電阻變化元件 30形成在主面?zhèn)榷鄬优渚€部40上。主面?zhèn)榷鄬优渚€部40包括7?12層的配線。因此，在 參考例1中，在主面?zhèn)榷鄬优渚€部40的配線間距的影響下，基本單元1D2的面積傾向于變 大。
[0239] 相比而言，在本實施方案中，當(dāng)主面?zhèn)榷鄬优渚€部40形成在半導(dǎo)體基板10的表面 10A側(cè)上之后，可以在半導(dǎo)體基板10的背面10B側(cè)上形成電阻變化元件30。因此，可以形 成對應(yīng)于最小加工尺寸F的最小配線間距的電阻變化元件30的各層，而不受主面?zhèn)榷鄬优?線部40的配線間距的影響。因此，可以可靠地減小電阻變化元件30的胞面積。
[0240] 圖30示出通過垂直排列圖22示出的本實施方案的三個基本單元1D1和橫向排列 兩個基本單元1D1構(gòu)成的陣列的例子的構(gòu)成。在圖30中，從半導(dǎo)體基板10的背面10B側(cè) 觀察該例子。圖31示出通過垂直排列圖28示出的參考例1的三個基本單元1D2和橫向排 列兩個基本單元1D2構(gòu)成的陣列的例子的構(gòu)成。在圖31中，半導(dǎo)體基板10的表面10A側(cè) 觀察該例子。如圖30和圖31所示，在本實施方案中，通過將基本單元1D1的面積二等分， 可以具有陣列面積的一半。
[0241] (變形例1)
[0242] 圖32?37按步驟順序示出制造根據(jù)本公開變形例1的半導(dǎo)體裝置的方法。本變 形例與第一實施方案中的制造方法的不同之處在于，在從背面10B側(cè)拋光半導(dǎo)體基板10的 步驟中，拋光分兩個階段進行。應(yīng)當(dāng)指出的是，上述第一?第四實施方案的半導(dǎo)體裝置1、 1A、1B和1C中的任一個可以通過該制造方法制造。這里，說明作為例子的形成第一實施方 案的半導(dǎo)體裝置1的情況。此外，將參照圖4?11說明與上述第一實施方案重復(fù)的步驟。
[0243] 首先，如圖32所示，按與第一實施方案類似的方式，通過圖4所示的步驟，晶體管 20、字線WL、選擇線SL、第一金屬層Ml和主面?zhèn)榷鄬优渚€部40形成在半導(dǎo)體基板10的主 面10A側(cè)上。在該步驟中，元件分離層11形成為具有大于硅化物層25的深度D25的深度 D11。
[0244] 接下來，如圖33所示，按與第一實施方案類似的方式，通過圖5所示的步驟，反轉(zhuǎn) 半導(dǎo)體基板10,并且將支撐基板50貼合到半導(dǎo)體基板10的主面10A側(cè)上。此時，晶體管 20和主面?zhèn)榷鄬优渚€部40顛倒。
[0245] 隨后，如圖34所示，半導(dǎo)體基板10可以例如通過CMP1從背面10B側(cè)拋光。如圖 35所示，然后停止第一階段的拋光，直到到達元件分離層11。
[0246] 接下來，如圖36所示，第二階段的拋光可以例如通過CMP2進行。如圖37所示，然 后停止第二階段的拋光，直到到達硅化物層25。
[0247] 通過使用元件分離層11作為阻擋層可以在元件分離層11處可靠地停止第一階段 的拋光。因此，可以減小對硅化物層25和/或晶體管20的柵部損壞的可能性。此外，可以 獲得在膜厚度中具有小的不均勻性的平坦面，這允許在作為絕緣膜60的形成步驟的后續(xù) 步驟中實現(xiàn)高質(zhì)量界面。
[0248] 隨后，按與第一實施方案類似的方式，通過圖8所示的步驟，由上述High-K膜等膜 制成的絕緣膜60可以通過例如CVD與半導(dǎo)體基板10的背面10B和硅化物層25的背面接 觸而形成。
[0249] 接下來，按與第一實施方案類似的方式，通過圖9所示的步驟，開口 61設(shè)置在絕緣 膜60中，以面對硅化物層25。
[0250] 在開口 61設(shè)置在絕緣膜60中之后，按與第一實施方案類似的方式，通過圖10和 圖11所示的步驟，由上述材料制成的第一電極31埋在開口 61中，存儲部32和第二電極33 形成在第一電極31上。由此形成通過開口 61直接連接到硅化物層25的電阻變化元件30。 在存儲部32和第二電極33的周圍，形成背面層間膜70。由此完成圖1所示的半導(dǎo)體裝置 1〇
[0251] 按此方式，在本變形例中，在從背面10B側(cè)拋光半導(dǎo)體基板10的步驟中，拋光分兩 個階段進行。因此，可以減小對第一硅化物層25和/或晶體管20的柵部損壞的可能性。此 夕卜，可以獲得在膜厚度中具有小的不均勻性的平坦面，這允許在作為絕緣膜60的形成步驟 的后續(xù)步驟中實現(xiàn)高質(zhì)量界面。
[0252] (變形例2)
[0253] 圖38?43按步驟順序示出制造根據(jù)本公開變形例2的半導(dǎo)體裝置的方法。本變 形例與第一實施方案中的制造方法的不同之處在于，使用SOI基板形成晶體管20。應(yīng)當(dāng)指 出的是，上述第一?第四實施方案的半導(dǎo)體裝置1、ΙΑ、1B和1C中的任一個可以通過該制造 方法制造。這里，說明作為例子的形成第一實施方案的半導(dǎo)體裝置1的情況。此外，將參照 圖4?11說明與上述第一實施方案重復(fù)的步驟。
[0254] 首先，如圖38所示，準(zhǔn)備SOI基板12。SOI基板12包括保持基板12A和設(shè)置在保 持基板12A的一面?zhèn)壬系穆袢氲难趸?2B以及半導(dǎo)體基板12C。通過STI的元件隔離層 11形成在半導(dǎo)體基板12C中。在由半導(dǎo)體基板12C的元件隔離層11圍成的區(qū)域中，形成包 括柵電極21和一對擴散層22的晶體管20。在各擴散層22的一部分中，形成娃化物層25。 隨后，按與第一實施方案類似的方式，通過圖4所示的步驟形成字線WL、選擇線SL、第一金 屬層Ml和主面?zhèn)榷鄬优渚€部40。
[0255] 接下來，如圖39所示，按與第一實施方案類似的方式，通過圖5所示的步驟，反轉(zhuǎn) 半導(dǎo)體基板10,并且將支撐基板50貼合到半導(dǎo)體基板12C的主面10A側(cè)上。此時，晶體管 20和主面?zhèn)榷鄬优渚€部40顛倒。
[0256] 隨后，如圖39所示，半導(dǎo)體基板12C可以例如通過CMP從背面10B側(cè)拋光。如圖 40所示，然后停止拋光，直到到達埋入的氧化膜12B。
[0257] 接下來，如圖41所示，通過圖9所示的步驟，開口 61設(shè)置在埋入的氧化膜12B中， 以面對娃化物層25。
[0258] 在開口 61設(shè)置在埋入的氧化膜12B中之后，如圖42和圖43所示，按與第一實施 方案類似的方式，通過圖10和圖11所示的步驟，由上述材料制成的第一電極31埋在開口 61中，存儲部32和第二電極33形成在第一電極31上。由此形成通過開口 61直接連接到 硅化物層25的電阻變化元件30。在存儲部32和第二電極33的周圍，形成背面層間膜70。 由此完成圖1所示的半導(dǎo)體裝置1。
[0259] 按此方式，在本變形例中，使用SOI基板12形成晶體管20。因此，與使用塊狀的半 導(dǎo)體基板10的情況相比，可以容易確保邊緣界限。
[0260] 應(yīng)當(dāng)指出的是，變形例1的制造方法也適用于本變形例。
[0261] (變形例3)
[0262] 圖44示出制造根據(jù)本公開變形例3的半導(dǎo)體裝置的方法的步驟。本變形例與變 形例2的制造方法不同之處在于，埋入的氧化膜12B被除去，并且新形成絕緣膜60。應(yīng)當(dāng)指 出的是，上述第一?第四實施方案的半導(dǎo)體裝置1、ΙΑ、1B和1C中的任一個可以通過該制造 方法制造。這里，說明作為例子的形成第一實施方案的半導(dǎo)體裝置1的情況。此外，將參照 圖38?43說明與上述變形例2重復(fù)的步驟，并且將參照圖4?11說明與上述第一實施方 案重復(fù)的步驟。
[0263] 首先，按與變形例2類似的方式，通過圖38所示的步驟，晶體管20形成在SOI基 板12的半導(dǎo)體基板12C上。隨后，按與第一實施方案類似的方式，通過圖4所示的步驟形 成字線WL、選擇線SL、第一金屬層Ml和主面?zhèn)榷鄬优渚€部40。
[0264] 接下來，按與變形例2類似的方式，通過圖39所示的步驟，反轉(zhuǎn)半導(dǎo)體基板10,并 且將支撐基板50貼合到半導(dǎo)體基板10的主面10A側(cè)上。此時，晶體管20和主面?zhèn)榷鄬优?線部40顛倒。
[0265] 隨后，按與變形例2類似的方式，通過圖39和圖40所示的步驟，半導(dǎo)體基板10可 以例如通過CMP從背面10B側(cè)拋光，并且停止拋光，直到到達硅化物層25。
[0266] 隨后，如圖44所示，埋入的氧化膜12B可以通過例如濕法蝕刻除去。
[0267] 在埋入的氧化膜12B被除去之后，按與第一實施方案類似的方式，通過圖8所示的 步驟，由上述High-K膜等膜制成的絕緣膜60與半導(dǎo)體基板10的背面10B和硅化物層25 的背面接觸而形成。
[0268] 隨后，按與第一實施方案類似的方式，通過圖9所示的步驟，開口 61設(shè)置在絕緣膜 60中，以面對硅化物層25。
[0269] 在開口 61設(shè)置在絕緣膜60中之后，按與第一實施方案類似的方式，通過圖10所 示的步驟，由上述材料制成的第一電極31埋在開口 61中。隨后，通過圖11所示的步驟，存 儲部32和第二電極33形成在第一電極31上。由此形成通過開口 61直接連接到硅化物層 25的電阻變化元件30。在存儲部32和第二電極33的周圍，形成背面層間膜70。由此完成 圖1所示的半導(dǎo)體裝置1。
[0270] 按此方式，在本變形例中，在除去埋入的氧化膜12B之后形成絕緣膜60。因此，絕 緣膜60的厚度減小，從而可以進一步減小連接電阻。
[0271] 應(yīng)當(dāng)指出的是，變形例1的制造方法也適用于本變形例。
[0272] (第五實施方案）
[0273] 圖45示出根據(jù)本公開第五實施方案的半導(dǎo)體裝置1E的截面構(gòu)成。圖46示出半 導(dǎo)體裝置1E的平面構(gòu)成，圖45對應(yīng)于沿著圖46的XXXXV-XXXXV線的截面。此外，圖47示 出沿著圖46的XXXXVII-XXXXVII線的截面。半導(dǎo)體裝置1E包括晶體管80和設(shè)置在晶體 管80的背面80B側(cè)上的電阻變化元件30。支撐基板50連接到晶體管80的主面?zhèn)?0A。應(yīng) 當(dāng)指出的是，對應(yīng)于第一實施方案的半導(dǎo)體裝置1的部件具有相同的附圖標(biāo)記。
[0274] 晶體管80是電阻變化元件30的選擇晶體管。晶體管80可以是例如其中包括由Si 制成的鰭片81、柵極配線82、源極配線83和漏極配線84的鰭式場效應(yīng)晶體管（Fin FET)。 與在塊狀基板上的平面型晶體管相比，使用Fin FET可以抑制短溝道特性。柵極配線82兼 用作電阻變化元件30的字線WL。
[0275] 這里，源極配線83對應(yīng)于根據(jù)本公開實施方案的〃金屬配線〃的具體但非限制性 的例子。
[0276] 鰭片81在第一方向（圖46的垂直方向）上延伸，并且具有矩形截面。多個鰭片 81相互平行地設(shè)置。
[0277] 柵極配線82、源極配線83和漏極配線84覆蓋鰭片81的除了背面81B之外的表 面（表面81A和兩個側(cè)面81C和81D)，并且在不同于第一方向的第二方向（圖46的橫向方 向）上延伸。在柵極配線82和各鰭片81的表面81A之間，設(shè)置有絕緣膜85。在柵極配線 82和鰭片81的側(cè)面81C和81D之間，設(shè)置有柵極絕緣膜86。柵極配線82、源極配線83和 漏極配線84使用諸如W、Ti、Cu和A1等元素構(gòu)成。
[0278] 在柵極配線82的主面80A側(cè)上，設(shè)置有經(jīng)由通孔VIA和V2A連接配線M1A和M2A 的主面?zhèn)榷鄬优渚€部40。在漏極配線84的主面80A側(cè)上，設(shè)置有經(jīng)由通孔連接配線的主面 側(cè)多層配線部40,盡管未示出。源極配線83設(shè)置有經(jīng)由通孔V1C和V2C連接配線M1C和 M2C的主面?zhèn)榷鄬优渚€部40。
[0279] 此外，在半導(dǎo)體裝置1E中，絕緣膜60與鰭片81的背面81B以及柵極配線82、源極 配線83和漏極配線84的背面接觸設(shè)置。絕緣膜60具有面對源極配線83的開口 61，電阻 變化元件30通過開口 61連接到源極配線83。這使得在半導(dǎo)體裝置1E中連接電阻減小。
[0280] 絕緣膜60按與第一實施方案類似的方式構(gòu)成。
[0281] 電阻變化元件30可以從接近源極配線83的背面83B的一側(cè)按順序包括例如第一 電極31、存儲部32和第二電極33。優(yōu)選地，第一電極31可以埋在開口 61中，并連接到源 極配線83。這是因為過使第一電極31和源極配線83直接接觸而連接，可以進一步減小連 接電阻。
[0282] 在存儲部32和第二電極33的周圍，按與第一實施方案類似的方式設(shè)置背面層間 膜70。
[0283] 按與第一實施方案類似的方式，電阻變化元件30可以例如使用STT-MTJ構(gòu)成。存 儲部32可以具有例如類似于參照第一實施方案的圖2和圖3說明的構(gòu)成。
[0284] 半導(dǎo)體裝置1E可以例如按以下制造。
[0285] 圖48?55按步驟順序示出制造半導(dǎo)體裝置1E的方法。應(yīng)當(dāng)指出的是，圖48? 55示類似于圖45的出截面（沿著源極配線83的截面）。
[0286] 首先，如圖48所示，準(zhǔn)備SOI基板12。SOI基板12包括保持基板12A和設(shè)置在保 持基板12A的一面?zhèn)壬系穆袢氲难趸?2B以及半導(dǎo)體基板12C。通過圖案化半導(dǎo)體基板 12C形成在第一方向上延伸的鰭片81。接下來，在一個鰭片81和埋入的氧化膜12B上，形 成未示出的金屬材料膜。通過圖案化金屬材料膜形成覆蓋鰭片81的除了背面81B之外的 表面并在第二方向上延伸的柵極配線82、源極配線83和漏極配線84。由此形成晶體管80。
[0287] 接下來，如圖48所示，在源極配線83的主面80A側(cè)上形成經(jīng)由通孔V1C和V2C連 接配線M1C和M2C的主面?zhèn)榷鄬优渚€部40。在柵極配線82的主面80A側(cè)上形成經(jīng)由通孔 VIA和V2A連接配線M1A和M2A的主面?zhèn)榷鄬优渚€部40,盡管在圖48中未示出。在漏極配 線84的主面80A側(cè)上，形成經(jīng)由通孔連接配線的主面?zhèn)榷鄬优渚€部40,盡管在圖48中未示 出。
[0288] 隨后，如圖49所示，按與第一實施方案類似的方式，反轉(zhuǎn)晶體管80,并且將支撐基 板50貼合到晶體管80的主面80A側(cè)上。此時，晶體管80和主面80A側(cè)的配線顛倒。
[0289] 接下來，如圖49所示，保持基板12A可以例如通過CMP從背面?zhèn)葤伖?。如圖50所 示，然后停止拋光，直到到達埋入的氧化膜12B。此后，如圖51所示，埋入的氧化膜12B可以 通過例如濕法蝕刻除去。
[0290] 在埋入的氧化膜12B被除去之后，如圖52所示，絕緣膜60與鰭片81的背面81B 以及柵極配線82、源極配線83和漏極配線84的背面接觸而形成。這樣在除去埋入的氧化 膜12B之后形成絕緣膜60減小了絕緣膜60的厚度，從而進一步減小連接電阻。
[0291] 隨后，如圖53所示，開口 61設(shè)置在絕緣膜60中，以面對源極配線83。
[0292] 在開口 61設(shè)置在絕緣膜60中之后，如圖54所示，第一電極31埋在開口 61中。隨 后，如圖55所不，按與第一實施方案類似的方式，存儲部32和第二電極33形成在第一電極 31上。由此形成通過開口 61連接到源極配線83的電阻變化元件30。在存儲部32和第二 電極33的周圍，形成背面層間膜70。由此完成圖45?47所示的半導(dǎo)體裝置1E。
[0293] 在半導(dǎo)體裝置1E中，按與第一實施方案類似的方式，對應(yīng)于選擇線SL和位線BL 之間的電位的HIGH或L0W，在存儲部32的膜面垂直方向上施加電流，從而使自旋力矩磁化 反轉(zhuǎn)。結(jié)果，存儲層32D的磁化M32D的方向平行或反平行于磁化固定層32B的磁化M32B， 從而通過存儲部32的電阻值在較大值和較小值之間改變來進行信息的寫入。
[0294] 這里，電阻變化元件30通過絕緣膜60的開口 61連接到晶體管80的源極配線83。 因此，電阻變化元件30和晶體管80之間的連接電阻通過第一電極31和源極配線83之間 的直接金屬接合而減小。
[0295] 按此方式，在本實施方案中，電阻變化元件30通過絕緣膜60的開口 61連接到晶 體管80的源極配線83。因此，通過沒有插入硅化物層的金屬接合可以進一步減小電阻變化 元件30和晶體管80之間的連接電阻。這允許高速地操作電阻變化元件30。其中，本實施 方案極適用于其中由低耐熱性磁性材料制成的STT-MTJ用作電阻變化元件30的情況。
[0296] 此外，在埋入的氧化膜12B被除去之后形成絕緣膜60。因此，絕緣膜60的厚度減 小，從而可以進一步減小連接電阻。
[0297] 今后，由于技術(shù)節(jié)點的進一步前進，預(yù)計將發(fā)生從Si材料到NFET的InGaAs系材 料和PFET的Ge系材料的轉(zhuǎn)變。即使當(dāng)發(fā)生這種轉(zhuǎn)變時，如果柵極、源極和漏極是具有金屬 溝槽結(jié)構(gòu)的Fin FET或后述的三柵極FET (Tri-gate FET)，類似于上述的構(gòu)成也是允許的。
[0298] 在本實施方案中，具有高電流驅(qū)動能力的Fin FET被允許用作晶體管80。因此，將 晶體管80應(yīng)用到電阻變化元件30的選擇晶體管允許高速讀取和寫入。
[0299] (變形例4)
[0300] 圖56?64按步驟順序示出制造根據(jù)本公開變形例4的半導(dǎo)體裝置的方法。本變 形例與第五實施方案的制造方法的不同之處在于，使用塊狀的半導(dǎo)體基板10制作晶體管 80。因此，將參照圖48?55說明與第五實施方案重復(fù)的步驟。應(yīng)當(dāng)指出的是，圖56?64 示出類似于圖45的截面（源極配線83中的截面）。
[0301] 首先，如圖56所示，準(zhǔn)備半導(dǎo)體基板10,在半導(dǎo)體基板10的主面10A側(cè)上形成在 第一方向上延伸的鰭片81。在各鰭片81之間，形成元件分離層11。在該步驟中，假定進行 背面拋光，預(yù)先地，鰭片81的深度很淺并且元件分離層11的高度很高。接下來，在一個鰭 片81和元件分離層11上形成未示出的金屬材料膜。通過圖案化金屬材料膜形成覆蓋鰭片 81的除了背面81B之外的表面并在第二方向上延伸的柵極配線82、源極配線83和漏極配 線84。由此形成晶體管80。
[0302] 接下來，如圖56所示，在源極配線83的主面80A側(cè)上形成經(jīng)由通孔V1C和V2C連 接配線M1C和M2C的主面?zhèn)榷鄬优渚€部40。此外，在柵極配線82的主面80A側(cè)上形成經(jīng)由 通孔VIA和V2A連接配線M1A和M2A的主面?zhèn)榷鄬优渚€部40,盡管在圖56中未示出。在 漏極配線84的主面80A側(cè)上，形成經(jīng)由通孔連接配線的主面?zhèn)榷鄬优渚€部40,盡管在圖56 中未示出。
[0303] 隨后，如圖57所示，按與第一實施方案類似的方式，反轉(zhuǎn)晶體管80,并且將支撐基 板50貼合到晶體管80的主面80A側(cè)上。此時，晶體管80和主面80A側(cè)的配線顛倒。
[0304] 隨后，如圖57所示，半導(dǎo)體基板10可以例如通過CMP從背面10B側(cè)拋光。如圖58 所示，然后停止第一階段的拋光，直到到達元件分離層11。
[0305] 接下來，如圖59所示，第二階段的拋光可以例如通過CMP進行。如圖60所示，然 后通過殘留元件分離層11的厚度方向的一部分，停止第二階段的拋光。
[0306] 在停止第二階段的拋光之后，如圖61所示，絕緣膜60與鰭片81的背面81B和元 件分離層11的背面接觸而形成。
[0307] 隨后，如圖62所示，開口 61設(shè)置在絕緣膜60和元件分離層11中，以面對源極配 線83。
[0308] 在開口 61設(shè)置在絕緣膜60和元件分離層11中之后，如圖63所示，第一電極31 埋在開口 61中。隨后，如圖64所不，按與第一實施方案類似的方式，存儲部32和第二電極 33形成在第一電極31上。由此形成通過開口 61連接到源極配線83的電阻變化元件30。 在存儲部32和第二電極33的周圍，形成背面層間膜70。由此完成圖45?47所示的半導(dǎo) 體裝置1E。
[0309] (變形例5)
[0310] 圖65?69按步驟順序示出制造根據(jù)本公開變形例5的半導(dǎo)體裝置的方法。本變 形例的制造方法與上述變形例4的不同之處在于，元件分離層11的厚度方向的整個部分通 過第二階段的拋光被除去。因此，將參照圖56?64說明與變形例4重復(fù)的步驟。應(yīng)當(dāng)指 出的是，圖65?69示出類似于圖45的截面。
[0311] 首先，按與變形例4類似的方式，通過圖56所示的步驟，準(zhǔn)備半導(dǎo)體基板10,在半 導(dǎo)體基板10的主面10A側(cè)上形成具有鰭片81、柵極配線82、源極配線83和漏極配線84的 晶體管80。
[0312] 隨后，按與變形例4類似的方式，通過圖56所示的步驟，在源極配線83的主面80A 側(cè)上形成經(jīng)由通孔V1C和V2C連接配線MIC和M2C的主面?zhèn)榷鄬优渚€部40。此外，在柵極 配線82的主面80A側(cè)上形成經(jīng)由通孔VIA和V2A連接配線M1A和M2A的主面?zhèn)榷鄬优渚€ 部40,盡管在圖56中未示出。在漏極配線84的主面80A側(cè)上，形成經(jīng)由通孔連接配線的主 面?zhèn)榷鄬优渚€部40,盡管在圖56中未示出。
[0313] 隨后，按與變形例4類似的方式，通過圖57所示的步驟，反轉(zhuǎn)晶體管80,并且將支 撐基板50貼合到晶體管80的主面80A側(cè)上。此時，晶體管80和主面80A側(cè)的配線顛倒。
[0314] 隨后，按與變形例4類似的方式，在圖57和圖58所示的步驟中，半導(dǎo)體基板10可 以例如通過CMP從背面10B側(cè)拋光，然后停止第一階段的拋光，直到到達元件分離層11。
[0315] 接下來，如圖65所示，第二階段的拋光可以例如通過CMP進行，然后在除去元件分 離層11的厚度方向的整個部分之后，停止第二階段的拋光。
[0316] 在停止第二階段的拋光之后，如圖66所示，絕緣膜60與鰭片81的背面81B和柵 極配線82、源極配線83和漏極配線84的背面接觸而形成。
[0317] 接下來，如圖67所示，開口 61設(shè)置在絕緣膜60中，以面對源極配線83。
[0318] 在開口 61設(shè)置在絕緣膜60中之后，如圖68所示，第一電極31埋在開口 61中。隨 后，如圖69所不，按與第一實施方案類似的方式，存儲部32和第二電極33形成在第一電極 31上。由此形成通過開口 61連接到源極配線83的電阻變化元件30。在存儲部32和第二 電極33的周圍，形成背面層間膜70。由此完成圖45?47所示的半導(dǎo)體裝置1E。
[0319] (第六實施方案）
[0320] 圖70示出根據(jù)本公開第六實施方案的半導(dǎo)體裝置1F的截面構(gòu)成。本實施方案與 第五實施方案的不同之處在于，電阻變化元件30的存儲部32埋在絕緣膜60的開口 61中 并連接到源極配線83。在本實施方案中，第一電極31被省略，并且存儲部32的下層32A直 接設(shè)置在源極配線83上。因此，步驟數(shù)量減少，這樣可以降低生產(chǎn)成本。除此之外，本實施 方案的半導(dǎo)體裝置1F具有類似于第五實施方案的構(gòu)成和功能，并且可以按與第五實施方 案類似的方式制造。
[0321] (第七實施方案）
[0322] 圖71示出根據(jù)本公開第七實施方案的半導(dǎo)體裝置1G的截面構(gòu)成。本實施方案與 第五實施方案的不同之處在于，電阻變化元件30的第一電極31通過埋在絕緣膜60的開口 61中的導(dǎo)電性連接部35連接到源極配線83。除此之外，本實施方案的半導(dǎo)體裝置1G具有 類似于第五實施方案的構(gòu)成和功能，并且可以按與第五實施方案類似的方式制造。
[0323] 在本實施方案中，絕緣膜60可以具有例如約幾個納米的厚度，并且可以優(yōu)選具有 具體地2nm?10nm的厚度。絕緣膜60的厚度顯著減小，以降低導(dǎo)電連接部35自身的電阻。 因此，可以降低連接電阻，類似于第一實施方案。
[0324] 導(dǎo)電性連接部35按與第二實施方案類似的方式構(gòu)成。
[0325] 在本實施方案中，電阻變化元件30的第一電極31通過埋在絕緣膜60的開口 61 中的導(dǎo)電性連接部35連接到源極配線83。因此，可以形成電阻變化元件30,而不會對源極 配線83的微小凹凸有影響。
[0326] (第八實施方案）
[0327] 圖72示出根據(jù)本公開第八實施方案的半導(dǎo)體裝置1H的截面構(gòu)成。本實施方案與 第五實施方案的不同之處在于，晶體管80是三柵極（Tri-gate FET)，并且柵極絕緣膜86設(shè) 置在柵極配線82和鰭片81的表面81A以及兩個側(cè)面81C和81D之間。應(yīng)當(dāng)指出的是，圖 72示出沿著晶體管80的柵極配線82的截面。除此之外，半導(dǎo)體裝置1H具有類似于第五實 施方案的構(gòu)成和功能。此外，除了柵極絕緣膜86形成在鰭片81的除了背面81B之外的三 個面上，半導(dǎo)體裝置1H可以按與第五實施方案類似的方式制造。
[0328] (第九實施方案）
[0329] 圖73和圖74示出根據(jù)本公開第九實施方案的半導(dǎo)體裝置II的截面構(gòu)成。本實 施方案與第五實施方案的不同之處在于，晶體管80是納米線（Nano-wire)FET，并且第四柵 電極87設(shè)置成面對鰭片81的背面81B。應(yīng)當(dāng)指出的是，圖73示出沿著晶體管80的源極配 線83的截面，圖74示出沿著晶體管80的柵極配線82的截面。除此之外，半導(dǎo)體裝置II 具有類似于第五實施方案的構(gòu)成和功能。
[0330] 半導(dǎo)體裝置II可以例如按以下制造。
[0331] 圖75?84按步驟順序示出制造半導(dǎo)體裝置II的方法。應(yīng)當(dāng)指出的是，圖75? 84示出類似于圖73的截面（沿著源極配線83的截面）。
[0332] 首先，如圖75所示，按與第五實施方案類似的方式，通過圖48所示的步驟，形成在 SOI基板12的半導(dǎo)體基板12C上包括鰭片81、柵極配線82、源極配線83和漏極配線84的 晶體管80。
[0333] 隨后，如圖75所示，按與第五實施方案類似的方式，通過圖48所示的步驟，形成配 線M1C和M2C經(jīng)由通孔V1C和V2C連接到源極配線83的主面80A側(cè)的主面?zhèn)榷鄬优渚€部 40。此外，在柵極配線82的主面80A側(cè)上形成經(jīng)由通孔VIA和V2A連接配線M1A和M2A的 主面?zhèn)榷鄬优渚€部40,盡管在圖75中未示出。在漏極配線84的主面80A側(cè)上，配線經(jīng)由通 孔連接，盡管在圖75中未示出。
[0334] 隨后，如圖76所示，按與第五實施方案類似的方式，通過圖49所示的步驟，反轉(zhuǎn)晶 體管80,并且按與第一實施方案類似的方式，將支撐基板50貼合到晶體管80的主面80A側(cè) 上。此時，晶體管80和主面80A側(cè)的配線顛倒。
[0335] 隨后，如圖76和圖77所示，按與第五實施方案類似的方式，通過圖49和圖50所 示的步驟，保持基板12A可以例如通過CMP從背面10B側(cè)拋光，并且停止拋光，直到到達埋 入的氧化膜12B。如圖78所示，按與第五實施方案類似的方式，通過圖51所示的步驟，然后 除去埋入的氧化膜12B。
[0336] 在埋入的氧化膜12B被除去之后，如圖79所示，通過圖52所示的步驟，絕緣膜60 與鰭片81的背面81B和柵極配線82、源極配線83和漏極配線84的背面接觸而形成。這樣 在除去埋入的氧化膜12B之后形成絕緣膜60減小了絕緣膜60的厚度，從而進一步減小連 接電阻。
[0337] 接下來，如圖80所示，金屬材料膜87A形成在絕緣膜60上。隨后，如圖81所示， 通過圖案化金屬材料膜87A，經(jīng)由其間的絕緣膜60在面對鰭片81的背面81B的位置形成第 四柵電極87。
[0338] 隨后，如圖82所示，按與第五實施方案類似的方式，通過圖53所示的步驟，開口 61 設(shè)置在絕緣膜60中，以面對源極配線83。
[0339] 在開口 61設(shè)置在絕緣膜60中之后，如圖83所示，按與第五實施方案類似的方式， 通過圖54所示的步驟，第一電極31埋在開口 61中。隨后，如圖84所示，按與第五實施方案 類似的方式，通過圖55所示的步驟，按與第一實施方案類似的方式，存儲部32和第二電極 33形成在第一電極31上。由此形成通過開口 61連接到源極配線83的電阻變化元件30。 在存儲部32和第二電極33的周圍，形成背面層間膜70。由此完成圖73和圖74所示的半 導(dǎo)體裝置II。
[0340] 應(yīng)當(dāng)指出的是，本實施方案的半導(dǎo)體裝置II也使用塊狀的半導(dǎo)體基板10e形成。
[0341] (第十實施方案）
[0342] 圖85示出根據(jù)本公開第十實施方案的半導(dǎo)體裝置1J的截面構(gòu)成。在本實施方案 中，鰭片81的深度D81比第五實施方案的大，使得W的長度伸長以增大電流供給量。因此， 可以實現(xiàn)高速寫入和讀取，而不增加胞面積。除此之外，本實施方案的半導(dǎo)體裝置1J具有 類似于第五實施方案的構(gòu)成和功能，并且可以按與第五實施方案類似的方式制造。
[0343] (第^ 實施方案）
[0344] 圖86示出根據(jù)本公開第十一實施方案的半導(dǎo)體裝置1K的一部分的構(gòu)成（鰭片81 和柵極配線82的交叉部分）。圖87示出截面沿著圖86中的柵極配線82的延伸方向的構(gòu) 成。除了晶體管80使用p型Fin FET構(gòu)成之外，本實施方案的半導(dǎo)體裝置1K具有類似于第 五實施方案的構(gòu)成和功能，并且可以按與第五實施方案類似的方式制造。
[0345] 如圖88所示，p型Fin FET形成在由（100)取向的單晶硅晶片制成的半導(dǎo)體基板 10上。半導(dǎo)體基板10的主面10A是（100)面，鰭片81的側(cè)面81C和81D是（110)面。作 為p型Fin FET的多數(shù)載流子的正空穴在（110)面表現(xiàn)出較高的遷移率。因此，使用鰭片 81的側(cè)面81C和81D的（110)面作為通道的p型Fin FET允許實現(xiàn)高的電流驅(qū)動能力。從 鰭片81兩側(cè)的柵極配線82露出的部分是源極區(qū)域81E和漏極區(qū)域81F。源極區(qū)域81E和 漏極區(qū)域81F以高密度被摻雜而成為p型的。
[0346] 假設(shè)在其中η型晶體管用作選擇晶體管的情況下，晶體管的柵極電壓為1. 0V? 1. 5V，并且施加電壓，使得源極線SL的電位變?yōu)楦哂谖痪€BL的電位。于是，如圖89所示， 例如，電流〃e_〃可以在從磁化固定層32Β到存儲層32D的方向上流動，并且磁化固定層32Β 和存儲層32D的反平行磁化方向可以變成平行的（AP - P)。這樣可以使電阻變化元件30 的存儲部32的電阻值從高電阻狀態(tài)變到低電阻狀態(tài)（H - L)。
[0347] 另一方面，假設(shè)施加電壓，使得源極線SL的電位變?yōu)榈陀谖痪€BL的電位。于是， 如圖90所示，例如，電流〃e-〃可以在從存儲層32D到磁化固定層32B的方向上流動，并且 磁化固定層32B和存儲層32D的平行磁化方向可以變成反平行的（P - AP)。這樣可以使電 阻變化元件30的存儲部32的電阻值從低電阻狀態(tài)變到高電阻狀態(tài)（L - H)。供給大量的 電流以引起L - Η的變化，但是在形成在塊狀基板上的p型M0SFET中難于將足夠量的電流 供給到電阻變化元件30。
[0348] 應(yīng)當(dāng)指出的是，通過配線的路徑，通過將存儲層32D ( S卩，第二電極33 (位線BL)) 連接到晶體管80的漏極，經(jīng)過用小電流驅(qū)動晶體管80,也可以緩和Η - L和L - Η之間的 電流不對稱性。然而，配線路徑構(gòu)成變得復(fù)雜，這樣可能增大了胞面積并妨礙面積減小。
[0349] 在本實施方案中，如圖91所示，晶體管80使用具有高電流驅(qū)動能力的ρ型Fin FET 構(gòu)成。因此，可以將足以引起L - Η的變化的電流供給到電阻變化元件30。
[0350] (第十二實施方案）
[0351] 圖92和圖93示出根據(jù)本公開第十二實施方案的半導(dǎo)體裝置1L的截面構(gòu)成。圖 92示出沿著源極配線83的截面，圖93示出沿著柵極配線82的截面。除了晶體管80使用 化合物半導(dǎo)體Fin FET構(gòu)成之外，本實施方案的半導(dǎo)體裝置1L具有類似于第五實施方案的 構(gòu)成和功能，并且可以按類似于第五實施方案的方式制造。
[0352] 鰭片81可以使用例如InGaAs的量子阱（QW)構(gòu)成。例如由InAlAs制成的阻擋層 88可以設(shè)置在鰭片81的背面81B上。
[0353] 通過使用化合物半導(dǎo)體Fin FET構(gòu)成晶體管80,可以獲得具有高電流驅(qū)動能力的 晶體管80。因此，可以獲得足以引起L - Η的變化的電流。
[0354] (第十三實施方案）
[0355] 圖94示出根據(jù)本公開第十三實施方案的半導(dǎo)體裝置1Μ的截面構(gòu)成。本實施方案 與第三實施方案的不同之處在于，包括兩個（第一和第二）電阻變化元件30Α和30Β的多 層設(shè)置在半導(dǎo)體基板10的背面10Β側(cè)上。除此之外，半導(dǎo)體裝置1Μ具有類似于第一和第 三實施方案的構(gòu)成和功能，并且可以按類似于第一和第三實施方案的方式制造。
[0356] 在半導(dǎo)體基板10的背面10Β側(cè)上，設(shè)置有第一電阻變化元件30Α、第二電阻變化元 件30Β和導(dǎo)電性連接部36。在第一電阻變化元件30Α和導(dǎo)電性連接部36的周圍，設(shè)置有背 面層間膜71。第二電阻變化元件30Β設(shè)置在背面層間膜71上，并且位于比第一電阻變化 元件30Α和導(dǎo)電性連接部36更遠離半導(dǎo)體基板10的層中。在第二電阻變化元件30Β的周 圍，設(shè)置有背面層間膜72。
[0357] 絕緣膜60具有面對晶體管20的硅化物層25的開口 61。第一電阻變化元件30Α 通過開口 61連接到硅化物層25。導(dǎo)電性連接部36的第一端通過開口 61連接到硅化物層 25。導(dǎo)電性連接部36的第二端連接到第二電阻變化元件30Β。
[0358] 換句話說，如第一實施方案中所述的，通過經(jīng)由絕緣膜60的開口 61將電阻變化元 件30連接到硅化物層25,熱預(yù)算被抑制，并且電阻變化元件30和晶體管20之間的連接電 阻減小。因此，如在本實施方案中說明的，通過在半導(dǎo)體基板10的背面10Β側(cè)上配置第一電 阻變化元件30Α和第二電阻變化元件30Β的多層，允許多個電阻變化元件30的高度集成。
[0359] 按與第三實施方案類似的方式，第一電阻變化元件30Α和導(dǎo)電性連接部36通過埋 在開口 61中的導(dǎo)電性連接部35連接到硅化物層25。
[0360] 此外，按與第一實施方案類似的方式，第一電阻變化元件30Α和導(dǎo)電性連接部36 也可以不經(jīng)由導(dǎo)電性連接部35而埋在開口 61中并連接到硅化物層25,盡管在圖94中未示 出。
[0361] 優(yōu)選地，背面層間膜71和72可以使用例如Low-K膜構(gòu)成。這允許進一步減小RC。
[0362] 此外，通過在半導(dǎo)體基板10的背面10B側(cè)上設(shè)置第一電阻變化元件30A和第二電 阻變化元件30B的多層，改善了配線的自由度。換句話說，如圖95所示，例如，通過在與圖 95的紙面直交的方向上延伸第一電阻變化兀件30A的第二電極33和在與該方向直交的方 向上延伸第二電阻變化元件30B的第二電極33,還可以使兩個第二電極33彼此相交。這使 得可以設(shè)置包括多個電阻變化元件30的多層，從而實現(xiàn)多值化的結(jié)構(gòu)。
[0363] (第十四實施方案）
[0364] 圖96示出根據(jù)本公開第十四實施方案的半導(dǎo)體裝置1N的截面構(gòu)成。本實施方案 的半導(dǎo)體裝置1N具有類似于第十三實施方案的構(gòu)成和功能，除了第一電阻變化元件30A和 第二電阻變化元件30B連接到分別的晶體管20的硅化物層25。半導(dǎo)體裝置1N可以按與第 十三實施方案類似的方式制造。
[0365] (第十五實施方案）
[0366] 圖97示出根據(jù)本公開第十五實施方案的半導(dǎo)體裝置10的截面構(gòu)成。本實施方案 與第一實施方案的不同之處在于，電阻變化元件30的第二電極33經(jīng)由第二背面?zhèn)榷鄬优?線部91、第二硅化物層92和主面?zhèn)榷鄬优渚€部93引出到半導(dǎo)體基板10的主面10A側(cè)。除 此之外，本實施方案的半導(dǎo)體裝置10具有類似于第一實施方案的構(gòu)成和功能，并且可以按 與第一實施方案類似的方式制造。
[0367] 電阻變化元件30的第二電極33連接到設(shè)置在半導(dǎo)體基板10的背面10B側(cè)上的 第二背面?zhèn)榷鄬优渚€部91的第一端。此外，第二硅化物層92設(shè)置在半導(dǎo)體基板10中。第 二硅化物層92通過元件分離層11與第一硅化物層25電絕緣，并延伸到半導(dǎo)體基板10的 背面10B。絕緣膜60與第二硅化物層92的背面接觸設(shè)置，并且具有面對第二硅化物層92 的第二開口 62。第二背面?zhèn)榷鄬优渚€部91的第二端埋在第二開口 62中，并且直接連接到 第二硅化物層92。
[0368] 應(yīng)該指出的是，在本實施方案和接下來說明的第十六實施方案中，硅化物層25被 稱作〃第一娃化物層25"，以區(qū)分娃化物層25和第二娃化物層92。此外，開口 61被稱作〃 第一開口 61"，以區(qū)分開口 61和第二開口 62。
[0369] 主面?zhèn)榷鄬优渚€部93的第一端連接到第二硅化物層92。主面?zhèn)榷鄬优渚€部93的 第二端引出到半導(dǎo)體基板10的主面10A側(cè)。
[0370] 半導(dǎo)體裝置10可以例如按以下制造。應(yīng)當(dāng)指出的是，將參照圖4?圖11說明與 第一實施方案重復(fù)的步驟。
[0371] 首先，按與第一實施方案類似的方式，通過圖4所示的步驟，在半導(dǎo)體基板10的主 面10A側(cè)上制作包括柵電極21和一對擴散層22的晶體管20。在各擴散層22的一部分中， 形成第一硅化物層25。在該步驟中，通過元件分離層11與第一硅化物層25電絕緣的第二 硅化物層92形成在半導(dǎo)體基板10中。
[0372] 接下來，按與第一實施方案類似的方式，通過圖4所示的步驟，形成層間絕緣膜26 和27以覆蓋晶體管20,字線WL連接到柵電極21，選擇線SL和第一金屬層Ml連接到第一 硅化物層25。主面?zhèn)榷鄬优渚€部40形成在層間絕緣膜27上，第一金屬層Ml和主面?zhèn)榷?層配線部40相互連接。在該步驟中，主面?zhèn)榷鄬优渚€部93形成在第二硅化物層92的主面 10A側(cè)上。
[0373] 接下來，按與第一實施方案類似的方式，通過圖5所示的步驟，反轉(zhuǎn)半導(dǎo)體基板 10,并且通過使用等離子體技術(shù)等在低溫下將支撐基板50貼合到半導(dǎo)體基板10的主面10A 側(cè)上。此時，晶體管20和主面?zhèn)榷鄬优渚€部40顛倒。
[0374] 隨后，按與第一實施方案類似的方式，通過圖6和圖7所示的步驟，半導(dǎo)體基板10 可以例如通過CMP從背面10B側(cè)拋光，并且停止拋光，直到到達第一硅化物層25和第二硅 化物層92。
[0375] 接下來，按與第一實施方案類似的方式，通過圖8所示的步驟，由上述High-K膜等 膜制成的絕緣膜60可以通過例如CVD而形成，以與半導(dǎo)體基板10的背面10B、第一硅化物 層25的背面和第二硅化物層92的背面接觸。
[0376] 隨后，按與第一實施方案類似的方式，通過圖9所示的步驟，第一開口 61設(shè)置在絕 緣膜60中，以面對第一硅化物層25。在該步驟中，第二開口 62設(shè)置在絕緣膜60中，以面對 第二硅化物層92。
[0377] 在第一開口 61和第二開口 62設(shè)置在絕緣膜60中之后，按與第一實施方案類似的 方式，通過圖10所示的步驟，由上述材料制成的第一電極31埋在第一開口 61中。隨后，按 與第一實施方案類似的方式，通過圖11所示的步驟，存儲部32和第二電極33形成在第一 電極31上。由此形成通過第一開口 61直接連接到第一硅化物層25的電阻變化元件30。
[0378] 此后，具有連接到第二電極33的第一端的第二背面?zhèn)榷鄬优渚€部91形成在半導(dǎo) 體基板10的背面10B側(cè)上。第二背面?zhèn)榷鄬优渚€部91的第二端埋在第二開口 62中并直接 連接到第二硅化物層92。在存儲部32、第二電極33和第二背面?zhèn)榷鄬优渚€部91的周圍， 形成背面層間膜70。由此完成圖97所示的半導(dǎo)體裝置10。
[0379] 按此方式，在本實施方案中，第二背面?zhèn)榷鄬优渚€部91連接到電阻變化元件30的 第二電極33。因此，通過調(diào)節(jié)第二背面?zhèn)榷鄬优渚€部91的疊層數(shù)量和配線布局，可以自由 地引出第二電極33和第二背面?zhèn)榷鄬优渚€部91。因此，例如，通過形成多層使配線交叉也 變得容易。
[0380] (第十六實施方案）
[0381] 圖98示出根據(jù)本公開第十六實施方案的半導(dǎo)體裝置1P的截面構(gòu)成。除了由類似 于第五實施方案的Fin FET制成的晶體管80之外，本實施方案具有類似于第十五實施方案 的構(gòu)成和功能，并且可以按與第十五實施方案類似的方式制造。
[0382] 換句話說，電阻變化元件30的第二電極33連接到設(shè)置在鰭片81的背面?zhèn)壬系牡?二背面?zhèn)榷鄬优渚€部91的第一端。在設(shè)置有柵極配線82、源極配線83和漏極配線84的層 中，設(shè)置與這些配線電絕緣的輔助配線89。絕緣膜60與輔助配線89的背面接觸設(shè)置并且 具有面對輔助配線89的第二開口 62。第二背面?zhèn)榷鄬优渚€部91的第二端埋在第二開口 62中，并直接連接到輔助配線89。
[0383] 半導(dǎo)體裝置1M可以例如按以下制造。應(yīng)當(dāng)指出的是，將參照圖48?55說明類似 于第五實施方案的步驟。
[0384] 首先，按與第五實施方案類似的方式，通過圖48所示的步驟，通過圖案化SOI基板 12的半導(dǎo)體基板12C形成在第一方向上延伸的鰭片81。接下來，在鰭片81和埋入的氧化 膜12B上形成未示出的金屬材料膜。隨后，通過圖案化金屬材料膜形成覆蓋鰭片81的除了 背面81B之外的表面并在第二方向上延伸的柵極配線82、源極配線83和漏極配線84。由 此形成晶體管80。在該步驟中，在設(shè)置有柵極配線82、源極配線83和漏極配線84的層中， 設(shè)置與這些配線電絕緣的輔助配線89。
[0385] 隨后，按與第五實施方案類似的方式，通過圖48所示的步驟，在源極配線83的主 面80A側(cè)上形成經(jīng)由通孔V1C和V2C連接配線M1C和M2C的主面?zhèn)榷鄬优渚€部40。此外， 在柵極配線82的主面80A側(cè)上形成經(jīng)由通孔VIA和V2A連接配線M1A和M2A的主面?zhèn)榷?層配線部40,盡管在圖98中未示出。在漏極配線84的主面80A側(cè)上，還形成經(jīng)由通孔連 接配線的主面?zhèn)榷鄬优渚€部40,盡管在圖98中未示出。在該步驟中，主面?zhèn)榷鄬优渚€部93 形成在輔助配線89的主面10A側(cè)上。
[0386] 接下來，按與第五實施方案類似的方式，通過圖49所示的步驟，反轉(zhuǎn)晶體管80,并 且按與第一實施方案類似的方式，將支撐基板50貼合到晶體管80的主面80A側(cè)上。此時， 晶體管80和主面80A側(cè)的配線顛倒。
[0387] 隨后，按與第五實施方案類似的方式，通過圖49和圖50所示的步驟，保持基板12A 例如通過CMP從背面?zhèn)葤伖?，并且停止拋光，直到到達埋入的氧化膜12B。然后，按與第五實 施方案類似的方式，通過圖51所示的步驟，除去埋入的氧化膜12B。
[0388] 在埋入的氧化膜12B被除去之后，按與第五實施方案類似的方式，通過圖52所示 的步驟，形成絕緣膜60,以與鰭片81的背面81B、柵極配線82、源極配線83和漏極配線84 的背面和輔助配線89的背面接觸。這樣在除去埋入的氧化膜12B之后形成絕緣膜60減小 了絕緣膜60的厚度，從而進一步減小連接電阻。
[0389] 隨后，按與第五實施方案類似的方式，通過圖53所示的步驟，第一開口 61設(shè)置在 絕緣膜60中，以面對源極配線83。在該步驟中，第二開口 62形成在絕緣膜60中，以面對輔 助配線89。
[0390] 在第一開口 61和第二開口 62設(shè)置在絕緣膜60中之后，按與第五實施方案類似的 方式，通過圖54所示的步驟，第一電極31埋在第一開口 61中。隨后，按與第五實施方案類 似的方式，通過圖55所示的步驟，按與第一實施方案類似的方式，存儲部32和第二電極33 形成在第一電極31上。由此形成通過第一開口 61直接連接到源極配線83的電阻變化元 件30。
[0391] 此后，具有連接到第二電極33的第一端的第二背面?zhèn)榷鄬优渚€部91形成在半導(dǎo) 體基板10的背面10B側(cè)上，第二背面?zhèn)榷鄬优渚€部91的第二端埋在第二開口 62中并直接 連接到輔助配線89。在存儲部32、第二電極33和第二背面?zhèn)榷鄬优渚€部91的周圍，形成 背面層間膜70。由此完成圖98所示的半導(dǎo)體裝置1P。
[0392] 本實施方案的效果類似于第十五實施方案。
[0393] (第十七實施方案）
[0394] 圖99示出根據(jù)本公開第十七實施方案的半導(dǎo)體裝置1Q的截面構(gòu)成。半導(dǎo)體裝置 1Q包括在半導(dǎo)體基板10的主面10A側(cè)上的晶體管20和在半導(dǎo)體基板10的背面10B側(cè)上 的導(dǎo)電性連接部35,不包括電阻變化元件30。導(dǎo)電性連接部35具有作為成為晶體管20的 源極-漏極區(qū)域的連接到擴散層22的硅化物層25的背面接觸電極的功能。導(dǎo)電性連接部 35通過絕緣膜60的開口 61連接到硅化物層25。因此，在本實施方案中，可以獲得減小在 晶體管20的硅化物層25和導(dǎo)電性連接部35 (背面接觸電極）之間的連接電阻的效果。除 此之外，本實施方案的半導(dǎo)體裝置1Q具有類似于第一實施方案的構(gòu)成和功能，并且可以按 與第一實施方案類似的方式制造。
[0395] (第十八實施方案）
[0396] 圖100示出根據(jù)本公開第十八實施方案的半導(dǎo)體裝置1R的截面構(gòu)成。本實施方 案類似于第十七實施方案，除了設(shè)置由Fin FET制成的晶體管80以代替晶體管20。換句話 說，半導(dǎo)體裝置1R包括晶體管80和設(shè)置在晶體管80的背面80B側(cè)上的導(dǎo)電性連接部35。 導(dǎo)電性連接部35通過絕緣膜60的開口 61連接到晶體管80的源極配線83 (或漏極配線 84)。因此，在本實施方案中，可以獲得減小在晶體管80的源極配線83或漏極配線84和導(dǎo) 電性連接部35 (背面接觸電極）之間的連接電阻的效果。除此之外，本實施方案的半導(dǎo)體 裝置1R具有類似于第一實施方案的構(gòu)成和功能，并且可以按與第一實施方案類似的方式 制造。
[0397] (第十九實施方案）
[0398] 圖101示出在根據(jù)本公開第十九實施方案的半導(dǎo)體裝置1S中的電阻變化元件30 的截面構(gòu)成。在本實施方案中，電阻變化元件30的存儲部32包括離子源層32F和電阻變 化層32G。除此之外，本實施方案的半導(dǎo)體裝置1S具有類似于第一實施方案的構(gòu)成和功能， 并且可以按與第一實施方案類似的方式制造。
[0399] 離子源層32F和電阻變化層32G被包含在電阻變化元件30的存儲部32中。離子 源層32F含有碲（Te)、硫（S)和硒（Se)中的一種或多種硫族元素作為將轉(zhuǎn)化成陰離子的離 子導(dǎo)電性材料。離子源層32F還含有鋯（Zr)和/或銅（Cu)作為能夠轉(zhuǎn)化成陽離子的金屬 元素，并且含有鋁（A1)和/或鍺（Ge)作為在擦除時形成氧化物的元素。具體地，離子源層 32F可以使用諸如ZrTeAl、ZrTeAlGe、CuZrTeAl、CuTeGe和CuSiGe等組成的離子源層材料 構(gòu)成。應(yīng)當(dāng)指出的是，離子源層32F可以含有諸如硅（Si)等其他元素。
[0400] 電阻變化層32G具有通過用作電氣傳導(dǎo)上的阻擋層而穩(wěn)定信息保持特性的功能， 并且使用電阻值比離子源層32F更高的材料構(gòu)成。電阻變化層32G的材料的例子可以優(yōu)選 包括含有Al、Mg(鎂）、Ta、Si (硅）Cu和諸如Gd (釓）等稀土元素中的一種或多種的氧化 物和氮化物。
[0401] 通過從未示出的電源電路（脈沖施加裝置）經(jīng)由第一電極31和第二電極33施加 電壓脈沖或電流脈沖，存儲部32的電氣特性（電阻值）變化，從而進行信息寫入、擦除和讀 取。離子傳導(dǎo)機理和氧缺失傳導(dǎo)機理已經(jīng)被提出作為這種電阻變化型存儲器的操作原理。 下面具體說明這種操作。
[0402] 首先，正電壓可以施加到具有高電阻的初始狀態(tài)的電阻變化元件30,使得例如第 二電極33處于正電位，并且第一電極31側(cè)處于負電位。作為響應(yīng)，由于在第一電極31側(cè) 的陰極反應(yīng)，在第一電極31的界面處形成的電阻變化層32G發(fā)生還原反應(yīng)。通過離子源層 32F中的離子化的過渡金屬元素遷移到第一電極31側(cè)或者氧離子從第一電極31側(cè)遷移而 引起陰極反應(yīng)。結(jié)果，產(chǎn)生其中氧缺失密度增大的部分。當(dāng)具有高的氧缺失密度的部分或 具有低的氧缺失密度的部分彼此連接時，在電阻變化層32G內(nèi)形成傳導(dǎo)路徑，并且電阻變 化層32G具有比在初始狀態(tài)（高電阻狀態(tài)）的電阻值更低的電阻值（低電阻狀態(tài)）。
[0403] 此后，即使通過除去正電壓而消除施加在電阻變化元件30上的電壓，低電阻狀態(tài) 也被保持。因此，信息被寫入。當(dāng)用在僅能夠?qū)懭胍淮蔚拇鎯ρb置中時，即，所謂的可編程 只讀存儲器（PR0M)，僅通過上述記錄過程完成記錄。
[0404] 另一方面，在應(yīng)用到能夠擦除的存儲裝置中時，S卩，隨機存取存儲器（RAM)以及電 可擦除和可編程的只讀存儲器（EEPR0M)，擦除過程是必要的。在擦除過程中，負電壓可以被 施加到電阻改變元件30,使得例如第二電極33處于負電位，并且第一電極31側(cè)處于正電 位。作為響應(yīng)，由于在電阻變化層32G內(nèi)形成的傳導(dǎo)路徑的高氧缺失密度的部分或低氧缺 失密度的部分中的陽極反應(yīng)，過渡金屬離子被氧化，并移動到離子源層32F側(cè)?？蛇x擇地， 通過氧離子從離子源層32F遷移到接近電阻變化層32G的傳導(dǎo)路徑的位置，在傳導(dǎo)路徑中 的氧缺失密度降低或者氧化狀態(tài)增加。結(jié)果，傳導(dǎo)路徑被切斷，并且電阻變化層32G的電阻 值從低電阻狀態(tài)變到高電阻狀態(tài)。
[0405] 此后，即使通過除去負電壓而消除施加在電阻變化元件30上的電壓，高電阻值也 被保持。因此，寫入的信息被擦除。重復(fù)這樣的過程允許重復(fù)地向電阻變化元件30寫入信 息和擦除寫入的信息。
[0406] 假定在上述的電阻變化元件30中，其中電阻值高的狀態(tài)對應(yīng)于"0"的信息，并且 電阻值低的狀態(tài)對應(yīng)于"1"的信息。然后，在通過施加正電壓來記錄信息的過程中可以從 "〇"改變?yōu)? 1"，并且在通過施加負電壓來擦除信息的過程中可以從" 1"改變?yōu)?〇"。應(yīng)當(dāng) 指出的是，這里，使電阻變化元件30具有低電阻的操作和使電阻變化元件30具有高電阻的 操作分別對應(yīng)于寫入操作和擦除操作，但是它們也可以反過來。
[0407] 圖102?104分別示意性地示出電阻變化元件30的寫入狀態(tài)的例子、擦除電壓施 加時的例子和擦除狀態(tài)的例子。在寫入狀態(tài)中，離子源層32F和第一電極31通過形成在電 阻變化層32G內(nèi)的傳導(dǎo)路徑P1相連接，并且電阻變化層32G處于低電阻狀態(tài)。在這些例子 中，傳導(dǎo)路徑P1具有從離子源層32F朝向電阻變化層32G突出的形狀。在擦除電壓施加時 中，包含在傳導(dǎo)路徑P1中的原子離子化，并返回到離子源層32F。結(jié)果，傳導(dǎo)路徑P1朝向離 子源層32F消退。在擦除狀態(tài)中，傳導(dǎo)路徑P1消失，電阻變化層32G處于高電阻狀態(tài)。
[0408] 圖105?107分別示意性地示出電阻變化元件30的寫入狀態(tài)的另一個例子、擦除 電壓施加時的另一個例子和擦除狀態(tài)的另一個例子。這些例子類似于上述例子，除了導(dǎo)電 路徑P2具有從離子源層32F朝向電阻變化層32G突出的形狀。
[0409] 上面結(jié)合一些實施方案說明了本公開，但不限于此，可以進行各種變形。
[0410] 例如，已經(jīng)使用晶體管20和80以及電阻變化元件30的構(gòu)成作為具體例子說明了 各實施方案。然而，不必須設(shè)置所有的部件，并且可以進一步地設(shè)置其他部件。
[0411] 此外，例如，在上述實施方案中的各部件不限于上述的材料、厚度和形成方法，可 以采用其他材料、厚度和形成方法。
[0412] 從本公開的上述示例性實施方案至少可以實現(xiàn)以下構(gòu)成。
[0413] (1) 一種半導(dǎo)體裝置，包括：
[0414] 在半導(dǎo)體基板的主面?zhèn)壬系木w管；和
[0415] 在所述半導(dǎo)體基板的背面?zhèn)壬系碾娮枳兓?br> [0416] 其中所述晶體管包括在所述半導(dǎo)體基板內(nèi)的低電阻部，所述低電阻部延伸到所述 半導(dǎo)體基板的背面，
[0417] 絕緣膜與所述低電阻部的背面接觸設(shè)置，
[0418] 所述絕緣膜具有面對所述低電阻部的開口，和
[0419] 所述電阻變化元件通過所述開口連接到所述低電阻部。
[0420] (2)如⑴所述的半導(dǎo)體裝置，其中
[0421] 所述電阻變化元件從接近所述半導(dǎo)體基板的背面的一側(cè)按順序包括第一電極、存 儲部和第二電極，和
[0422] 第一電極埋在所述開口中并連接到所述低電阻部。
[0423] (3)如⑴所述的半導(dǎo)體裝置，其中
[0424] 所述電阻變化元件從接近所述半導(dǎo)體基板的背面的一側(cè)按順序包括存儲部和第 二電極，和
[0425] 所述存儲部埋在所述開口中并連接到所述低電阻部。
[0426] (4)如⑴所述的半導(dǎo)體裝置，其中
[0427] 所述電阻變化元件從接近所述半導(dǎo)體基板的背面的一側(cè)按順序包括第一電極、存 儲部和第二電極，和
[0428] 第一電極通過埋在所述開口中的導(dǎo)電性連接部連接到所述低電阻部。
[0429] (5)如⑴?（4)中任一項所述的半導(dǎo)體裝置，其中
[0430] 所述晶體管包括一對擴散層，
[0431] 所述一對擴散層中的一個連接到第一配線，
[0432] 所述一對擴散層中的另一個經(jīng)由所述電阻變化元件連接到第二配線，
[0433] 第一配線設(shè)置在所述半導(dǎo)體基板的主面?zhèn)壬?，?br> [0434] 第二配線設(shè)置在所述半導(dǎo)體基板的背面?zhèn)壬稀?br> [0435] (6)如（5)所述的半導(dǎo)體裝置，其中第一配線和第二配線經(jīng)由其間的所述半導(dǎo)體 基板在其中第一配線和第二配線層疊的方向上彼此重疊。
[0436] (7)如⑴?（6)中任一項所述的半導(dǎo)體裝置，其中
[0437] 所述電阻變化元件從接近所述半導(dǎo)體基板的背面的一側(cè)按順序包括第一電極、存 儲部和第二電極，
[0438] 第二電極連接到設(shè)置在所述半導(dǎo)體基板的背面?zhèn)壬系谋趁鎮(zhèn)榷鄬优渚€部的第一 端，
[0439] 另一個低電阻部設(shè)置在所述半導(dǎo)體基板內(nèi)，所述另一個低電阻部與所述低電阻部 電絕緣并延伸到所述半導(dǎo)體基板的背面，
[0440] 所述絕緣膜與所述另一個低電阻部的背面接觸設(shè)置，并且具有面對所述另一個低 電阻部的另一個開口，和
[0441] 所述背面?zhèn)榷鄬优渚€部的第二端埋在所述另一個開口中，并且連接到所述另一個 低電阻部。
[0442] (8)如（1)?（7)中任一項所述的半導(dǎo)體裝置，其中所述電阻變化元件是自旋轉(zhuǎn)移 力矩-磁性隧道結(jié)。
[0443] (9)如⑴?（7)中任一項所述的半導(dǎo)體裝置，其中
[0444] 所述電阻變化元件包括作為存儲部的離子源層和電阻變化層，
[0445] 所述離子源層包括可離子化的金屬元素以及碲（Te)、硫（S)和硒（Se)中的一種或 多種硫族元素，和
[0446] 所述電阻變化層使用電阻值比所述離子源層的電阻值更高的材料構(gòu)成。
[0447] (10) -種半導(dǎo)體裝置，包括：
[0448] 晶體管；和
[0449] 設(shè)置在所述晶體管的背面?zhèn)壬系碾娮枳兓?br> [0450] 其中所述晶體管包括鰭片和金屬配線，所述鰭片在第一方向上延伸，和所述金屬 配線覆蓋除了所述鰭片的背面以外的表面并在不同于第一方向的第二方向上延伸，
[0451] 絕緣膜與所述金屬配線的背面接觸設(shè)置，
[0452] 所述絕緣膜具有面對所述金屬配線的開口，和
[0453] 所述電阻變化元件通過所述開口連接到所述金屬配線。
[0454] (11) -種半導(dǎo)體裝置，包括：
[0455] 在半導(dǎo)體基板的主面?zhèn)壬系木w管；和
[0456] 在所述半導(dǎo)體基板的背面?zhèn)壬系膶?dǎo)電性連接部，
[0457] 其中所述晶體管包括在所述半導(dǎo)體基板內(nèi)的低電阻部，所述低電阻部延伸到所述 半導(dǎo)體基板的背面，
[0458] 絕緣膜與所述低電阻部的背面接觸設(shè)置，
[0459] 所述絕緣膜具有面對所述低電阻部的開口，和
[0460] 所述導(dǎo)電性連接部通過所述開口連接到所述低電阻部。
[0461] (12) -種半導(dǎo)體裝置，包括：
[0462] 晶體管；和
[0463] 設(shè)置在所述晶體管的背面?zhèn)壬系膶?dǎo)電性連接部，
[0464] 其中所述晶體管包括在第一方向上延伸的鰭片和在不同于第一方向的第二方向 上延伸的金屬配線，所述金屬配線覆蓋除了所述鰭片的背面以外的表面，
[0465] 絕緣膜與所述金屬配線的背面接觸設(shè)置，
[0466] 所述絕緣膜具有面對所述金屬配線的開口，和
[0467] 所述導(dǎo)電性連接部通過所述開口連接到所述金屬配線。
[0468] (13) -種制造半導(dǎo)體裝置的方法，所述方法包括：
[0469] 在半導(dǎo)體基板的主面?zhèn)壬闲纬删w管，并在所述半導(dǎo)體基板內(nèi)形成所述晶體管的 低電阻部；
[0470] 從背面?zhèn)葤伖馑霭雽?dǎo)體基板，并在所述低電阻部處停止拋光；
[0471] 形成將要與所述低電阻部的背面接觸的絕緣膜；
[0472] 在所述絕緣膜中設(shè)置開口，以面對所述低電阻部；和
[0473] 形成將要通過所述開口連接到所述低電阻部的電阻變化元件。
[0474] (14)如（13)所述的制造半導(dǎo)體裝置的方法，其中
[0475] 在形成所述晶體管中，使用在保持基板的一面?zhèn)壬习袢氲难趸ず桶雽?dǎo)體基 板的SOI基板，所述晶體管形成在所述半導(dǎo)體基板的主面?zhèn)壬?，和所述晶體管的低電阻部 形成在所述半導(dǎo)體基板內(nèi)，和
[0476] 在拋光中，所述保持基板從背面?zhèn)葤伖猓⑶以谒雎袢氲难趸ぬ幫Ｖ箳伖狻?br> [0477] (15)如（14)所述的制造半導(dǎo)體裝置的方法，其中在形成所述絕緣膜中，所述埋入 的氧化膜用作所述絕緣膜，或者所述絕緣膜在所述埋入的氧化膜被除去之后形成為與所述 低電阻部的背面接觸。
[0478] (16)如（13)?（15)中任一項所述的制造半導(dǎo)體裝置的方法，其中
[0479] 在形成所述低電阻部中，與所述低電阻部電絕緣的另一個低電阻部在所述半導(dǎo)體 基板內(nèi)形成，
[0480] 在從背面?zhèn)葤伖馑霭雽?dǎo)體基板中，所述拋光在所述低電阻部和所述另一個低電 阻部處停止，
[0481] 在形成所述絕緣膜中，所述絕緣膜形成為與所述低電阻部的背面和所述另一個低 電阻部的背面接觸，
[0482] 在設(shè)置所述絕緣膜中的所述開口中，另一個開口設(shè)置在所述絕緣膜中，以面對所 述另一個低電阻部，和
[0483] 在形成所述電阻變化元件中，在從接近所述半導(dǎo)體基板的背面的一側(cè)按順序形成 第一電極、存儲部和第二電極之后，具有連接到第二電極的第一端的背面?zhèn)榷鄬优渚€部形 成在所述半導(dǎo)體基板的背面?zhèn)壬?，和所述背面?zhèn)榷鄬优渚€部的第二端埋在所述另一個開口 中并連接到所述另一個低電阻部。
[0484] (17) -種制造半導(dǎo)體裝置的方法，所述方法包括：
[0485] 在半導(dǎo)體基板的主面?zhèn)壬闲纬删w管，所述晶體管包括鰭片和金屬配線，所述鰭 片在第一方向上延伸，所述金屬配線覆蓋除了所述鰭片的背面以外的表面并在不同于第一 方向的第二方向上延伸；
[0486] 從背面?zhèn)葤伖馑霭雽?dǎo)體基板；
[0487] 形成將要與所述金屬配線的背面接觸的絕緣膜；
[0488] 在所述絕緣膜中設(shè)置開口，以面對所述金屬配線；和
[0489] 形成將要通過所述開口連接到所述金屬配線的電阻變化元件。
[0490] (18)如（17)所述的制造半導(dǎo)體裝置的方法，還包括，在形成所述絕緣膜和設(shè)置所 述開口之間，經(jīng)由其間的所述絕緣膜在面對所述鰭片的位置處形成第四柵電極。
[0491] 本領(lǐng)域技術(shù)人員應(yīng)當(dāng)理解，依據(jù)設(shè)計要求和其他因素，可以在本公開所附的權(quán)利 要求書或其等同物的范圍內(nèi)進行各種修改、組合、次組合以及改變。
【權(quán)利要求】
1. 一種半導(dǎo)體裝置，包括： 在半導(dǎo)體基板的主面?zhèn)壬系木w管；和 在所述半導(dǎo)體基板的背面?zhèn)壬系碾娮枳兓? 其中所述晶體管包括在所述半導(dǎo)體基板內(nèi)的低電阻部，所述低電阻部延伸到所述半導(dǎo) 體基板的背面， 絕緣膜與所述低電阻部的背面接觸設(shè)置， 所述絕緣膜具有面對所述低電阻部的開口，和 所述電阻變化元件通過所述開口連接到所述低電阻部。
2. 如權(quán)利要求1所述的半導(dǎo)體裝置，其中 所述電阻變化元件從接近所述半導(dǎo)體基板的背面的一側(cè)按順序包括第一電極、存儲部 和第二電極，和 第一電極埋在所述開口中并連接到所述低電阻部。
3. 如權(quán)利要求1所述的半導(dǎo)體裝置，其中 所述電阻變化元件從接近所述半導(dǎo)體基板的背面的一側(cè)按順序包括存儲部和第二電 極，和 所述存儲部埋在所述開口中并連接到所述低電阻部。
4. 如權(quán)利要求1所述的半導(dǎo)體裝置，其中 所述電阻變化元件從接近所述半導(dǎo)體基板的背面的一側(cè)按順序包括第一電極、存儲部 和第二電極，和 第一電極通過埋在所述開口中的導(dǎo)電性連接部連接到所述低電阻部。
5. 如權(quán)利要求1所述的半導(dǎo)體裝置，其中 所述晶體管包括一對擴散層， 所述一對擴散層中的一個連接到第一配線， 所述一對擴散層中的另一個經(jīng)由所述電阻變化元件連接到第二配線， 第一配線設(shè)置在所述半導(dǎo)體基板的主面?zhèn)壬希?第二配線設(shè)置在所述半導(dǎo)體基板的背面?zhèn)壬稀?br> 6. 如權(quán)利要求5所述的半導(dǎo)體裝置，其中第一配線和第二配線經(jīng)由其間的所述半導(dǎo)體 基板在其中第一配線和第二配線層疊的方向上彼此重疊。
7. 如權(quán)利要求1所述的半導(dǎo)體裝置，其中 所述電阻變化元件從接近所述半導(dǎo)體基板的背面的一側(cè)按順序包括第一電極、存儲部 和第二電極， 第二電極連接到設(shè)置在所述半導(dǎo)體基板的背面?zhèn)壬系谋趁鎮(zhèn)榷鄬优渚€部的第一端， 另一個低電阻部設(shè)置在所述半導(dǎo)體基板內(nèi)，所述另一個低電阻部與所述低電阻部電絕 緣并延伸到所述半導(dǎo)體基板的背面， 所述絕緣膜與所述另一個低電阻部的背面接觸設(shè)置，并且具有面對所述另一個低電阻 部的另一個開口，和 所述背面?zhèn)榷鄬优渚€部的第二端埋在所述另一個開口中，并且連接到所述另一個低電 阻部。
8. 如權(quán)利要求1所述的半導(dǎo)體裝置，其中所述電阻變化元件是自旋轉(zhuǎn)移力矩-磁性隧 道結(jié)。
9. 如權(quán)利要求1所述的半導(dǎo)體裝置，其中 所述電阻變化元件包括作為存儲部的離子源層和電阻變化層， 所述離子源層包括可離子化的金屬元素以及碲、硫和硒中的一種或多種硫族元素，和 所述電阻變化層使用電阻值比所述離子源層的電阻值更高的材料構(gòu)成。
10. 如權(quán)利要求1所述的半導(dǎo)體裝置，其中 所述晶體管是使用（110)面作為通道的P型Fin FET。
11. 如權(quán)利要求1所述的半導(dǎo)體裝置，其中 所述晶體管是InGaAs系的NFET。
12. -種半導(dǎo)體裝置，包括： 晶體管；和 設(shè)置在所述晶體管的背面?zhèn)壬系碾娮枳兓? 其中所述晶體管包括鰭片和金屬配線，所述鰭片在第一方向上延伸，和所述金屬配線 覆蓋除了所述鰭片的背面以外的表面并在不同于第一方向的第二方向上延伸， 絕緣膜與所述金屬配線的背面接觸設(shè)置， 所述絕緣膜具有面對所述金屬配線的開口，和 所述電阻變化元件通過所述開口連接到所述金屬配線。
13. -種半導(dǎo)體裝置，包括： 在半導(dǎo)體基板的主面?zhèn)壬系木w管；和 在所述半導(dǎo)體基板的背面?zhèn)壬系膶?dǎo)電性連接部， 其中所述晶體管包括在所述半導(dǎo)體基板內(nèi)的低電阻部，所述低電阻部延伸到所述半導(dǎo) 體基板的背面， 絕緣膜與所述低電阻部的背面接觸設(shè)置， 所述絕緣膜具有面對所述低電阻部的開口，和 所述導(dǎo)電性連接部通過所述開口連接到所述低電阻部。
14. 一種半導(dǎo)體裝置，包括： 晶體管；和 設(shè)置在所述晶體管的背面?zhèn)壬系膶?dǎo)電性連接部， 其中所述晶體管包括在第一方向上延伸的鰭片和在不同于第一方向的第二方向上延 伸的金屬配線，所述金屬配線覆蓋除了所述鰭片的背面以外的表面， 絕緣膜與所述金屬配線的背面接觸設(shè)置， 所述絕緣膜具有面對所述金屬配線的開口，和 所述導(dǎo)電性連接部通過所述開口連接到所述金屬配線。
15. -種制造半導(dǎo)體裝置的方法，所述方法包括： 在半導(dǎo)體基板的主面?zhèn)壬闲纬删w管，并在所述半導(dǎo)體基板內(nèi)形成所述晶體管的低電 阻部； 從背面?zhèn)葤伖馑霭雽?dǎo)體基板，并在所述低電阻部處停止拋光； 形成將要與所述低電阻部的背面接觸的絕緣膜； 在所述絕緣膜中設(shè)置開口，以面對所述低電阻部；和 形成將要通過所述開口連接到所述低電阻部的電阻變化元件。
16. 如權(quán)利要求15所述的制造半導(dǎo)體裝置的方法，其中 在形成所述晶體管中，使用在保持基板的一面?zhèn)壬习袢氲难趸ず桶雽?dǎo)體基板的 SOI基板，所述晶體管形成在所述半導(dǎo)體基板的主面?zhèn)壬?，和所述晶體管的低電阻部形成在 所述半導(dǎo)體基板內(nèi)，和 在拋光中，所述保持基板從背面?zhèn)葤伖猓⑶以谒雎袢氲难趸ぬ幫Ｖ箳伖狻?br> 17. 如權(quán)利要求16所述的制造半導(dǎo)體裝置的方法，其中在形成所述絕緣膜中，所述埋 入的氧化膜用作所述絕緣膜，或者所述絕緣膜在所述埋入的氧化膜被除去之后形成為與所 述低電阻部的背面接觸。
18. 如權(quán)利要求15所述的制造半導(dǎo)體裝置的方法，其中 在形成所述低電阻部中，與所述低電阻部電絕緣的另一個低電阻部在所述半導(dǎo)體基板 內(nèi)形成， 在從背面?zhèn)葤伖馑霭雽?dǎo)體基板中，所述拋光在所述低電阻部和所述另一個低電阻部 處停止， 在形成所述絕緣膜中，所述絕緣膜形成為與所述低電阻部的背面和所述另一個低電阻 部的背面接觸， 在設(shè)置所述絕緣膜中的所述開口中，另一個開口設(shè)置在所述絕緣膜中，以面對所述另 一個低電阻部，和 在形成所述電阻變化元件中，在從接近所述半導(dǎo)體基板的背面的一側(cè)按順序形成第一 電極、存儲部和第二電極之后，具有連接到第二電極的第一端的背面?zhèn)榷鄬优渚€部形成在 所述半導(dǎo)體基板的背面?zhèn)壬?，和所述背面?zhèn)榷鄬优渚€部的第二端埋在所述另一個開口中并 連接到所述另一個低電阻部。
19. 一種制造半導(dǎo)體裝置的方法，所述方法包括： 在半導(dǎo)體基板的主面?zhèn)壬闲纬删w管，所述晶體管包括鰭片和金屬配線，所述鰭片在 第一方向上延伸，所述金屬配線覆蓋除了所述鰭片的背面以外的表面并在不同于第一方向 的第二方向上延伸； 從背面?zhèn)葤伖馑霭雽?dǎo)體基板； 形成將要與所述金屬配線的背面接觸的絕緣膜； 在所述絕緣膜中設(shè)置開口，以面對所述金屬配線；和 形成將要通過所述開口連接到所述金屬配線的電阻變化元件。
20. 如權(quán)利要求19所述的制造半導(dǎo)體裝置的方法，還包括，在形成所述絕緣膜和設(shè)置 所述開口之間，經(jīng)由其間的所述絕緣膜在面對所述鰭片的位置處形成第四柵電極。
【文檔編號】H01L27/02GK104143550SQ201410139469
【公開日】2014年11月12日 申請日期:2014年4月9日 優(yōu)先權(quán)日:2013年5月8日
【發(fā)明者】橫山孝司 申請人:索尼公司