晶片封裝體、晶圓級晶片陣列及其制造方法
【專利摘要】本發(fā)明提供一種晶片封裝體、晶圓級晶片陣列及其制造方法，該晶圓級晶片陣列包含一半導體晶圓，具有相鄰排列的至少二晶片以及一承載層，各該晶片具有一上表面及一下表面，且于該上表面包含至少一電子元件，該承載層覆蓋于各該晶片的上表面；以及至少一外延線保護塊，配置于該承載層之下且位于該至少二晶片之間，該外延線保護塊的厚度小于該晶片的厚度，其中，該外延線保護塊內部具有至少一外延線。本發(fā)明具有制程簡化以及成本低廉的功效。
【專利說明】
【技術領域】
[0001] 本發(fā)明有關于一種晶片陣列及其制造方法，且特別是有關于一種晶圓級晶片陣列 及其制造方法。 晶片封裝體、晶圓級晶片陣列及其制造方法

【背景技術】
[0002] 晶圓級封裝（Wafer Level Packaging ;WLP)是1C封裝方式的一種,是指晶圓上所 有晶片生產完成后，直接對整片晶圓上所有晶片進行封裝制程及測試，完成之后才切割制 成單顆晶片封裝體的晶片封裝方式。如圖1A所示，在半導體晶圓10上制作完成各晶片的 封裝制程后，再沿著各晶片封裝體100交界處的切割道SL，將各晶片所制作完成的各晶片 封裝體100分割開來。進一步參照圖1A的局部放大的圖1B，以及圖1B中沿AA'線剖面的 圖1C所示，半導體晶圓10上彼此相鄰的二晶片封裝體100,晶片封裝體100之間交界處具 有晶片間溝槽106,以供切割道SL通過以分割兩晶片封裝體100, 一般而言，于切割道SL通 過區(qū)域，即晶片間溝槽106,是由半導體晶圓10背面向正面蝕刻后的空曠區(qū)域，以便后續(xù)切 割刀下刀并將彼此相鄰的二晶片封裝體100順利分割開來。然而，在現今晶片內部線路集 成度不斷提高的趨勢下，晶片封裝體100中可配線的區(qū)域亦應對應增加，否則將帶來內部 線路集成度過高而造成的信號干擾或是晶片內部線路短路等問題。


【發(fā)明內容】

[0003] 本發(fā)明提供一種晶圓級晶片陣列、一種晶片封裝體以及一種晶圓級晶片加工的制 造方法，各晶片之間的晶片間溝槽具有特殊的地形（topography)，在不影響后續(xù)晶片分割 制程的前提之下，使各晶片內部有一部分線路得以配線于晶片邊緣處的晶片間溝槽并被妥 善保護起來，以爭取單一晶片內更多的可配線空間，避免上述因應內部線路集成度過高，可 能造成的信號干擾或是短路等問題。
[0004] 本發(fā)明的一態(tài)樣提出一種晶圓級晶片陣列，包含一半導體晶圓以及至少一外延線 保護塊，該半導體晶圓具有相鄰排列的至少二晶片以及一承載層，各該晶片具有一上表面 及一下表面，且包含位于該上表面的至少一電子元件，該承載層覆蓋于各該晶片的上表面； 該至少一外延線保護塊配置于該承載層之下且位于該至少二晶片之間，其中，該外延線保 護塊內部具有至少一外延線。
[0005] 在本發(fā)明的一實施例中，該外延線的一部分通過該承載層與該電子元件電性連 接。
[0006] 在本發(fā)明的一實施例中，該外延線是不與該電子元件電性連接的一獨立線路。
[0007] 在本發(fā)明的一實施例中，該晶圓級晶片陣列進一步包含位于該至少二晶片之間至 少一切割道，其中，該切割道不經過該外延線。
[0008] 在本發(fā)明的一實施例中，各該晶片進一步包含一連接墊結構、多個孔洞、一絕緣 層、一導電層以及一封裝層，該連接墊結構電性連接于該電子元件；所述孔洞自該晶片的該 下表面朝該上表面延伸，接觸該連接墊結構且露出該連接墊結構的一部分；該絕緣層自該 半導體晶片的該下表面朝該上表面延伸，部分的該絕緣層位于所述孔洞之中；該導電層位 于該絕緣層下且自該半導體晶片的該下表面朝該上表面延伸，部分的該導電層位于所述孔 洞之中，其中，位于所述孔洞內的該導電層通過該連接墊結構電性連接該電子元件；該封裝 層形成于該導電層之下。
[0009] 在本發(fā)明的一實施例中，該外延線保護塊的厚度與該晶片的厚度比是0.05? 0· 1。
[0010] 本發(fā)明的另一態(tài)樣是提出一種晶片封裝體，其包含一承載層、一半導體晶片、多個 孔洞、一絕緣層、一導電層、一封裝層、至少一外延線保護塊、至少一外延線，該承載層具有 一中央區(qū)以及一周邊區(qū)，該中央區(qū)由該周邊區(qū)所圈繞；該半導體晶片對應于該中央區(qū)并配 置于該承載層下方，具有一上表面及一下表面，且具有設置于該上表面且為該承載層所覆 蓋的至少一電子元件、以及電性連接于該電子元件的至少一連接墊結構；所述孔洞自該半 導體晶片的該下表面朝該上表面延伸，接觸該連接墊結構且露出該連接墊結構的一部分； 該絕緣層自該半導體晶片的該下表面朝該上表面延伸，部分的該絕緣層位于所述孔洞之 中；該導電層位于該絕緣層下且自該半導體晶片的該下表面朝該上表面延伸，部分的該導 電層位于所述孔洞之中，其中，位于所述孔洞內的該導電層通過該連接墊結構電性連接該 電子元件；該封裝層，形成于該導電層之下；該至少一外延線保護塊對應于該周邊區(qū)配置 于該承載層下方；而該至少一外延線配置于該外延線保護塊內。
[0011] 本發(fā)明的又一態(tài)樣提出晶圓級晶片加工的制造方法，包含提供一半導體晶圓，該 半導體晶圓上具有彼此相鄰的至少二晶片以及覆蓋該至少二晶片的一承載層，各該晶片具 有至少一電子元件以及至少一外延線，該外延線配置于該半導體晶圓內的至少一外延線保 護區(qū)；微影蝕刻該半導體晶圓的背面，以在該至少二晶片之間形成至少兩個凹部；以及全 面蝕刻該半導體晶圓的背面，使在該至少二晶片之間的該至少兩個凹部擴大并彼此結合成 一晶片間溝槽，以使該外延線保護區(qū)暴露出來形成至少一外延線保護塊。
[0012] 在本發(fā)明的一實施例中，在全面蝕刻該半導體晶圓的背面步驟之后，進一步包含 于該半導體晶圓的背面依序形成一絕緣層、一導電層以及至少一焊球，以完成該至少二晶 片的封裝體；以及沿該至少二晶片之間的一切割道于該半導體晶圓的背面切割，以分離該 至少二晶片的封裝體，其中，該切割道不經過該外延線。
[0013] 在本發(fā)明的一實施例中，微影蝕刻該半導體晶圓的背面的步驟是在該至少二晶片 之間形成兩個該凹部；在全面蝕刻該半導體晶圓的背面的步驟則是形成一個該外延線保護 塊；而在沿該至少二晶片之間的一切割道于該半導體晶圓的背面切割的步驟中，該切割道 通過該外延線保護塊。
[0014] 在本發(fā)明的另一實施例中，微影蝕刻該半導體晶圓的背面的步驟是在該至少二晶 片之間形成三個該凹部，在全面蝕刻該半導體晶圓的背面的步驟中形成二個該外延線保護 塊，在沿該至少二晶片之間的一切割道于該半導體晶圓的背面切割的步驟中，該切割道由 該二個外延線保護塊之間通過而不通過任一該外延線保護塊。
[0015] 在本發(fā)明的另一實施例中，在提供半導體晶圓的步驟和微影蝕刻該半導體晶圓的 背面的步驟之間，進一步包含于該承載層上貼附一承載基板。
[0016] 在本發(fā)明的另一實施例中，該承載基板是一玻璃基板。
[0017] 在本發(fā)明的另一實施例中，該電子元件包括一集成電路元件、一光電元件、一微機 電兀件或一表面聲波兀件。
[0018] 在本發(fā)明的另一實施例中，該承載層包括氧化硅、氮化硅或氮氧化硅。
[0019] 本發(fā)明具有制程簡化以及成本低廉的功效。

【專利附圖】

【附圖說明】
[0020] 本發(fā)明的上述和其他態(tài)樣、特征及其他優(yōu)點參照說明書內容并配合附加圖式得到 更清楚的了解，其中：
[0021] 圖1A顯示半導體晶圓上晶片陣列排列以及各晶片之間切割道SL相對位置。
[0022] 圖1B顯示圖1A的局部。
[0023] 圖1C顯示圖1B中沿AA'線的剖面圖。
[0024] 圖2A顯示本發(fā)明第一實施例的晶圓級晶圓陣列的局部。
[0025] 圖2B顯示圖2A中沿AA'線的剖面圖。
[0026] 圖2C顯示本發(fā)明另一實施例的剖面圖。
[0027] 圖2D顯示本發(fā)明又一實施例的剖面圖。
[0028] 圖2E顯示本發(fā)明另一實施例的剖面圖。
[0029] 圖2F顯示本發(fā)明另一實施例的剖面圖。
[0030] 圖2G顯示本發(fā)明另一實施例的剖面圖。
[0031] 圖2H顯示本發(fā)明另一實施例的剖面圖。
[0032] 圖3顯示本發(fā)明第一實施例的單一晶片（封裝體）的局部。
[0033] 圖4至圖7是本發(fā)明第一實施例的晶圓級晶片加工的制造方法示意圖。
[0034] 圖8A顯示本發(fā)明第二實施例的晶圓級晶圓陣列的局部。
[0035] 圖8B顯示圖8A中沿AA'線的剖面圖。
[0036] 圖9顯示本發(fā)明第二實施例的單一晶片（封裝體）的局部。
[0037] 圖10至圖13是本發(fā)明第二實施例的晶圓級晶片加工的制造方法示意圖。
[0038] 其中，附圖中符號的簡單說明如下：
[0039] 10 :半導體晶圓 100 :晶片陣列
[0040] 102 :半導體晶圓 102a :晶片
[0041] 102al:電子元件 102a3 :連接墊結構
[0042] 102a4 :孔洞 102a5 :絕緣層
[0043] 102a6:導電層 102a7 :封裝層
[0044] 102a8 :焊球 102a9 :焊線
[0045] 104 :外延線保護塊 102b :承載層
[0046] 104a :外延線 104' ：外延線保護區(qū)
[0047] 106:晶片間溝槽 108:凹部
[0048] 112 :承載基板 206:晶片間溝槽
[0049] 800 :晶片陣列 802 :半導體晶圓
[0050] 802a:晶片 802al:電子元件
[0051] 804a :外延線 802b :承載層
[0052] 804 :外延線保護塊 804' ：外延線保護區(qū)
[0053] 806:晶片間溝槽 808:凹部
[0054] US :上表面 812 :承載基板
[0055] SL:切割道 DS:下表面。

【具體實施方式】
[0056] 請同時參照圖2A以及圖2B，圖2A是本發(fā)明第一實施例的晶圓級晶片陣列100局 部俯視圖，而圖2B是圖2A中AA'線的剖面示意圖。
[0057] 在本發(fā)明第一實施例的晶圓級晶片陣列100中，包含半導體晶圓102以及至少一 外延線保護塊104,如圖2A中本實施例晶圓級晶片陣列100的局部俯視圖所不，半導體晶圓 102具有至少二個彼此相鄰排列的晶片102a，而外延線保護塊104位于上述彼此相鄰排列 的晶片102a之間，進一步參照圖2A中沿AA'線剖面的圖2B所示，半導體晶圓102還具有 承載層l〇2b，而各晶片102a具有一上表面US及一下表面DS，各晶片102a包含的電子兀件 102al位于各晶片102a的上表面US處，且由承載層102b所覆蓋。其中，承載層102b覆蓋 于各晶片102a的上表面US以保護各晶片102a內所有元件，所使用的材料例如可以是氧化 娃（silicon oxide)、氮化娃（silicon nitride)或氮氧化娃（silicon ox/nitride)等絕 緣材料，并提供隔絕空氣或是應力緩沖等功能，但不以此為限；電子元件l〇2al例如可以是 集成電路元件、光電元件、微機電（micro-electromechanical)元件或一表面聲波（SAW)元 件，但亦不以此為限。同時參照圖2A以及圖2B所示，外延線保護塊104位于相鄰的兩晶片 102a之間，即晶片102a的邊緣處，值得注意的是，外延線保護塊104內部具有一條或多條 外延線104a，依不同設計需求，外延線104a可以是不與電子元件102al電性連接的獨立線 路，或者與電子元件l〇2al電性連接。如圖2B所示，外延線104a完整包覆于外延線保護塊 104中而不暴露出來，而外延線104a所使用的材料例如可以是錯（aluminum)、銅（copper) 或鎳（nickel)或其他合適的導電材料，但不以此為限。
[0058] 請繼續(xù)參照圖2A以及圖2B所示，在本發(fā)明的第一實施例中，位于晶片102a之間 的切割道SL經過外延線保護塊104但不經過外延線104a，換言之，即可切割位于晶片102a 之間的外延線保護塊104,以將相鄰的晶片102a分割，同時外延線104a仍被包覆于分割后 分屬兩側的外延線保護塊104中而不暴露出來，其中，為使此晶片分割順利進行，外延線保 護塊104的厚度hi例如可以僅有晶片102a厚度h2的二十分之一至十分之一，如此便使切 割刀可輕易沿切割道SL將外延線保護塊104 -分為二，而形成如圖3所示的單一晶片102a 以及部分的外延線保護塊104,其中外延線保護塊104內部具有外延線104a。
[0059] 此外，各晶片102a例如可以封裝成為圖3中所例示的晶片封裝體100,其中晶片 102a進一步包含連接墊結構102a3、多個孔洞102a4、絕緣層102a5、導電層102a6、封裝層 102a7以及焊球102a8,但不以此為限，其中，連接墊結構102a3電性連接電子元件102al且 連接墊結構102a3自晶片102a的上表面US朝晶片102的下表面DS延伸。如圖2B所示， 連接墊結構102a3與電子元件102al之間具有電性連接，連接墊結構102a3例如可以是內 連線結構（interconnection structure)，由晶片102a的上表面US朝晶片102a的下表面 DS延伸連接至位于晶片102a的內部，使位于晶片102a的上表面US的電子元件102al和 晶片102a內部通過連接墊結構102a3而具有電性導通，但不以此方式為限。請繼續(xù)參照圖 2B，多個孔洞102a4自晶片102a的下表面DS朝晶片102a的上表面US延伸而接觸位于晶 片102a內部的連接墊結構102a3,并且使晶片102a內部的連接墊結構102a3具有一部分的 露出，換言之，多個孔洞102a4是直通硅晶穿孔（Through-Silicon Via，TSV)，待后續(xù)導電 層102a6填入后，作為晶片102a的下表面DS至晶片102a的上表面US的電子元件102al的 垂直電性導通路徑。請繼續(xù)參照圖2B，于晶片102a的下表面DS覆蓋有絕緣層102a5,所使 用的材料可以是氧化娃（silicon oxide)、氮化娃（silicon nitride)、氮氧化娃（silicon ox/nitride)或其它合適的絕緣材料，絕緣層102a5除覆蓋晶片102a的下表面DS，還自晶 片102a的下表面DS的多個孔洞102a4的開口，朝晶片102a的上表面US延伸，使部分絕 緣層102a5位于多個孔洞102a4的孔壁上。導電層102a6位于絕緣層102a5下方，所使用 的材料例如是錯（aluminum)、銅（copper)或鎳（nickel)或其他合適的導電材料，導電層 102a6具有特殊的圖案（pattern)，即在上述導電材料沉積后，會再以微影蝕刻的方式圖案 化，于絕緣層102a5下方僅留下對應于多個孔洞102a4以及晶片102a下表面DS的金屬走 線設計等位置上的導電層102a6,導電層102a6亦自晶片102a的下表面DS朝上表面US延 伸，使部分的導電層102a6位于多個孔洞102a4中，并將多個孔洞102a4填滿，位于多個孔 洞102a4中的導電層102a6因接觸位于晶片102a內部的連接墊結構102a3的露出部分， 故可通過連接墊結構102a3電性導通電子元件102al。如圖2B所示，封裝層102a7形成于 導電層102a6下方，其中，封裝層102a7所使用的材料可以是于半導體晶片封裝技術中所常 用的綠漆（solder mask)，封裝層102a7具有開口以露出部分導電層102a6,使露出的部分 導電層102a6和后續(xù)形成的焊球102a8接觸而具有電性導通，封裝層102a7可以避免焊球 102a8彼此接觸而短路，同時亦具有保護導電層102a6的功能。最后，至少一焊球102a8設 置于封裝層102a7的下方，并通過前述封裝層102a7的開口接觸露出部分的導電層102a6， 使露出的部分導電層102a6和焊球102a8接觸而具有電性導通，焊球102a8所使用的材料 例如可以是錫（Sn)、或其他適合焊接的導電材料。此外在本發(fā)明另一些實施例中，亦可如圖 2C至圖2H所示，晶片102a進一步包含的連接墊結構102a3配置于切割道SL通過的周邊 區(qū)域，由配置于切割道SL通過周邊區(qū)域的孔洞102a4暴露出來，搭配絕緣層102a5、導電層 102a6以及封裝層102a7,再由焊球102a8(如圖2C、圖2D以及圖2G)或是焊線102a9(如圖 2E、圖2F以及圖2H)作為對外的電性連接。
[0060] 如前所述，一般而言于，切割道SL通過的周邊區(qū)域，即圖1C中晶片間溝槽206， 是由半導體晶圓10背面向正面蝕刻后的空曠區(qū)域，以便后續(xù)切割刀下刀并將相鄰兩晶片 102a順利分割開來，然而在現今晶片內部線路集成度不斷提高的趨勢下，晶片中可配線的 區(qū)域亦應對應增加，在本發(fā)明第一實施例中，各晶片l〇2a之間的晶片間溝槽206具有特殊 的地形，即在各晶片102a之間還具有一厚度較薄的外延線保護塊104,在不影響后續(xù)晶片 分割制程的前提之下，使一部分線路，即外延線l〇4a得以配線于晶片邊緣處的晶片間溝槽 的外延線保護塊104內，并被妥善保護起來。以外延線104a與電子元件102al具有電性連 接的情況來說，如此可以爭取更多的可配線空間，避免上述因線路集成度過高，可能造成的 信號干擾或是短路等問題；或以外延線l〇4a不與電子元件102al具有電性連接的情況來 說，可視需求單獨設計外延線l〇4a其他的特殊功能。
[0061] 請繼續(xù)參照圖4至圖7,圖4至圖7是本發(fā)明第一實施例的晶圓級晶片加工的制造 方法，其中各步驟中所形成結構的示意圖，為清楚說明并方便與前文對照，圖4至圖7均如 同圖2A與圖2B，以相鄰兩片晶片102a作為例示說明單位，但不以此為限，即以下如圖4至 圖7中的結構示意圖，可視需求類推適用至整片晶圓中所有晶片102a之間。
[0062] 首先請參照圖4,在圖4中顯示本發(fā)明第一實施例100的局部側視圖（可對照圖2A 中本實施例晶圓級晶片陣列1〇〇的局部俯視圖），提供一半導體晶圓102,半導體晶圓102 具有至少二個彼此相鄰排列的晶片l〇2a，亦如同圖2A中沿AA'線剖面的圖2B所示，半導 體晶圓102還具有承載層102b，而各晶片102a具有一上表面US及一下表面DS，在各晶片 102a包含電子元件102al以及外延線104a，電子元件102al以及外延線104a均位于各晶 片102a的上表面US處且均由承載層102b所覆蓋，外延線104a例如可以電性連接電子元 件102al或是不與電子元件102al電性連接的獨立線路，如圖4所示,外延線104a位于二晶 片102a之間，換言之，外延線104a配置于切割道SL附近，其中值得注意的是，兩晶片102a 各自的外延線l〇4a均配置于外延線保護區(qū)104'內部且各自的外延線104a不超過各晶片 l〇2a的預定邊界（即切割道SL)，外延線保護區(qū)104'具有一寬度w2，w2的實際寬度可視外 延線104a在半導體晶圓102內布線范圍需求不同而做適度的設計調整，此外，可選擇性地 貼附承載基板112于承載層102b上以作為后續(xù)制作過程中，半導體晶圓102中各晶片102a 位置固定及支撐，其中承載基板112例如可以是玻璃基板，但不以此為限。接著，微影蝕刻 該半導體晶圓的背面，以在二相鄰晶片l〇2a之間形成兩個凹部108,如圖4所示，所形成的 兩個凹部108的距離為wl，其中，wl實質上大于《2, wl的實際寬度配合前述《2的設計，以 微影蝕刻的方式做精準的調控，即可制得圖4中所顯示的本發(fā)明第一實施例的局部。
[0063] 接著請參照圖5,全面蝕刻圖4中所顯示的本發(fā)明第一實施例的局部半導體晶圓 102的背面，使在兩晶片102a之間原本的兩個凹部108擴大并彼此結合成一個晶片間溝槽 206,并且使該外延線保護區(qū)104'完全暴露出來，形成一外延線保護塊104,其中值得注意 的是，外延線l〇4a在經過此一全面蝕刻步驟后，仍完整包覆于承載層102b以及外延線保護 塊104的內部而不暴露出來，其中，晶片102a經本步驟的全面蝕刻后的厚度是h2,而外延線 保護塊104經本步驟的全面蝕刻后的厚度則是hl，為求后續(xù)分割各晶片102a能順利進行， hi可以制作為h2的十分之一到二十分之一，其制作細節(jié)包括選定適當的蝕刻制程參數，包 含蝕刻劑以及蝕刻時間等，針對不同設計可采取不同的全面蝕刻方式對應，本發(fā)明第一實 施例的制造方法的特征在于，通過前述的微影蝕刻搭配本步驟的全面蝕刻，即可使本發(fā)明 第一實施例的晶片間溝槽206中形成特殊的地形（h2大于hi)，一般而言，形成此一具有高 低差溝槽通常需要兩步驟的微影蝕刻制程搭配方可完成，然而在本發(fā)明第一實施例的制造 方法中，卻是利用蝕刻制程常見的負載效應（loading effect)制作出如圖5所示的晶片間 溝槽206中具有高低差的地形。所謂負載效應（loading effect)是指當被蝕刻材質裸露在 反應氣體電漿或溶液時，裸露面積較大者蝕刻速率較裸露面積較小者為慢的情形，如同圖4 所示，本發(fā)明第一實施例的制造方法先以微影蝕刻的方式，在兩相鄰晶片l〇2a之間形成了 兩個凹部108,即造成位于兩個凹部108之間的半導體晶圓102背面裸露面積，大于位于兩 個凹部108之外的半導體晶圓102背面裸露面積，據此，于本步驟的全面蝕刻制程中，位于 兩個凹部108之間的半導體晶圓102背面被蝕刻的速度會快于位于兩個凹部108之外的半 導體晶圓102背面，如此便可形成如同前述h2大于hi的特殊地形，而不需要另一道微影蝕 刻制程，據此，本發(fā)明第一實施例的制造方法較傳統(tǒng)兩道微影蝕刻的方式，不但制程更為簡 便，同時亦省去傳統(tǒng)兩步驟的微影蝕刻制程中，另一道光罩的龐大成本。
[0064] 此外，本發(fā)明第一實施例的制造方法亦可進一步將各晶片102a制作為晶片封裝 體，如圖6所示，其中在全面蝕刻半導體晶圓102的背面以形成圖5的結構之后，進一步依 序形成絕緣層102a5、導電層102a6、封裝層102a7以及至少一焊球102a8于半導體晶圓102 的背面，以完成二晶片l〇2a的封裝體，而上述各層的相對位置以及連結關系已如前述，在 此即不重復且晶片封裝體的結構亦不以此為限。在半導體晶圓102上各晶片102a均完成 晶片封裝體結構后，沿二晶片l〇2a之間的切割道SL于該半導體晶圓102的背面切割，以分 離二晶片的封裝體，其中值得注意的是，切割道SL不經過外延線104a，換句話說，分割完成 后的各晶片封裝體所具有的外延線l〇4a仍被完整的包覆于分割后外延線保護塊104內部。
[0065] 請繼續(xù)參照圖8A以及圖8B，圖8A是本發(fā)明第二實施例的晶圓級晶片陣列的局部 放大俯視圖，而圖8B是圖8A中AA'線的剖面示意圖。
[0066] 在本發(fā)明第二實施例的晶圓級晶片陣列800中，包含半導體晶圓802以及至少一 外延線保護塊804,如圖8A中本實施例晶圓級晶片陣列800的局部俯視圖所不，半導體晶 圓802具有至少二個彼此相鄰排列的晶片802a，而外延線保護塊804位于上述彼此相鄰排 列的晶片802a之間，再參照圖8B所示，半導體晶圓802還具有承載層802b，而各晶片802a 具有一上表面US及一下表面DS，各晶片802a包含的電子元件802al位于各晶片802a的上 表面US處且由承載層802b所覆蓋。其中，承載層802b覆蓋于各晶片802a的上表面US以 保護各晶片802a內所有元件，所使用的材料例如可以是氧化娃（silicon oxide)、氮化娃 (silicon nitride)或氮氧化娃（silicon ox-nitride)等絕緣材料，并提供隔絕空氣或是 應力緩沖等功能，但不以此為限；電子元件802al例如可以是集成電路元件、光電元件、一 微機電（micro-electromechanical)元件或一表面聲波（SAW)元件，但亦不以此為限。
[0067] 參照圖8A以及圖8B所示，兩塊外延線保護塊804位于相鄰的兩晶片802a之間，即 晶片802a的邊緣處，值得注意的是，外延線保護塊804內部具有一條或多條外延線804a，夕卜 延線804a依不同需求可設計為不與電子元件802al電性連接的獨立電路，或者是與電子元 件802al電性連接，如圖8B所示，外延線804a位于二晶片802a之間，換言之，外延線804a 配置于切割道SL附近的晶片802a的邊緣，且為外延線保護塊804完整包覆而不暴露出來。 外延線804a所使用的材料例如可以是錯（aluminum)、銅（copper)或鎳（nickel)或其他合 適的導電材料，但不以此為限。
[0068] 請繼續(xù)參照圖8A以及圖8B所示，在本發(fā)明的第二實施例中，位于晶片802a之間 的切割道SL由兩塊外延線保護塊804之間通過，換言之，本實施例是在不切割到外延線保 護塊804的情況下，即可將相鄰的晶片102a分割，據此，各外延線804a被包覆于各自的外 延線保護塊804中而不暴露出來，然而，雖然本實施例不須切割到外延線保護塊804,為使 分割刀順利下刀，外延線保護塊804的厚度hi例如可以僅有晶片802a厚度h2的二十分之 一至十分之一，如此便可使切割刀有足夠空間下刀，在不傷害到外延線保護塊804的情況 下，沿切割道SL分割兩晶片802a，而形成如圖9所示的單一晶片802a以及外延線保護塊 804。
[0069] 此外，各晶片802a亦可以是圖8B以及圖9中所例不的晶片封裝體，其進一步包含 連接墊結構102a3、多個孔洞102a4、絕緣層102a5、導電層102a6、封裝層102a7以及焊球 102a8,但不以此為限，其中上述各元件的標號、材料以及連接關系同前本發(fā)明第一實施例 所述，在此即不重復說明。
[0070] -般而言，于切割道SL通過的周邊區(qū)域，即圖8A中晶片間溝槽806,是由半導體晶 圓10背面向正面蝕刻后的空曠區(qū)域，以便后續(xù)切割刀下刀并將兩相鄰晶片封裝體802a順 利分割開來，然而在現今晶片內部線路集成度不斷提高的趨勢下，晶片中可配線的區(qū)域亦 應對應增加，在本發(fā)明第二實施例中，各晶片802a之間的晶片間溝槽806具有特殊的地形， 即在各晶片802a之間具有兩塊厚度較薄的外延線保護塊804,且此兩塊外延線保護塊804 的位置避開切割道所經之處，如此便可在不影響后續(xù)晶片分割制程的前提之下，使外延線 804a得以配線于晶片間溝槽806的外延線保護塊804并被妥善保護起來，以外延線804a與 電子元件802al具有電性連接的情況來說，如此可爭取單一晶片內更多的可配線空間，避 免上述因內部線路集成度過高，可能造成的信號干擾或是短路等問題；或以外延線804a不 與電子元件802al具有電性連接的情況來說，可視需求單獨設計外延線804a其他的特殊功 能。
[0071] 請繼續(xù)參照圖10至圖13,圖10至圖13是本發(fā)明第二實施例的晶圓級晶片加工的 制造方法，其中各步驟中所形成結構的示意圖，為清楚說明并方便與前文對照，圖10至圖 13均如同圖8A與圖8B，以相鄰兩片晶片802a作為例示說明單位，但不以此為限，即以下如 圖10至圖13中的結構示意圖，可視需求類推適用至整片晶圓中所有晶片802a之間。
[0072] 首先請參照圖10,在圖10中顯示本發(fā)明第二實施例的局部（如同圖8A中本實施 例晶圓級晶片陣列800的局部俯視圖所不），提供一半導體晶圓802,半導體晶圓802具有 至少二個彼此相鄰排列的晶片802a，亦如同圖8A中沿AA'線剖面的圖8B所示，半導體晶圓 802還具有承載層802b，而各晶片802a具有一上表面US及一下表面DS，在各晶片802a包 含電子元件802al以及外延線804a，電子元件802al以及外延線804a均位于各晶片802a 的上表面US處且均由承載層802b所覆蓋，外延線804a電性連接電子元件802al的晶片 802a內部線路的一部分，如圖10所示，外延線804a通過承載層802b向二晶片802a之間 延伸，換言之，外延線804a是由晶片802a中電子元件802al往切割道SL附近的晶片802a 的邊緣延伸的導線，此外，可選擇性地貼附承載基板812于承載層802b上以作為后續(xù)制作 過程中，半導體晶圓802中各晶片802a位置固定及支撐，其中承載基板812例如可以是玻 璃基板，但不以此為限。其中值得注意的是，兩晶片802a各自的外延線804a各自延伸至半 導體晶圓802內的兩個外延線保護區(qū)804'內部且各自的外延線804a不延伸超過各該晶片 802a的預定邊界（即切割道SL)，外延線保護區(qū)804'具有一寬度《3,《3的實際寬度可視 外延線804a在半導體晶圓802內布線范圍需求不同而做適度的設計調整。接著，微影蝕刻 該半導體晶圓的背面，以在二相鄰晶片802a之間形成三個凹部808,如圖10所示，所形成 的三個凹部808兩兩之間的距離為w4,其中，w4實質上大于w3，w4的實際寬度配合前述w3 的設計，以微影蝕刻的方式做精準的調控，即可制得圖10中所顯示的本發(fā)明第一實施例的 局部。此外為便于說明，本實施例所例示是對稱于切割道SL的兩塊大小相同的外延線保護 塊804,但不限于此，即可視實際應用需求做對應的不對稱設計，只需搭配適當的微影蝕刻 制程調整即可。
[0073] 接著請參照圖11，全面蝕刻圖10中所顯示的本發(fā)明第二實施例的局部半導體晶 圓802的背面，使在兩晶片802a之間原本的三個凹部808擴大并彼此結合成一個晶片間溝 槽806,并且使兩個外延線保護區(qū)804'完全暴露出來，形成兩塊外延線保護塊804,其中值 得注意的是，各晶片802a的外延線804a在經過此一全面蝕刻步驟后，仍各自完整包覆于承 載層802b以及各自的外延線保護塊804的內部而不暴露出來，其中，晶片802a經本步驟的 全面蝕刻后的厚度是h2,而外延線保護塊804經本步驟的全面蝕刻后的厚度則是hl，本發(fā) 明第二實施例和前述的第一實施例不同之處在于：通過微影蝕刻先形成三個凹部，即可在 下一步驟的全面蝕刻完成后，形成兩塊獨立彼此不接觸的外延線保護塊804,如此便使后續(xù) 切割制程中的切割道由外延線保護塊804之間通過，而不切割到任一外延線保護塊804。然 而為求后續(xù)分割各晶片102a能順利進行，hi還是可以制作為h2的十分之一到二十分之一， 以使切割刀有充足空間下刀進行切割，其制作細節(jié)包括選定適當的蝕刻制程參數，包含蝕 刻劑以及蝕刻時間等，針對不同設計可采取不同的全面蝕刻方式對應。而本發(fā)明第二實施 例的制造方法和前述的第一實施例具有相同特征，即通過前述的微影蝕刻搭配本步驟的全 面蝕刻，即可使本發(fā)明第二實施例的晶片間溝槽806中形成特殊的地形（h2大于hi)，一般 而言，形成此一具有高低差溝槽通常需要兩步驟的微影蝕刻制程搭配方可完成，然而在本 發(fā)明第二實施例的制造方法中，卻是利用蝕刻制程常見的負載效應（loading effect)制作 出如圖11所示的晶片間溝槽806中具有高低差的地形。所謂負載效應（loading effect) 是指當被蝕刻材質裸露在反應氣體電漿或溶液時，裸露面積較大者蝕刻速率較裸露面積較 小者為慢的情形，如同圖10所示，本發(fā)明第二實施例的制造方法先以微影蝕刻的方式，在 兩相鄰晶片802a之間形成了三個凹部808,即造成位于三個凹部808兩兩之間的半導體晶 圓102背面裸露面積，大于其他部分的半導體晶圓102背面裸露面積，據此，于本步驟的全 面蝕刻制程中，位于三個凹部808兩兩之間的半導體晶圓102背面被蝕刻的速度會快于其 他部分的半導體晶圓102背面，如此便可形成如同前述h2大于hi的特殊地形，而不需要另 一道微影蝕刻制程，據此，本發(fā)明第二實施例的制造方法較傳統(tǒng)兩道微影蝕刻的方式，不但 制程更為簡便，同時亦省去傳統(tǒng)兩步驟的微影蝕刻制程中，另一道光罩的龐大成本。
[0074] 此外，本發(fā)明第二實施例的制造方法亦可進一步將各晶片802a制作為晶片封裝 體，如圖12所示，其中在全面蝕刻半導體晶圓802的背面以形成圖11的結構之后，進一步 依序形成絕緣層102a5、導電層102a6、封裝層102a7以及至少一焊球102a8于半導體晶圓 102的背面，以完成二晶片102a的封裝體，而上述各層的相對位置以及連結關系如同前述， 故在此使用相同元件符號亦不重復描述。在半導體晶圓802上各晶片802a均完成晶片封 裝體結構后，沿二晶片802a之間的切割道SL于該半導體晶圓802的背面切割，以分離二晶 片的封裝體，其中值得注意的是，切割道SL由外延線保護塊804之間經過，如此更可確保外 延線804a于切割制程中不至損傷，換句話說，分割完成后的各晶片封裝體所具有的外延線 804a仍被完整包覆于外延線保護塊804內部。
[0075] 最后要強調的是，本發(fā)明所揭示晶圓級晶片陣列、晶片封裝體以及晶圓級晶片加 工的制造方法，各晶片之間的晶片間溝槽具有特殊的地形，使各晶片內部有一部分線路得 以配線于晶片邊緣處的晶片間溝槽，并由該處晶圓經蝕刻后所形成的厚度較薄的保護塊妥 善保護起來，以爭取單一晶片內更多的可配線空間，避免上述因應內部線路集成度過高，可 能造成的信號干擾或是短路等問題，同時，因為保護塊厚度較薄，所以能在不影響后續(xù)分割 制程的前提之下，順利分割晶圓內的各晶片或是各晶片封裝體，且在制造方法上應用微影 蝕刻搭配全面蝕刻，即可完成上述具有保護塊的晶片間溝槽特殊地形，具有制程簡化以及 成本低廉的功效。
[0076] 以上所述僅為本發(fā)明較佳實施例，然其并非用以限定本發(fā)明的范圍，任何熟悉本 項技術的人員，在不脫離本發(fā)明的精神和范圍內，可在此基礎上做進一步的改進和變化，因 此本發(fā)明的保護范圍當以本申請的權利要求書所界定的范圍為準。
【權利要求】
1. 一種晶圓級晶片加工的制造方法，其特征在于，包含： 提供一半導體晶圓，該半導體晶圓上具有彼此相鄰的至少二晶片以及覆蓋該至少二晶 片的一承載層，各該晶片具有至少一電子元件以及配置于該半導體晶圓內的至少一外延線 保護區(qū)的至少一外延線； 微影蝕刻該半導體晶圓的背面，以在該至少二晶片之間形成至少兩個凹部；以及 全面蝕刻該半導體晶圓的背面，使在該至少二晶片之間的該至少兩個凹部擴大并彼此 結合成一晶片間溝槽，以使該外延線保護區(qū)暴露出來形成至少一外延線保護塊。
2. 根據權利要求1的晶圓級晶片加工的制造方法，其特征在于，在全面蝕刻該半導體 晶圓的背面步驟之后，進一步包含： 于該半導體晶圓的背面依序形成一絕緣層、一導電層、一封裝層以及至少一焊球，以完 成該至少二晶片的封裝體；以及 沿該至少二晶片之間的一切割道于該半導體晶圓的背面切割，以分離該至少二晶片的 封裝體， 其中，該切割道不經過該外延線。
3. 根據權利要求2的晶圓級晶片加工的制造方法，其特征在于，在微影蝕刻該半導體 晶圓的背面的步驟中，在該至少二晶片之間形成兩個該凹部，在全面蝕刻該半導體晶圓的 背面的步驟中形成一個該外延線保護塊，在沿該至少二晶片之間的切割道于該半導體晶圓 的背面切割的步驟中，該切割道通過該外延線保護塊。
4. 根據權利要求2的晶圓級晶片加工的制造方法，其特征在于，在微影蝕刻該半導體 晶圓的背面的步驟中，在該至少二晶片之間形成三個該凹部，在全面蝕刻該半導體晶圓的 背面的步驟中形成二個該外延線保護塊，在沿該至少二晶片之間的切割道于該半導體晶圓 的背面切割的步驟中，該切割道由該二個外延線保護塊之間通過而不通過任一該外延線保 護塊。
5. 根據權利要求1的晶圓級晶片加工的制造方法，其特征在于，該外延線保護塊的厚 度與該晶片的厚度比是〇. 05?0. 1。
6. 根據權利要求1的晶圓級晶片加工的制造方法，其特征在于，在提供半導體晶圓的 步驟和微影蝕刻該半導體晶圓的背面的步驟之間，進一步包含： 于該承載層上貼附一承載基板。
7. 根據權利要求6的晶圓級晶片加工的制造方法，其特征在于，該承載基板是一玻璃 基板。
8. 根據權利要求1的晶圓級晶片加工的制造方法，其特征在于，該電子元件包括一集 成電路兀件、一光電兀件、一微機電兀件或一表面聲波兀件。
9. 根據權利要求1的晶圓級晶片加工的制造方法，其特征在于，該承載層包括氧化硅、 氮化硅或氮氧化硅。
10. -種晶圓級晶片陣列，其特征在于，包含： 一半導體晶圓，具有相鄰排列的至少二晶片以及一承載層，各該晶片具有一上表面及 一下表面，且包含位于該上表面的至少一電子元件，該承載層覆蓋各該晶片的上表面；以及 至少一外延線保護塊，配置于該承載層之下且位于該至少二晶片之間，該外延線保護 塊的厚度小于該晶片的厚度， 其中，該外延線保護塊內部具有至少一外延線。
11. 根據權利要求10的晶圓級晶片陣列，其特征在于，該外延線的一部分通過該承載 層與該電子元件電性連接。
12. 根據權利要求10的晶圓級晶片陣列，其特征在于，該外延線是不與該電子元件電 性連接的一獨立線路。
13. 根據權利要求10的晶圓級晶片陣列，其特征在于，進一步包含： 至少一切割道，位于該至少二晶片之間，其中，該切割道不經過該外延線。
14. 根據權利要求10的晶圓級晶片陣列，其特征在于，各該晶片進一步包含： 一連接墊結構，電性連接于該電子元件； 多個孔洞，自該晶片的該下表面朝該上表面延伸，所述孔洞接觸該連接墊結構且露出 該連接墊結構的一部分； 一絕緣層，自該半導體晶片的該下表面朝該上表面延伸，部分的該絕緣層位于所述孔 洞之中； 一導電層，位于該絕緣層下且自該半導體晶片的該下表面朝該上表面延伸，部分的該 導電層位于所述孔洞之中，其中，位于所述孔洞內的該導電層通過該連接墊結構電性連接 該電子元件；以及 一封裝層，形成于該導電層之下。
15. 根據權利要求10的晶圓級晶片陣列，其特征在于，該外延線保護塊的厚度與該晶 片的厚度比是0.05?0. 1。
16. 根據權利要求10的晶圓級晶片陣列，其特征在于，該電子元件包括一集成電路元 件、一光電兀件、一微機電兀件或一表面聲波兀件。
17. 根據權利要求10的晶圓級晶片陣列，其中該承載層包括氧化硅、氮化硅或氮氧化 硅。
18. -種晶片封裝體，其特征在于，包含： 一承載層，具有一中央區(qū)以及一周邊區(qū)，該中央區(qū)由該周邊區(qū)所圈繞； 一半導體晶片，對應于該中央區(qū)并配置于該承載層下方，具有一上表面及一下表面，且 具有設置于該上表面且為該承載層所覆蓋的至少一電子元件、以及電性連接于該電子元件 的至少一連接墊結構； 多個孔洞，所述孔洞自該半導體晶片的該下表面朝該上表面延伸，所述孔洞接觸該連 接墊結構且露出該連接墊結構的一部分； 一絕緣層，自該半導體晶片的該下表面朝該上表面延伸，部分的該絕緣層位于所述孔 洞之中； 一導電層，位于該絕緣層下且自該半導體晶片的該下表面朝該上表面延伸，部分的該 導電層位于所述孔洞之中，其中，位于所述孔洞內的該導電層通過該連接墊結構電性連接 該電子元件； 一封裝層，形成于該導電層之下； 至少一外延線保護塊，對應于該周邊區(qū)配置于該承載層下方；以及 至少一外延線，配置于該外延線保護塊內。
19. 根據權利要求18的晶片封裝體，其特征在于，該外延線的一部分通過該承載層與 該電子元件電性連接。
20. 根據權利要求18的晶片封裝體，其特征在于，該外延線是不與該電子元件電性連 接的一獨立線路。
21. 根據權利要求18的晶片封裝體，其特征在于，該外延線保護塊的厚度與該晶片的 厚度比是0.05?0. 1。
22. 根據權利要求18的晶片封裝體，其特征在于，該電子元件包括一集成電路元件、一 光電兀件、一微機電兀件或一表面聲波兀件。
23. 根據權利要求18的晶片封裝體，其特征在于，該承載層包括氧化硅、氮化硅或氮氧 化硅。
【文檔編號】H01L21/78GK104112659SQ201410158402
【公開日】2014年10月22日 申請日期:2014年4月18日 優(yōu)先權日:2013年4月19日
【發(fā)明者】張峻維, 陳瑰瑋, 鄭家明, 林佳升, 陳鍵輝, 劉滄宇 申請人:精材科技股份有限公司