半導(dǎo)體封裝的制作方法
【專利摘要】實(shí)施方式的半導(dǎo)體封裝具有：基板、第一半導(dǎo)體芯片、第一線、第一模鑄材料、第二半導(dǎo)體芯片、第三半導(dǎo)體芯片、第二線及第二模鑄材料。所述基板具有第一、第二焊盤。所述第一半導(dǎo)體芯片設(shè)置于所述基板上。所述第一線將所述第一焊盤和所述第一半導(dǎo)體芯片電連接。所述第一模鑄材料將所述基板上的所述第一半導(dǎo)體芯片及所述第一線密封。所述第二半導(dǎo)體芯片設(shè)置于所述第一模鑄材料上。所述第三半導(dǎo)體芯片設(shè)置于所述第二半導(dǎo)體芯片上。所述第二線將所述第二焊盤和所述第二半導(dǎo)體芯片電連接。所述第二模鑄材料將所述基板上的所述第一模鑄材料、所述第二、第三半導(dǎo)體芯片及所述第二線密封。
【專利說(shuō)明】半導(dǎo)體封裝
[0001]本申請(qǐng)以美國(guó)臨時(shí)專利申請(qǐng)61/874540號(hào)(申請(qǐng)日:2013年9月6日)為基礎(chǔ)并享受其優(yōu)先權(quán)。本申請(qǐng)通過(guò)參照該在先申請(qǐng)而包括其全部?jī)?nèi)容。

【技術(shù)領(lǐng)域】
[0002]本發(fā)明涉及半導(dǎo)體封裝。

【背景技術(shù)】
[0003]近年來(lái)，將多個(gè)半導(dǎo)體芯片在一個(gè)封裝內(nèi)密封的多芯片封裝(MCP) (Mult1-chippackage)以移動(dòng)設(shè)備等電子設(shè)備為中心而被廣泛使用。例如，將NAND閃存及其控制器配置于基板上并將這些元件用模鑄材料密封的模鑄型半導(dǎo)體封裝正在產(chǎn)品化。


【發(fā)明內(nèi)容】

[0004]本發(fā)明提供外形尺寸小的半導(dǎo)體封裝。
[0005]實(shí)施方式的半導(dǎo)體封裝具有:基板、第一半導(dǎo)體芯片、第一線、第一模鑄材料、第二半導(dǎo)體芯片、第三半導(dǎo)體芯片、第二線及第二模鑄材料。所述基板具有第一、第二焊盤。所述第一半導(dǎo)體芯片設(shè)置于所述基板上。所述第一線將所述第一焊盤和所述第一半導(dǎo)體芯片電連接。所述第一模鑄材料將所述基板上的所述第一半導(dǎo)體芯片及所述第一線密封。所述第二半導(dǎo)體芯片設(shè)置于所述第一模鑄材料上。所述第三半導(dǎo)體芯片設(shè)置于所述第二半導(dǎo)體芯片上。所述第二線將所述第二焊盤和所述第二半導(dǎo)體芯片電連接。所述第二模鑄材料將所述基板上的所述第一模鑄材料、所述第二、第三半導(dǎo)體芯片及所述第二線密封。

【專利附圖】

【附圖說(shuō)明】
[0006]圖1是第一實(shí)施方式的半導(dǎo)體封裝的俯視圖。
[0007]圖2是沿圖1中的所述半導(dǎo)體封裝的2-2線的剖視圖。
[0008]圖3是所述第一實(shí)施方式的第一變形例的半導(dǎo)體封裝的剖視圖。
[0009]圖4是所述第一實(shí)施方式的第二變形例的半導(dǎo)體封裝的剖視圖。
[0010]圖5是第二實(shí)施方式的半導(dǎo)體封裝的剖視圖。
[0011]圖6是所述第二實(shí)施方式的第一變形例的半導(dǎo)體封裝的剖視圖。
[0012]圖7是所述第二實(shí)施方式的第二變形例的半導(dǎo)體封裝的剖視圖。
[0013]圖8是所述第二實(shí)施方式的第三變形例的半導(dǎo)體封裝的剖視圖。
[0014]圖9是第三實(shí)施方式的半導(dǎo)體封裝的剖視圖。
[0015]圖10是所述第三實(shí)施方式的第一變形例的半導(dǎo)體封裝的剖視圖。
[0016]圖11是所述第三實(shí)施方式的第二變形例的半導(dǎo)體封裝的剖視圖。
[0017]圖12是所述第三實(shí)施方式的第三變形例的半導(dǎo)體封裝的剖視圖。
[0018]圖13是第四實(shí)施方式的控制器芯片和NAND芯片的俯視圖。
[0019]圖14是比較例的控制器芯片和NAND芯片的俯視圖。
[0020]圖15是概要地表示所述實(shí)施方式的基板的SATA信號(hào)的布線層的剖視圖。
[0021]圖16A是表示所述實(shí)施方式的半導(dǎo)體封裝的焊料球的排列的仰視圖。
[0022]圖16B是所述實(shí)施方式的半導(dǎo)體封裝的側(cè)視圖。
[0023]圖16C是圖2所示的所述半導(dǎo)體封裝的俯視圖。
[0024]圖17是所述實(shí)施方式的半導(dǎo)體封裝的焊料球的排列的概要圖。
[0025]圖18是具有所述實(shí)施方式的半導(dǎo)體封裝的電子設(shè)備的框圖。
[0026]圖19是表示所述半導(dǎo)體封裝10的構(gòu)成的框圖。

【具體實(shí)施方式】
[0027]下面參照附圖來(lái)說(shuō)明實(shí)施方式。在以下的說(shuō)明中，對(duì)于具有相同功能及構(gòu)成的構(gòu)成要素，標(biāo)注相同標(biāo)記，且僅在必要的情況下進(jìn)行重復(fù)說(shuō)明。此外，以下所示的各實(shí)施方式僅是例示用于使該實(shí)施方式的技術(shù)思想具體化的裝置和/或方法，并沒有將構(gòu)成部件的材質(zhì)、形狀、結(jié)構(gòu)及配置等限定于下述內(nèi)容。
[0028](第一實(shí)施方式)
[0029]圖1是第一實(shí)施方式的半導(dǎo)體封裝的俯視圖。圖2是沿圖1中的所述半導(dǎo)體封裝的2-2線的剖視圖。
[0030]半導(dǎo)體封裝10具備:基板11、控制器芯片12、NAND芯片13A、13B、13C、13D、線14、15A、15B、15C、15D、模鑄材料16、17、安裝膜18、19A、19B、19C、19D及焊料球21。再有，在圖1中省略了線。所述NAND芯片13A-13D是形成有NAND閃存的半導(dǎo)體芯片?？刂破餍酒?2是形成有控制所述NAND閃存的動(dòng)作的控制器的半導(dǎo)體芯片。
[0031]NAND閃存可以采用在一個(gè)單元記錄一位(比特)的單層單元(SLC)方式，也可以采用在一個(gè)單元記錄兩位以上的多層單元(MLC)方式。各NAND芯片13A、13B、13C、13D的外形尺寸是例如12 X 10mm。控制器芯片12的外形尺寸是例如6 X 6mm。NAND芯片13A、13B、13C、13D及控制器芯片12的大小并不限于此。各NAND芯片13A、13B、13C、13D的厚度可以相同，也可以不同。
[0032]在所述基板11上，配置有控制器芯片12?？刂破餍酒?2通過(guò)安裝膜18而固定于基板11上。在控制器芯片12的焊盤和基板11的焊盤之間，結(jié)合有線14。線14將控制器芯片12的焊盤和基板11的焊盤間電連接?？刂破餍酒?2的焊盤例如分別沿控制器芯片12的四邊配置。例如，沿第一邊配置有第一焊盤組，沿第二邊配置有第二焊盤組，沿第三邊配置有第三焊盤組，沿第四邊配置有第四焊盤組。
[0033]在所述基板11上，形成有將控制器芯片12及線14密封的模鑄材料16。通過(guò)將基板11上的控制器芯片12及線14用模鑄材料16密封，而保護(hù)控制器芯片12及線14免受來(lái)自外部的應(yīng)力、潮氣、污染物質(zhì)等的影響?？墒褂煤癜惭b膜來(lái)代替模鑄材料16。通過(guò)以上結(jié)構(gòu)，而形成將控制器芯片12密封的模鑄型半導(dǎo)體封裝(第一模鑄封裝(? — > K 〃 ^
一夕))。
[0034]在所述模鑄材料16上，將NAND芯片13Α、13Β、13C、13D分別在一端方向上偏移焊盤區(qū)域并進(jìn)行層疊。S卩、NAND芯片13Α通過(guò)安裝膜19Α而固定于模鑄材料16上。NAND芯片13Β通過(guò)安裝膜19Β而固定于NAND芯片13Α上。NAND芯片13C通過(guò)安裝膜19C而固定于NAND芯片13Β上。再有，NAND芯片13D通過(guò)安裝膜19D而固定于NAND芯片13C上。
[0035]在NAND芯片13Α的焊盤和基板11的焊盤之間，結(jié)合有線15Α。NAND芯片13Α的焊盤例如僅沿NAND芯片13Α的一邊配置。線15Α將NAND芯片13Α的焊盤和基板11的焊盤間電連接。在NAND芯片13B的焊盤和NAND芯片13A的焊盤之間，結(jié)合有線15B。NAND芯片13B的焊盤例如僅沿與NAND芯片13A的焊盤相同側(cè)的一邊配置。線15B將NAND芯片13B的焊盤和NAND芯片13A的焊盤間電連接。
[0036]在NAND芯片13C的焊盤和NAND芯片13B的焊盤之間，結(jié)合有線15C。NAND芯片13C的焊盤例如僅沿與NAND芯片13B的焊盤相同側(cè)的一邊配置。線15C將NAND芯片13C的焊盤和NAND芯片13B的焊盤間電連接。再有，在NAND芯片13D的焊盤和NAND芯片13C的焊盤之間，結(jié)合有線15D。NAND芯片13D的焊盤例如僅沿與NAND芯片13C的焊盤相同側(cè)的一邊配置。線15D將NAND芯片13D的焊盤和NAND芯片13C的焊盤間電連接。
[0037]在所述基板11上，形成有將模鑄材料16、NAND芯片13A-13D及線15A-1?密封的模鑄材料17。通過(guò)將基板11上的所述NAND芯片13A-13D及線15A-1?用模鑄材料17密封，而保護(hù)這些NAND芯片及線免受來(lái)自外部的應(yīng)力、潮氣、污染物質(zhì)等的影響。再有，在基板11的、與形成有模鑄材料17的面相對(duì)的背面，形成有外部連接用的焊料球21。通過(guò)以上結(jié)構(gòu)，而形成將NAND芯片13A-13D密封的模鑄型半導(dǎo)體封裝(第二模鑄封裝)。
[0038]在所述基板11，根據(jù)需要而使用多層的布線基板。所述模鑄材料16、17可以是含有相同材料的樹脂，也可以是含有不同材料的樹脂。模鑄材料16使用結(jié)合用的樹脂。模鑄材料17使用壓鑄模(卜9 7 7 7 ? — > F )用的樹脂。在使用結(jié)合用的樹脂的情況下，可設(shè)置將應(yīng)成形的模鑄材料的外形包圍的框，并向框內(nèi)噴吐樹脂。如果如上述那樣設(shè)置框來(lái)噴吐樹脂，則樹脂大體上不會(huì)流到端部，可保持模鑄材料的中央部的平坦性。模鑄材料16、17還可使用模具來(lái)成形。如果使用模具，則優(yōu)選保持模鑄材料的上表面的平坦性。模鑄材料17還可通過(guò)壓縮成形來(lái)成形。
[0039]所述第一實(shí)施方式的半導(dǎo)體封裝10具有以下結(jié)構(gòu):基板11上的控制器芯片12由模鑄材料16密封，且模鑄材料16上的、層疊的NAND芯片13A-13D由模鑄材料17密封。這樣，通過(guò)在控制器芯片12上配置層疊的NAND芯片13A-13D，與將控制器芯片12和NAND芯片13A-13D平置的情況相比，能減小半導(dǎo)體封裝的外形尺寸。再有，在將控制器芯片12的焊盤沿四邊配置的情況下，難以在控制器芯片12上直接層疊NAND芯片，因此采用本實(shí)施方式的半導(dǎo)體封裝的結(jié)構(gòu)更優(yōu)選。
[0040]圖3是表示所述第一實(shí)施方式的第一變形例的半導(dǎo)體封裝的結(jié)構(gòu)的剖視圖。
[0041]半導(dǎo)體封裝20還具有比所述NAND芯片13Α、13Β、13C、13D外形尺寸大的NAND芯片22A、22B、22C、22D及安裝膜23A、23B、23C、23D。在所述模鑄材料16上，層疊有NAND芯片22A、22B、22C、22D。再有，控制器芯片12的外形尺寸和NAND芯片22A-22D的外形尺寸可大體相同，或者，NAND芯片22A-22D的外形尺寸可比控制器芯片12的外形尺寸大。
[0042]NAND芯片22A通過(guò)安裝膜23A固定于模鑄材料16上。NAND芯片22B通過(guò)安裝膜23B而固定于NAND芯片22A上。NAND芯片22C通過(guò)安裝膜23C而固定于NAND芯片22B上。再有，NAND芯片22D通過(guò)安裝膜23D而固定于NAND芯片22C上。如圖3所示，NAND芯片22A-22D從模鑄材料16的側(cè)面突出。換言之，在將基板11、控制器芯片12、NAND芯片22A-22D、模鑄材料16、17剖開的剖面中，NAND芯片22A-22D從模鑄材料16突出。其他構(gòu)成及效果與圖2所示的半導(dǎo)體封裝相同。
[0043]再有，可以如第一實(shí)施方式那樣僅一部分NAND芯片(上側(cè)兩個(gè)NAND芯片13C、13D)從模鑄材料16的側(cè)面突出，或者，也可如第一變形例那樣全部NAND芯片22A-22D都從模鑄材料16的側(cè)面突出，或者，還可任何NAND芯片22A-22D均不從模鑄材料16的側(cè)面突出。這可根據(jù)NAND芯片13A-13D、22A-22D的外形尺寸、控制器芯片12的外形尺寸等來(lái)決定。
[0044]圖4是表示所述第一實(shí)施方式的第二變形例的半導(dǎo)體封裝的結(jié)構(gòu)的剖視圖。
[0045]半導(dǎo)體封裝30還具有在基板11上配置的電子部件24?；?1上的電子部件24由模鑄材料17密封。電子部件24包括振蕩器、溫度傳感器、EEPR0M、芯片電阻、芯片電容器等。電子部件24通過(guò)例如在基板11的表層或內(nèi)層構(gòu)成的布線而與控制器芯片12、NAND芯片13A-13D等連接。其他構(gòu)成及效果與圖2所示的半導(dǎo)體封裝相同。
[0046](第二實(shí)施方式)
[0047]在第二實(shí)施方式中，說(shuō)明了將基板11上的控制器芯片和DRAM芯片用模鑄材料密封且還將所述密封材料上的NAND芯片用模鑄材料密封的例子。
[0048]圖5是表示第二實(shí)施方式的半導(dǎo)體封裝的結(jié)構(gòu)的剖視圖。
[0049]半導(dǎo)體封裝40還具有DRAM芯片25、安裝膜26、線27及模鑄材料28。DRAM芯片25是形成有動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)的半導(dǎo)體芯片。再有，不限于DRAM，也可形成有靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)、磁阻隨機(jī)存取存儲(chǔ)器(MRAM)等。DRAM芯片25的外形尺寸例如比NAND芯片13A-13D和/或控制器芯片12小。但是，根據(jù)所需的DRAM的容量，也可比NAND芯片13A-13D和/或控制器芯片12大。
[0050]在所述基板11上，配置有控制器芯片12及DRAM25?？刂破餍酒?2通過(guò)安裝膜18固定于基板11上。在控制器芯片12的焊盤和基板11的焊盤之間，結(jié)合有線14。DRAM芯片25通過(guò)安裝膜26固定于基板11上。在DRAM芯片25的焊盤和基板11的焊盤之間，結(jié)合有線27。DRAM芯片25的焊盤例如沿芯片的中心線配置(中心焊盤)。線27將DRAM芯片25的焊盤和基板11的焊盤間電連接。
[0051]在所述基板11上，形成有將控制器芯片12、DRAM芯片25及線14、27密封的模鑄材料28。通過(guò)將基板11上的控制器芯片12、DRAM芯片25及線14、27用模鑄材料28密封，而保護(hù)控制器芯片12、DRAM芯片25及線14、27免受來(lái)自外部的應(yīng)力、潮氣、污染物質(zhì)等的影響。通過(guò)以上結(jié)構(gòu)，而形成將控制器芯片12及DRAM芯片25密封的模鑄型半導(dǎo)體封裝
(第一模鑄封裝)。
[0052]在所述模鑄材料28上，層疊有NAND芯片13A、13B、13C、13D。NAND芯片13A通過(guò)安裝膜19A而固定于模鑄材料28上。NAND芯片13B通過(guò)安裝膜19B而固定于NAND芯片13A上。NAND芯片13C通過(guò)安裝膜19C而固定于NAND芯片13B上。再有，NAND芯片13D通過(guò)安裝膜19D而固定于NAND芯片13C上。
[0053]在NAND芯片13A的焊盤和基板11的焊盤之間，結(jié)合有線15A。在NAND芯片13B的焊盤和NAND芯片13A的焊盤之間，結(jié)合有線15B。在NAND芯片13C的焊盤和NAND芯片13B的焊盤之間，結(jié)合有線15C。再有，在NAND芯片13D的焊盤和NAND芯片13C的焊盤之間，結(jié)合有線15D。
[0054]在所述基板11上，形成有將模鑄材料28、NAND芯片13A-13D及線15A-1?密封的模鑄材料17。通過(guò)將基板11上的所述NAND芯片13A-13D及線15A-1?用模鑄材料17密封，而保護(hù)該NAND芯片及線免受來(lái)自外部的應(yīng)力、潮氣、污染物質(zhì)等的影響。再有，在基板11的、與形成有模鑄材料17的面相對(duì)的背面，形成有外部連接用的焊料球21。通過(guò)以上結(jié)構(gòu)，而形成將NAND芯片13A-13D密封的模鑄型半導(dǎo)體封裝(第二模鑄封裝)。
[0055]所述第二實(shí)施方式的半導(dǎo)體封裝40具有以下結(jié)構(gòu):基板11上的控制器芯片12和DRAM芯片25由模鑄材料28密封，且模鑄材料28上的、層疊的NAND芯片13A-13D由模鑄材料17密封。這樣，即使在基板11上配置DRAM芯片25的情況下，通過(guò)在控制器芯片12上配置層疊的NAND芯片13A-13D，而能減小半導(dǎo)體封裝的外形尺寸。其他構(gòu)成及效果與圖2所示的第一實(shí)施方式相同。再有，在將DRAM25的焊盤沿中心線配置(中心焊盤)的情況下，難以在DRAM芯片25上直接層疊NAND芯片13A-13D，因此采用本實(shí)施方式的半導(dǎo)體封裝的結(jié)構(gòu)更優(yōu)選。
[0056]圖6是表示所述第二實(shí)施方式的第一變形例的半導(dǎo)體封裝的結(jié)構(gòu)的剖視圖。
[0057]半導(dǎo)體封裝50還具有比所述NAND芯片13A-13D外形尺寸大的NAND芯片22A-22D及安裝膜23A-23D。在所述模鑄材料28上，層疊有NAND芯片22A-22D。再有，如圖6所示，NAND芯片22A-22D重疊至DRAM芯片25的上方。其他構(gòu)成及效果與圖5所示的第二實(shí)施方式相同。
[0058]圖7是表示所述第二實(shí)施方式的第二變形例的半導(dǎo)體封裝的結(jié)構(gòu)的剖視圖。
[0059]半導(dǎo)體封裝60還具有配置于基板11上的電子部件24?；?1上的電子部件24由模鑄材料17密封。電子部件24包括振蕩器、溫度傳感器、EEPR0M、電阻、電容器等。其他構(gòu)成及效果與圖5所示的第二實(shí)施方式相同。
[0060]圖8是表示所述第二實(shí)施方式的第三變形例的半導(dǎo)體封裝的結(jié)構(gòu)的剖視圖。在圖5所示的第二實(shí)施方式中，將控制器芯片12和DRAM芯片25用同一模鑄材料28密封，但是，在該第三變形例中沒有將DRAM芯片25用模鑄材料28密封，而是用模鑄材料17密封。
[0061]在所述基板11上，配置有控制器芯片12及DRAM芯片25?？刂破餍酒?2通過(guò)安裝膜18而固定于基板11上。DRAM芯片25通過(guò)安裝膜26而固定于基板11上。再有，在所述基板11上，形成有將控制器芯片12及線14密封的模鑄材料16。
[0062]在所述模鑄材料16上，層疊有NAND芯片13A-13D。在所述基板11上，形成有將模鑄材料16、NAND芯片13A-13D、DRAM芯片25及線15A_15D、27密封的模鑄材料17。通過(guò)將基板11上的NAND芯片13A-13D、DRAM芯片25及線15A_15D、27用模鑄材料17密封，而保護(hù)該NAND芯片、DRAM芯片及線免受來(lái)自外部的應(yīng)力、潮氣、污染物質(zhì)等的影響。
[0063]所述第三變形例的半導(dǎo)體封裝70具有以下結(jié)構(gòu):基板11上的控制器芯片12由模鑄材料16密封，且模鑄材料16上的、層疊的NAND芯片13A-13D及DRAM芯片25由模鑄材料17密封。這樣，即使在基板11上配置DRAM芯片25的情況下，通過(guò)在控制器芯片12上配置層疊的NAND芯片13A-13D，而能減小半導(dǎo)體封裝的外形尺寸。其他構(gòu)成及效果與圖5所示的第二實(shí)施方式相同
[0064](第三實(shí)施方式)
[0065]在第三實(shí)施方式中，說(shuō)明了在模鑄材料上層疊更多的NAND芯片并將這些芯片用模鑄材料密封的例子。
[0066]圖9是表示第三實(shí)施方式的半導(dǎo)體封裝的結(jié)構(gòu)的剖視圖。
[0067]半導(dǎo)體封裝80還具有NAND芯片13E、13F、13G、13H、安裝膜19E、19F、19G、19H及線15E、15F、15G、15H。
[0068]在所述模鑄材料16上，將NAND芯片13A-13D分別在第一方向上偏移焊盤區(qū)域并進(jìn)行層疊。再有，在NAND芯片13D上，NAND芯片13E-13H分別在與所述第一方向相反的第二方向上偏移焊盤區(qū)域并進(jìn)行層疊。換言之，在將基板IUNAND芯片13A-13H、模鑄材料16、17剖開的剖面中，NAND芯片13A-13D在所述剖面的所述第一方向上偏移焊盤區(qū)域量地配置，NAND芯片13E-13H在所述第二方向上偏移焊盤區(qū)域量地分別配置。
[0069]NAND芯片13E通過(guò)安裝膜19E而固定于NAND芯片13D上。NAND芯片13F通過(guò)安裝膜19F而固定于NAND芯片13E上。NAND芯片13G通過(guò)安裝膜19G而固定于NAND芯片13F上。NAND芯片13H通過(guò)安裝膜19H而固定于NAND芯片13G上。再有，在基板11上配置有電子部件24。
[0070]在NAND芯片13E的焊盤和基板11的焊盤之間，結(jié)合有線15E。線15E將NAND芯片13E的焊盤和基板11的焊盤間電連接。在NAND芯片13F的焊盤和NAND芯片13E的焊盤之間，結(jié)合有線15F。線15F將NAND芯片13F的焊盤和NAND芯片13E的焊盤間電連接。
[0071]在NAND芯片13G的焊盤和NAND芯片13F的焊盤之間，結(jié)合有線15G。線15G將NAND芯片13G的焊盤和NAND芯片13F的焊盤間電連接。再有，在NAND芯片13H的焊盤和NAND芯片13G的焊盤之間，結(jié)合有線15H。線15H將NAND芯片13H的焊盤和NAND芯片13G的焊盤間電連接。
[0072]在所述基板11上，形成有將模鑄材料16、NAND芯片13A-13H、線15A-15H及電子部件24密封的模鑄材料17。通過(guò)將基板11上的所述NAND芯片13A-13H、線15A-15H及電子部件24用模鑄材料17密封，而保護(hù)該NAND芯片、線及電子部件免受來(lái)自外部的應(yīng)力、潮氣、污染物質(zhì)等的影響。再有，在基板11的背面，形成有外部連接用的焊料球21。通過(guò)以上結(jié)構(gòu)，而形成模鑄型半導(dǎo)體封裝(模鑄封裝)。其他構(gòu)成及效果與圖2所示的第一實(shí)施方式相同。再有，為了保證所述半導(dǎo)體封裝的厚度較薄，可減小NAND芯片13A-13H的各半導(dǎo)體基板的厚度。
[0073]圖10是表示所述第三實(shí)施方式的第一變形例的半導(dǎo)體封裝的結(jié)構(gòu)的剖視圖。該第一變形例的半導(dǎo)體封裝90是在模鑄材料上層疊更多的NAND芯片并將這些芯片用模鑄材料密封的另一例子，NAND芯片的層疊方式與圖9的結(jié)構(gòu)不同。
[0074]在所述模鑄材料16上，NAND芯片13A-13H分別在第一方向和與所述第一方向相反的第二方向上交替地偏移焊盤區(qū)域并層疊。換言之，在將基板IUNAND芯片13A-13H、模鑄材料28、17剖開的剖面中，NAND芯片13A-13H分別在所述剖面的所述第一方向和所述第二方向上偏移焊盤區(qū)域量地配置。
[0075]在NAND芯片13A的焊盤和基板11的焊盤之間，結(jié)合有線15A。線15A將NAND芯片13A的焊盤和基板11的焊盤間電連接。在NAND芯片13B的焊盤和基板11的焊盤之間，結(jié)合有線15B。線15B將NAND芯片13B的焊盤和基板11的焊盤間電連接。
[0076]在NAND芯片13C的焊盤和基板11的焊盤之間，結(jié)合有線15C。線15C將NAND芯片13C的焊盤和基板11的焊盤間電連接。在NAND芯片13D的焊盤和基板11的焊盤之間，結(jié)合有線15D。線I?將NAND芯片13D的焊盤和基板11的焊盤間電連接。
[0077]在NAND芯片13E的焊盤和基板11的焊盤之間，結(jié)合有線15E。線15E將NAND芯片13E的焊盤和基板11的焊盤間電連接。在NAND芯片13F的焊盤和基板11的焊盤之間，結(jié)合有線15F。線15F將NAND芯片13F的焊盤和基板11的焊盤間電連接。
[0078]在NAND芯片13G的焊盤和基板11的焊盤之間，結(jié)合有線15G。線15G將NAND芯片13G的焊盤和基板11的焊盤間電連接。再有，在NAND芯片13H的焊盤和基板11的焊盤之間，結(jié)合有線15H。線15H將NAND芯片13H的焊盤和基板11的焊盤間電連接。
[0079]在所述基板11上，形成有將模鑄材料16、NAND芯片13A-13H、線15A-15H及電子部件24密封的模鑄材料17。通過(guò)將基板11上的所述NAND芯片13A-13H、線15A-15H及電子部件24用模鑄材料17密封，而保護(hù)該NAND芯片、線及電子部件免受來(lái)自外部的應(yīng)力、潮氣、污染物質(zhì)等的影響。通過(guò)以上結(jié)構(gòu)，而形成模鑄型半導(dǎo)體封裝(模鑄封裝)。其他構(gòu)成及效果與圖2所示的第一實(shí)施方式相同。
[0080]圖11是表示所述第三實(shí)施方式的第二變形例的半導(dǎo)體封裝的結(jié)構(gòu)的剖視圖。該第二變形例的半導(dǎo)體封裝100是將基板11上的控制器芯片和DRAM芯片用模鑄材料28密封并在所述模鑄材料28上層疊更多的NAND芯片的例子。
[0081]在所述基板11上，配置有控制器芯片12及DRAM25?？刂破餍酒?2通過(guò)安裝膜18而固定于基板11上。DRAM25通過(guò)安裝膜26而固定于基板11上。
[0082]再有，在所述基板11上，形成有將控制器芯片12、DRAM芯片25及線14、27密封的模鑄材料28。通過(guò)將基板11上的控制器芯片12、DRAM芯片25及線14、27用模鑄材料28密封，而保護(hù)控制器芯片12、DRAM芯片25及線14、27免受來(lái)自外部的應(yīng)力、潮氣、污染物質(zhì)等的影響。
[0083]在所述模鑄材料28上，將NAND芯片13A-13D分別在第一方向上偏移焊盤區(qū)域并進(jìn)行層疊。再有，在NAND芯片13D上，NAND芯片13E-13H分別在所述第二方向上偏移焊盤區(qū)域并進(jìn)行層疊。
[0084]在所述基板11上，形成有將模鑄材料28、NAND芯片13A-13H、線15A-15H及電子部件24密封的模鑄材料17。通過(guò)將基板11上的NAND芯片13A-13H、線15A-15H及電子部件24用模鑄材料17密封，而保護(hù)該NAND芯片、線及電子部件免受來(lái)自外部的應(yīng)力、潮氣、污染物質(zhì)等的影響。再有，在基板11的背面，形成有外部連接用的焊料球21。其他構(gòu)成及效果與圖9所示的第三實(shí)施方式相同。
[0085]圖12是表示所述第三實(shí)施方式的第三變形例的半導(dǎo)體封裝的結(jié)構(gòu)的剖視圖。該第三變形例的半導(dǎo)體封裝110是將基板11上的控制器芯片和DRAM芯片用模鑄材料28密封并在所述模鑄材料28上層疊更多的NAND芯片的另一例子，NAND芯片的層疊方式不同。
[0086]在所述基板11上，配置有控制器芯片12及DRAM25。控制器芯片12通過(guò)安裝膜18而固定于基板11上。DRAM25通過(guò)安裝膜26而固定于基板11上。
[0087]再有，在所述基板11上，形成有將控制器芯片12、DRAM芯片25及線14、27密封的模鑄材料28。
[0088]在所述模鑄材料28上，NAND芯片13A-13H分別在所述第一方向和所述第二方向上交替地偏移焊盤區(qū)域并進(jìn)行層疊。
[0089]在所述基板11上，形成有將模鑄材料28、NAND芯片13A-13H、線15A-15H及電子部件24密封的模鑄材料17。通過(guò)將基板11上的所述NAND芯片13A-13H、線15A-15H及電子部件24用模鑄材料17密封，而保護(hù)該NAND芯片、線及電子部件免受來(lái)自外部的應(yīng)力、潮氣、污染物質(zhì)等的影響。通過(guò)以上結(jié)構(gòu)，而形成模鑄型半導(dǎo)體封裝(模鑄封裝)。其他構(gòu)成及效果與圖10所示的第一變形例相同。
[0090](第四實(shí)施方式)
[0091]在第四實(shí)施方式中，說(shuō)明在所述第一一第三實(shí)施方式的控制器芯片12和基板11之間經(jīng)線傳輸串行高級(jí)技術(shù)附件(SATA)標(biāo)準(zhǔn)的信號(hào)(以下記為SATA信號(hào))的情況下降低噪音對(duì)于SATA信號(hào)的的影響的例子。再有，描述所述實(shí)施方式的半導(dǎo)體封裝的端子排列。還有，只要是基于高速接口標(biāo)準(zhǔn)的信號(hào)，就能適用與本實(shí)施方式的半導(dǎo)體封裝的端子排列相同的構(gòu)成，不一定限于SATA標(biāo)準(zhǔn)。例如，可在傳輸串行連接小型計(jì)算機(jī)系統(tǒng)接口(SAS)標(biāo)準(zhǔn)、快捷外設(shè)互聯(lián)(PCIe)標(biāo)準(zhǔn)等的信號(hào)的情況下適用。
[0092]圖13是從上面觀察第四實(shí)施方式的控制器芯片和NAND芯片的圖。此外，圖14是從上面觀察比較例的控制器芯片和NAND芯片的圖。
[0093]如圖14所不,在控制器芯片12的一端,配置有傳輸SATA信號(hào)的線14S。此夕卜,在將控制器芯片12密封的模鑄材料上，層疊有NAND芯片13A、13B。在NAND芯片13B的一端，配置有傳輸信號(hào)的線15B。
[0094]這樣，在線14S和線15B配置于同一端側(cè)的情況下，線14S和線15B重疊，通過(guò)在線15B傳輸?shù)男盘?hào)而使噪音作用于(乗3 )在線14S傳輸?shù)腟ATA信號(hào)。
[0095]于是，在第四實(shí)施方式中，如圖13所示，使NAND芯片13B的線15B的位置旋轉(zhuǎn)90度，以至少使線14S和線15B不重疊。S卩、NAND13AU3B的線15A、15B配置成不與控制器芯片12的線14S重疊。這樣，能降低噪音對(duì)在線14S傳輸?shù)腟ATA信號(hào)施加的影響。
[0096]再有，該例子在NAND芯片的線結(jié)合于相對(duì)的兩端或一端的情況下有效。
[0097]此外，在第一一第三實(shí)施方式的半導(dǎo)體封裝的基板11，也采取對(duì)策以使其他信號(hào)不向SATA信號(hào)的傳輸路施加噪音。在下面對(duì)該對(duì)策進(jìn)行描述。
[0098]圖15是概要地表示所述基板11的SATA信號(hào)的布線層的剖視圖。此處，基板11是具有六個(gè)布線層的多層基板。
[0099]所述基板11的含有焊盤的布線41通過(guò)線與控制器芯片的焊盤連接。布線41形成于第一布線層LI。所述布線41通過(guò)連接材料而連接于第三布線層L3的布線43。布線43通過(guò)連接材料而連接于第六布線層L6的布線45。再有，布線45連接于焊料球21。
[0100]SATA信號(hào)在該布線41、連接材料42、布線43、連接材料44及布線45的傳輸路傳輸。于是，使布線41、43、45的上層或下層的布線層為接地電位層。這樣，將布線41、43、45用接地電位層屏蔽。此外，在布線41、43、45的上層或下層的布線層，沒有形成圖案。通過(guò)該對(duì)策，而降低噪音對(duì)所述傳輸路的SATA信號(hào)的影響。
[0101]此外，圖16A是表示第一一第三實(shí)施方式的半導(dǎo)體封裝的焊料球的排列的仰視圖。圖16B是所述半導(dǎo)體封裝的側(cè)視圖，圖16C是圖2所示的所述半導(dǎo)體封裝的俯視圖。
[0102]如圖16A所示，焊料球21在基板11的背面排列。示意地表示該焊料球21的分布的是圖17。再有，圖17所示的球排列基于JEDEC標(biāo)準(zhǔn)。
[0103]圖17所示的、由區(qū)域31所示的分布是輸入輸出SATA信號(hào)的焊料球。由區(qū)域32所示的分布是用于將在所述半導(dǎo)體封裝產(chǎn)生的熱放出的散熱球(*一7 — 由區(qū)域33所示的分布是輸入輸出信號(hào)的焊料球，由區(qū)域34所示的分布是被供給各種電源電壓的焊料球。再有，由區(qū)域35所示的分布是被供給基準(zhǔn)電壓例如接地電位的焊料球，由區(qū)域36所示的分布是未連接或虛設(shè)、不能進(jìn)行外部連接的焊料球。
[0104]在圖17所示的球排列中，例如，在半導(dǎo)體封裝中需要放熱，因此配置有很多散熱球(*一7 A 40 )。此外，根據(jù)向半導(dǎo)體封裝供給的電流量來(lái)增加電源電壓用的球以使在一個(gè)球流動(dòng)的電流不超過(guò)允許值。
[0105](第五實(shí)施方式)
[0106]所述第一-第四實(shí)施方式的半導(dǎo)體封裝是例如將固態(tài)驅(qū)動(dòng)器(SSD)成為球柵陣列(BGA)的封裝。所述半導(dǎo)體封裝搭載于個(gè)人計(jì)算機(jī)、服務(wù)器、移動(dòng)電話等電子設(shè)備。在第五實(shí)施方式中，表示搭載了所述半導(dǎo)體封裝的電子設(shè)備的一例。
[0107]圖18是表示具有所述半導(dǎo)體封裝的電子設(shè)備的構(gòu)成的框圖。
[0108]電子設(shè)備200具備半導(dǎo)體封裝(此處為SSD) 10、主控制器51及電源電路52。所述半導(dǎo)體封裝10包括SSD，并作為電子設(shè)備200的存儲(chǔ)裝置發(fā)揮功能。電源電路52將電子設(shè)備200工作用的各種電源向主控制器51及半導(dǎo)體封裝10供給。主控制器51控制包括半導(dǎo)體封裝10、電源電路52在內(nèi)的電子設(shè)備200的工作。主控制器51包括例如南橋芯片，且在與半導(dǎo)體封裝10之間發(fā)送接收SATA信號(hào)等。
[0109]圖19是表示所述半導(dǎo)體封裝10的構(gòu)成的框圖。此處，表示了 SSD的構(gòu)成。
[0110]所述半導(dǎo)體封裝10具備控制器芯片12、NAND芯片13A_13D、DRAM芯片25、振蕩器(OSC) 24A、電可擦可編程只讀存儲(chǔ)器(EEPROM) 24B及溫度傳感器24C。
[0111]NAND芯片(NAND閃存)13A-13D是非易失性存儲(chǔ)器，即使不進(jìn)行電源供給的狀態(tài)下也能保存數(shù)據(jù)。DRAM芯片25用于NAND芯片13A-13D的管理信息的保存和/或數(shù)據(jù)的緩存等。振蕩器(OSC) 24A將預(yù)定頻率的工作信號(hào)向控制器供給。EEPR0M24B將控制程序等作為固定信息儲(chǔ)存。溫度傳感器24C檢測(cè)半導(dǎo)體封裝10內(nèi)的溫度，并向控制器通知。控制器12控制半導(dǎo)體封裝10內(nèi)的各部的工作。例如，使用從溫度傳感器24C接收的溫度信息來(lái)控制所述各部的工作。
[0112]再有，在所述實(shí)施方式及變形例中，作為半導(dǎo)體封裝，以由模鑄材料密封的模鑄型封裝為例進(jìn)行描述，但是，也可適用于由陶瓷材料密封的陶瓷封裝等其他封裝。
[0113]雖然對(duì)本發(fā)明的幾個(gè)實(shí)施方式進(jìn)行說(shuō)明，但是，上述實(shí)施方式僅是例示，并不意在限定本發(fā)明的范圍。這些新穎的實(shí)施方式能以其他各種方式來(lái)實(shí)施，在不脫離本發(fā)明主旨的范圍內(nèi)，能進(jìn)行各種省略、替換、改變。這些實(shí)施方式和變形例包含于本發(fā)明的范圍和主旨中，同樣地，也包含于與記載于請(qǐng)求保護(hù)的范圍記載的發(fā)明等同的范圍中。
【權(quán)利要求】
1.一種半導(dǎo)體封裝，其特征在于，具有: 基板，其具有第一、第二焊盤； 第一半導(dǎo)體芯片，其設(shè)置于所述基板上； 第一線，其將所述第一焊盤和所述第一半導(dǎo)體芯片電連接； 第一模鑄材料，其將所述基板上的所述第一半導(dǎo)體芯片及所述第一線密封； 第二半導(dǎo)體芯片，其設(shè)置于所述第一模鑄材料上； 第三半導(dǎo)體芯片，其設(shè)置于所述第二半導(dǎo)體芯片上； 第二線，其將所述第二焊盤和所述第二半導(dǎo)體芯片電連接；和第二模鑄材料，其將所述基板上的所述第一模鑄材料、所述第二、第三半導(dǎo)體芯片及所述第二線密封。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體封裝，其特征在于， 還具備: 第四半導(dǎo)體芯片，其設(shè)置于所述基板上，且被密封于所述第一模鑄材料中；和 第三線，其將所述基板上的第三焊盤和所述第四半導(dǎo)體芯片電連接； 所述第三線被密封于所述第一模鑄材料中。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體封裝，其特征在于， 還具備電子部件，其設(shè)置于所述基板上，且被密封于所述第二模鑄材料中。
4.根據(jù)權(quán)利要求1所述的半導(dǎo)體封裝，其特征在于， 還具備: 第四半導(dǎo)體芯片，其設(shè)置于所述基板上，且被密封于所述第二模鑄材料中；和 第三線，其將所述基板上的第三焊盤和所述第四半導(dǎo)體芯片電連接； 所述第三線被密封于所述第二模鑄材料中。
5.根據(jù)權(quán)利要求1所述的半導(dǎo)體封裝，其特征在于， 所述第一線傳輸SATA信號(hào)，所述第一線和所述第二線俯視觀察不重疊。
6.根據(jù)權(quán)利要求1所述的半導(dǎo)體封裝，其特征在于， 在將所述基板、所述第一、第二、第三半導(dǎo)體芯片、所述第一、第二模鑄材料剖開的剖面中，所述第二、第三半導(dǎo)體芯片從所述第一模鑄材料突出。
7.根據(jù)權(quán)利要求1所述的半導(dǎo)體封裝，其特征在于， 還具備多個(gè)第四半導(dǎo)體芯片，其設(shè)置于所述第三半導(dǎo)體芯片上且被密封于所述第二模鑄材料中， 在將所述基板、所述第一、第二、第三、第四半導(dǎo)體芯片、所述第一、第二模鑄材料剖開的剖面中，所述第二、第三半導(dǎo)體芯片在所述剖面的第一方向上偏移焊盤區(qū)域量地配置，所述第四半導(dǎo)體芯片在與所述第一方向相反的第二方向上偏移焊盤區(qū)域量地分別配置。
8.根據(jù)權(quán)利要求1所述的半導(dǎo)體封裝，其特征在于， 還具備多個(gè)第四半導(dǎo)體芯片，其設(shè)置于所述第三半導(dǎo)體芯片上且被密封于所述第二模鑄材料中， 在將所述基板、所述第一、第二、第三、第四半導(dǎo)體芯片、所述第一、第二模鑄材料剖開的剖面中，所述第二、第三、第四半導(dǎo)體芯片在所述剖面的第一方向和與所述第一方向相反的第二方向上交替偏移焊盤區(qū)域量地分別配置。
9.根據(jù)權(quán)利要求1所述的半導(dǎo)體封裝，其特征在于， 所述第二、第三半導(dǎo)體芯片包括NAND閃存，所述第一半導(dǎo)體芯片包括控制所述NAND閃存的工作的控制器。
10.根據(jù)權(quán)利要求2所述的半導(dǎo)體封裝，其特征在于， 所述第四半導(dǎo)體芯片包括動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器。
11.一種半導(dǎo)體封裝，其特征在于，具有: 第一模鑄封裝，其設(shè)置于所述基板上，且具有:基板上的第一半導(dǎo)體芯片；第一線，其將所述基板上的第一焊盤和所述第一半導(dǎo)體芯片電連接；和第一模鑄材料，其將所述基板上的所述第一半導(dǎo)體芯片及所述第一線密封；以及 第二模鑄封裝，其設(shè)置于所述基板及所述第一模鑄封裝上，且具有:第二及第三半導(dǎo)體芯片，其層疊于所述第一模鑄封裝上；第二線，其將所述基板上的第二焊盤和所述第二半導(dǎo)體芯片電連接；和第二模鑄材料，其將所述基板上的所述第一模鑄材料、所述第二半導(dǎo)體芯片、第三半導(dǎo)體芯片及所述第二線密封。
12.根據(jù)權(quán)利要求11所述的半導(dǎo)體封裝，其特征在于， 還具備: 第四半導(dǎo)體芯片，其設(shè)置于所述基板上，且被密封于所述第一模鑄材料中；和 第三線，其將所述基板上的第三焊盤和所述第四半導(dǎo)體芯片電連接； 所述第三線被密封于所述第一模鑄材料中。
13.根據(jù)權(quán)利要求11所述的半導(dǎo)體封裝，其特征在于， 還具備電子部件，其設(shè)置于所述基板上，且被密封于所述第二模鑄材料中。
14.根據(jù)權(quán)利要求11所述的半導(dǎo)體封裝，其特征在于， 還具備: 第四半導(dǎo)體芯片，其設(shè)置于所述基板上，且被密封于所述第二模鑄材料中；和 第三線，其將所述基板上的第三焊盤和所述第四半導(dǎo)體芯片電連接； 所述第三線被密封于所述第二模鑄材料中。
15.根據(jù)權(quán)利要求11所述的半導(dǎo)體封裝，其特征在于， 所述第一線傳輸SATA信號(hào)，所述第一線和所述第二線俯視觀察不重疊。
16.根據(jù)權(quán)利要求11所述的半導(dǎo)體封裝，其特征在于， 在將所述基板、所述第一、第二、第三半導(dǎo)體芯片、所述第一、第二模鑄材料剖開的剖面中，所述第二、第三半導(dǎo)體芯片從所述第一模鑄材料突出。
17.根據(jù)權(quán)利要求11所述的半導(dǎo)體封裝，其特征在于， 還具備多個(gè)第四半導(dǎo)體芯片，其設(shè)置于所述第三半導(dǎo)體芯片上且被密封于所述第二模鑄材料中， 在將所述基板、所述第一、第二、第三、第四半導(dǎo)體芯片、所述第一、第二模鑄材料剖開的剖面中，所述第二、第三半導(dǎo)體芯片在所述剖面的第一方向上偏移焊盤區(qū)域量地配置，所述第四半導(dǎo)體芯片在與所述第一方向相反的第二方向上偏移焊盤區(qū)域量地分別配置。
18.根據(jù)權(quán)利要求11所述的半導(dǎo)體封裝，其特征在于， 還具備多個(gè)第四半導(dǎo)體芯片，其設(shè)置于所述第三半導(dǎo)體芯片上且被密封于所述第二模鑄材料中， 在將所述基板、所述第一、第二、第三、第四半導(dǎo)體芯片、所述第一、第二模鑄材料剖開的剖面中，所述第二、第三、第四半導(dǎo)體芯片在所述剖面的第一方向和與所述第一方向相反的第二方向上交替偏移焊盤區(qū)域量地分別配置。
19.根據(jù)權(quán)利要求11所述的半導(dǎo)體封裝，其特征在于， 所述第二、第三半導(dǎo)體芯片包括NAND閃存，所述第一半導(dǎo)體芯片包括控制所述NAND閃存的工作的控制器。
20.根據(jù)權(quán)利要求12所述的半導(dǎo)體封裝，其特征在于， 所述第四半導(dǎo)體芯片包括動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器。
【文檔編號(hào)】H01L25/065GK104425468SQ201410190721
【公開日】2015年3月18日 申請(qǐng)日期:2014年5月7日 優(yōu)先權(quán)日:2013年9月6日
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