具有抗靜電放電能力的功率半導(dǎo)體器件及制造方法
【專利摘要】本發(fā)明申請(qǐng)是201210559280.0的分案申請(qǐng)，公開(kāi)了一種具有抗靜電放電能力的功率半導(dǎo)體器件的制造方法，包括如下步驟：提供有第一端、第二端和第三端的功率半導(dǎo)體器件，功率半導(dǎo)體器件由元胞陣列排布形成；所述三個(gè)端口中的任意一端口或多個(gè)端口分別連接一電阻，形成具有抗靜電放電能力的功率半導(dǎo)體器件。本發(fā)明還提供一種具有抗靜電放電能力的功率半導(dǎo)體器件。本發(fā)明通過(guò)功率半導(dǎo)體器件的三個(gè)端口中的任一端口或多個(gè)端口串聯(lián)的電阻作為一種ESD防護(hù)組件來(lái)提升ESD能力，且串聯(lián)電阻的大小通過(guò)對(duì)被保護(hù)器件版圖結(jié)構(gòu)稍作調(diào)整就能適應(yīng)多種等級(jí)ESD需求，設(shè)計(jì)靈活度大。
【專利說(shuō)明】具有抗靜電放電能力的功率半導(dǎo)體器件及制造方法
[0001] 本發(fā)明專利申請(qǐng)是分案申請(qǐng)，原案的申請(qǐng)?zhí)柺?01210559280. 0,申請(qǐng)日是2012年 12月20日，發(fā)明名稱是：具有抗靜電放電能力的功率半導(dǎo)體器件及制造方法。

【技術(shù)領(lǐng)域】
[0002] 本發(fā)明屬于功率半導(dǎo)體器件靜電放電【技術(shù)領(lǐng)域】，尤其涉及一種具有抗靜電放電能 力的功率半導(dǎo)體器件及制造方法。

【背景技術(shù)】
[0003] 靜電放電（Electrostatic Discharge, ESD)是造成大多數(shù)電子組件受到破壞的 重要因素，為了避免電子組件遭受破壞，電子工程師們想了很多應(yīng)對(duì)策略，其中一個(gè)主流思 想是對(duì)單個(gè)器件或者集成電路進(jìn)行ESD設(shè)計(jì)，即通過(guò)加入ESD防護(hù)組件來(lái)保護(hù)需要被保護(hù) 的器件或者集成電路。被廣泛采用的ESD防護(hù)組件有二極管（Diode)、雙極型晶體管（NPN/ PNP)、金屬-氧化物-半導(dǎo)體場(chǎng)效應(yīng)晶體管（M0SFET)、硅控整流器（SCR)等。
[0004] Edward John Coyne等人提出一種靜電防護(hù)組件（參見(jiàn)文獻(xiàn)1 :Edward John Coyne et al,ELECTROSTATIC PROTECTION DEVICE, In May 5,2011,US2011/0101444 Al, United States Patent)，通過(guò)引入縱向NPN作為ESD保護(hù)組件，來(lái)提高抗ESD能力。另外，Shi-Tron Lin等人提出一種閉合柵M0SFET結(jié)構(gòu)（參見(jiàn)文獻(xiàn)2 :Shi-Tron Lin et al，DISTRIBUTED M0SFET STRUCTURE WITH ENCLOSED GATE FOR IMPROVED TRANSISTOR SIZE/LAY0UT AREA RATIO AND UNIFORM ESD TRIGGERING, In Dec 14, 1999, US6, 002, 156, United States Patent)，通過(guò)分布的閉合柵M0SFET結(jié)構(gòu)作為ESD防護(hù)組件來(lái)提高抗ESD能力。然而，這些 ESD防護(hù)組件的形成相對(duì)比較復(fù)雜，且需要額外的掩膜版，在提升ESD能力的同時(shí)也增加了 成本。
[0005] 因此，需要提出一種新的功率半導(dǎo)體器件，以解決現(xiàn)有技術(shù)中ESD防護(hù)組件為提 高抗ESD能力而需額外增加掩膜版，且形成相對(duì)比較復(fù)雜的問(wèn)題。


【發(fā)明內(nèi)容】

[0006] 本發(fā)明的目的在于提供一種具有抗靜電放電能力的功率半導(dǎo)體器件及制造方法， 以便將串聯(lián)的電阻作為一種ESD防護(hù)組件，來(lái)提升ESD能力。
[0007] 為解決上述問(wèn)題，本發(fā)明提供一種具有抗靜電放電能力的功率半導(dǎo)體器件的制造 方法，包括如下步驟：提供有第一端口、第二端口和第三端口的功率半導(dǎo)體器件，所述功率 半導(dǎo)體器件由元胞陣列排布形成；所述三個(gè)端口中的任意一端口或多個(gè)端口分別連接一電 阻，形成具有抗靜電放電能力的功率半導(dǎo)體器件。
[0008] 進(jìn)一步的，所述功率半導(dǎo)體器件為M0SFET、IGBT、雙極型晶體管中的任意一種或由 M0SFET、IGBT和雙極型晶體管衍生出來(lái)的功率半導(dǎo)體器件；其中，所述功率半導(dǎo)體器件為 M0SFET時(shí)，所述M0SFET的第一端口、第二端口和第三端口分別對(duì)應(yīng)柵極端、源極端和漏極 端；所述功率半導(dǎo)體器件為IGBT時(shí)，所述IGBT的第一端口、第二端口和第三端口分別對(duì)應(yīng) 柵極端、發(fā)射極端和集電極端；所述功率半導(dǎo)體器件為雙極型晶體管時(shí)，所述雙極型晶體管 的第一端口、第二端口和第三端口分別對(duì)應(yīng)基極端、發(fā)射極端和集電極端。
[0009] 進(jìn)一步的，所述元胞形成的步驟如下：提供一外延層；在所述外延層中形成一第 二型輕摻雜區(qū)；在所述外延層上由下至上依次形成柵介質(zhì)層和第一多晶硅條；刻蝕所述第 一多晶硅條和柵介質(zhì)層，暴露出所述第二型輕摻雜區(qū)；在所述第二型輕摻雜區(qū)中形成一第 一型重?fù)诫s區(qū)和第二型重?fù)诫s區(qū)；在所述第一型重?fù)诫s區(qū)和第二型重?fù)诫s區(qū)上形成一重?fù)?雜區(qū)短接孔。
[0010] 優(yōu)選的，在所述柵介質(zhì)層上沉積第二多晶硅條，在與所述第一多晶硅條一端連接 的第二多晶硅條上設(shè)第一端口，所述第一端口以外的第二多晶硅條上形成柵極，所述第二 多晶硅條為第一端口連接的電阻，所述第一端口與柵極無(wú)直接電氣連接關(guān)系。
[0011] 進(jìn)一步的，根據(jù)抗靜電放電能力的需求對(duì)所述第二多晶硅條的寬度和/或間距進(jìn) 行調(diào)整，確定與所述第一端口連接的電阻的大小。
[0012] 優(yōu)選的，所述第一型重?fù)诫s區(qū)上設(shè)第二端口，所述重?fù)诫s區(qū)短接孔上形成源極或 發(fā)射極，所述第一型重?fù)诫s區(qū)和重?fù)诫s區(qū)短接孔在所述第二型輕摻雜區(qū)中所包圍的區(qū)域?yàn)?第二端口連接的電阻。
[0013] 進(jìn)一步的，根據(jù)抗靜電放電能力的需求調(diào)整所述第一型重?fù)诫s區(qū)和第二型重?fù)诫s 區(qū)之間的間距和/或調(diào)整所述重?fù)诫s區(qū)短接孔和第一型重?fù)诫s區(qū)之間的間距，確定與所述 第二端口連接的電阻的大小。
[0014] 優(yōu)選的，在所述柵介質(zhì)層上沉積第二多晶硅條，在與所述第一多晶硅條一端連接 的第二多晶硅條上設(shè)第一端口，所述第一端口以外的第二多晶硅條上形成柵極，所述第二 多晶硅條為第一端口連接的電阻，所述第一端口與柵極無(wú)直接電氣連接關(guān)系；所述第一型 重?fù)诫s區(qū)上設(shè)第二端口，所述重?fù)诫s區(qū)短接孔上形成源極或發(fā)射極，所述第一型重?fù)诫s區(qū) 和重?fù)诫s區(qū)短接孔在所述第二型輕摻雜區(qū)中所包圍的區(qū)域?yàn)樗龅诙丝谶B接的電阻。
[0015] 進(jìn)一步的，根據(jù)抗靜電放電能力的需求調(diào)整所述第二多晶硅條的寬度和/或間 距，確定與所述第一端口連接的電阻的大?。桓鶕?jù)抗靜電放電能力的需求調(diào)整所述第一型 重?fù)诫s區(qū)和第二型重?fù)诫s區(qū)之間的間距和/或所述重?fù)诫s區(qū)短接孔和第一型重?fù)诫s區(qū)之 間的間距，確定與所述第二端口連接的電阻的大小。
[0016] 根據(jù)本發(fā)明的另一面，本發(fā)明提供一種具有抗靜電放電能力的功率半導(dǎo)體器件， 包括：一功率半導(dǎo)體器件，由兀胞陣列排布形成；第一端口、第二端口和第三端口，形成于 所述功率半導(dǎo)體器件中；以及一個(gè)或多個(gè)電阻，所述三個(gè)端口中的任意一端口或多個(gè)端口 分別連接一所述電阻。
[0017] 進(jìn)一步的，所述功率半導(dǎo)體器件為M0SFET、IGBT、雙極型晶體管中的任意一種或由 MOSFET、IGBT和雙極型晶體管衍生出來(lái)的功率半導(dǎo)體器件；其中，所述功率半導(dǎo)體器件為 M0SFET時(shí)，所述M0SFET的第一端口、第二端口和第三端口分別對(duì)應(yīng)柵極端、源極端和漏極 端；所述功率半導(dǎo)體器件為IGBT時(shí)，所述IGBT的第一端口、第二端口和第三端口分別對(duì)應(yīng) 柵極端、發(fā)射極端和集電極端；所述功率半導(dǎo)體器件為雙極型晶體管時(shí)，所述雙極型晶體管 的第一端口、第二端口和第三端口分別對(duì)應(yīng)基極端、發(fā)射極端和集電極端。
[0018] 進(jìn)一步的，所述元胞包括：一外延層；一第二型輕摻雜區(qū)，形成于所述外延層中； 第一型重?fù)诫s區(qū)和第二型重?fù)诫s區(qū)，分別形成于所述第二型輕摻雜區(qū)中；重?fù)诫s區(qū)短接孔， 形成于所述第一型重?fù)诫s區(qū)和第二型重?fù)诫s區(qū)上；柵介質(zhì)層，形成于外延層、緊鄰?fù)庋訉拥?第二型輕摻雜區(qū)及緊鄰第二型輕摻雜區(qū)的部分第一型重?fù)诫s區(qū)的表面上；第一多晶硅條， 形成于所述柵介質(zhì)層上。
[0019] 優(yōu)選的，所述具有抗靜電放電能力的功率半導(dǎo)體器件包括第一端口，設(shè)置在與所 述第一多晶硅條一端連接的第二多晶硅條上，所述第二多晶硅條形成于所述柵介質(zhì)層上； 以及柵極，形成于所述第一端口以外的第二多晶硅條上，所述第二多晶硅條為第一端口連 接的電阻，所述第一端口與柵極無(wú)直接電氣連接關(guān)系。
[0020] 進(jìn)一步的，所述第二多晶硅條具有根據(jù)抗靜電放電能力的需求而調(diào)整的寬度和/ 或間距。
[0021 ] 優(yōu)選的，所述具有抗靜電放電能力的功率半導(dǎo)體器件包括第二端口，設(shè)置在所述 第一型重?fù)诫s區(qū)上；以及源極或發(fā)射極，形成于所述重?fù)诫s區(qū)短接孔上，所述第一型重?fù)诫s 區(qū)和重?fù)诫s區(qū)短接孔在所述第二型輕摻雜區(qū)中所包圍的區(qū)域?yàn)榈诙丝谶B接的電阻。
[0022] 進(jìn)一步的，所述第一型重?fù)诫s區(qū)和第二型重?fù)诫s區(qū)之間具有根據(jù)抗靜電放電能力 的需求而調(diào)整的間距和/或所述重?fù)诫s區(qū)短接孔和第一型重?fù)诫s區(qū)之間具有根據(jù)抗靜電 放電能力的需求而調(diào)整的間距。
[0023] 優(yōu)選的，所述具有抗靜電放電能力的功率半導(dǎo)體器件包括第一端口與柵極，所述 第一端口設(shè)置在與所述第一多晶硅條一端連接的第二多晶硅條上，所述第二多晶硅條形成 在所述柵介質(zhì)層上，所述柵極形成于所述第一端口以外的第二多晶硅條上，所述第二多晶 硅條為第一端口連接的電阻，所述第一端口與柵極無(wú)直接電氣連接關(guān)系；以及第二端口與 源極或發(fā)射極，所述第二端口設(shè)置在所述第一型重?fù)诫s區(qū)上，所述源極或發(fā)射極形成于所 述重?fù)诫s區(qū)短接孔上，所述第一型重?fù)诫s區(qū)和重?fù)诫s區(qū)短接孔在所述第二型輕摻雜區(qū)中所 包圍的區(qū)域?yàn)榈诙丝谶B接的電阻。
[0024] 進(jìn)一步的，所述第二多晶硅條具有根據(jù)抗靜電放電能力的需求而調(diào)整的寬度和/ 或間距；所述第一型重?fù)诫s區(qū)和第二型重?fù)诫s區(qū)之間具有根據(jù)抗靜電放電能力的需求而調(diào) 整的間距和/或所述重?fù)诫s區(qū)短接孔和第一型重?fù)诫s區(qū)之間具有根據(jù)抗靜電放電能力的 需求而調(diào)整的間距。
[0025] 與現(xiàn)有技術(shù)相比，本發(fā)明通過(guò)在功率半導(dǎo)體器件的三個(gè)端口中的任意一端口或多 個(gè)端口中引入串聯(lián)電阻作為一種ESD防護(hù)組件，來(lái)提升ESD能力，不僅對(duì)提升ESD能力非常 有效，且電阻的形成無(wú)需額外增加掩膜版和工藝流程，有效降低了成本。同時(shí)，電阻大小可 通過(guò)對(duì)被保護(hù)器件版圖結(jié)構(gòu)稍作調(diào)整，就能適應(yīng)多種等級(jí)ESD需求，設(shè)計(jì)靈活度大。

【專利附圖】

【附圖說(shuō)明】
[0026] 圖1為本發(fā)明具有抗靜電放電能力的功率半導(dǎo)體器件的制造方法的框架示意圖；
[0027] 圖2A至圖2C為本發(fā)明具有抗靜電放電能力的功率半導(dǎo)體器件的結(jié)構(gòu)示意圖；
[0028] 圖3至圖5為本發(fā)明實(shí)施例一中具有抗靜電放電能力的功率半導(dǎo)體器件的柵極端 串聯(lián)條形電阻形成柵極的圓形陣列版圖結(jié)構(gòu)；
[0029] 圖6為圖5所示的VDM0S的柵極端串聯(lián)條形電阻形成柵極的制造方法的框圖；
[0030] 圖7為圖6所示的VDM0S的柵極端串聯(lián)條形電阻形成柵極的制造方法的測(cè)試結(jié)果 示意圖；
[0031] 圖8至圖9為本發(fā)明實(shí)施例二中具有抗靜電放電能力的功率半導(dǎo)體器件的源極端 串聯(lián)條形電阻形成源極的圓形陣列版圖結(jié)構(gòu)；
[0032] 圖10為圖8所示的VDM0S的源極端串聯(lián)條形電阻形成源極的制造方法的框圖；
[0033] 圖11為圖10所示的VDM0S的源極端串聯(lián)條形電阻形成源極的制造方法的測(cè)試結(jié) 果示意圖；
[0034] 圖12為本發(fā)明實(shí)施例三中具有抗靜電放電能力的功率半導(dǎo)體器件的柵極端和源 極端同時(shí)分別串聯(lián)電阻形成柵極和源極的圓形陣列版圖結(jié)構(gòu)；
[0035] 圖13至圖14為本發(fā)明實(shí)施例四中具有抗靜電放電能力的功率半導(dǎo)體器件的源極 端（或柵極端、源極端同時(shí)）串聯(lián)方形電阻形成源極（或柵極、源極）的方形陣列版圖結(jié) 構(gòu)；
[0036] 圖15至圖16為本發(fā)明實(shí)施例五中具有抗靜電放電能力的功率半導(dǎo)體器件源極端 (或柵極端、源極端同時(shí)）串聯(lián)六邊形電阻形成源極（或柵極、源極）的六邊形陣列版圖結(jié) 構(gòu)；
[0037] 圖17至圖18為本發(fā)明實(shí)施例六中具有抗靜電放電能力的功率半導(dǎo)體器件源極端 (或柵極端、源極端同時(shí)）串聯(lián)六邊形電阻形成源極（或柵極、源極）的方形陣列版圖結(jié)構(gòu)；
[0038] 圖19至圖20為本發(fā)明實(shí)施例七中具有抗靜電放電能力的功率半導(dǎo)體器件源極端 (或柵極端、源極端同時(shí)）串聯(lián)圓形電阻形成源極（或柵極、源極）的方形陣列版圖結(jié)構(gòu)；
[0039] 圖21至圖22為本發(fā)明實(shí)施例八中具有抗靜電放電能力的功率半導(dǎo)體器件源極端 串聯(lián)條形電阻形成源極的方形陣列版圖結(jié)構(gòu)。

【具體實(shí)施方式】
[0040] 為使本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能夠更加明顯易懂，下面結(jié)合附圖對(duì)本發(fā)明 的【具體實(shí)施方式】做詳細(xì)的說(shuō)明。
[0041] 如圖1所示，本發(fā)明提供具有抗靜電放電能力的功率半導(dǎo)體器件的制造方法的框 圖。圖1的方框中提供一功率半導(dǎo)體器件，所述功率半導(dǎo)體器件由元胞陣列排布形成，所述 功率半導(dǎo)體器件有第一端口 1'、第二端口 2'和第三端口 3'。當(dāng)所述第一端口 Γ連接一電 阻R1、所述第二端口 2'連接一電阻R2、所述第三端口 3'連接一電阻R3時(shí)，則三條電流泄 放路徑I、II和III可以分別通過(guò)串聯(lián)的電阻Rl、R2和R3,有效的限制ESD放電瞬時(shí)峰值 電流并吸收一部分能量，形成具有抗靜電放電能力的功率半導(dǎo)體器件。根據(jù)抗ESD防護(hù)能 力的大小，可以同時(shí)分別在所述第一端口、第二端口和第三端口中的任選兩端口分別串聯(lián) 電阻，或在所述第一端口、第二端口和第三端口中的任選一端口串聯(lián)電阻，則每個(gè)端口均可 以通過(guò)對(duì)應(yīng)的電流泄放路徑有效的限制ESD放電瞬時(shí)峰值電流并吸收一部分能量。
[0042] 因此，本發(fā)明形成的具有抗靜電放電能力的功率半導(dǎo)體器件包括：一功率半導(dǎo)體 器件，由元胞陣列排布形成；第一端口 Γ、第二端口 2'和第三端口 3'，形成于所述功率半導(dǎo) 體器件；以及一個(gè)或多個(gè)電阻，所述三個(gè)端口中的任意一端口或多個(gè)端口分別連接一所述 電阻。
[0043] 進(jìn)一步的，所述功率半導(dǎo)體器件可以為M0SFET (金屬-氧化物-半導(dǎo)體場(chǎng)效應(yīng)晶 體管）、IGBT(絕緣柵雙極型晶體管）、雙極型晶體管（NPN/PNP)以及由MOSFET、IGBT、雙 極型晶體管衍生的其它功率半導(dǎo)體器件。其中，所述功率半導(dǎo)體器件為M0SFET時(shí)，所述 MOSFET的第一端口 Γ、第二端口 2'和第三端口 3'分別對(duì)應(yīng)柵極端、源極端和漏極端；所述 功率半導(dǎo)體器件為IGBT時(shí)，所述IGBT的第一端口 Γ、第二端口 2'和第三端口 3'分別對(duì)應(yīng) 柵極端、發(fā)射極端和集電極端；所述功率半導(dǎo)體器件為雙極型晶體管時(shí)，所述雙極型晶體管 的第一端口 Γ、第二端口 2'和第三端口 3'分別對(duì)應(yīng)基極端、發(fā)射極端和集電極端。
[0044] 所述元胞形成的過(guò)程如下：提供一外延層6,在所述外延層中形成一第二型輕摻 雜區(qū)5 ;在所述外延層上由下至上依次形成柵介質(zhì)層7和第一多晶硅條4 ;刻蝕所述第一多 晶硅條4和柵介質(zhì)層7,暴露出所述第二型輕摻雜區(qū)5 ;在所述第二型輕摻雜區(qū)5中形成一 第一型重?fù)诫s區(qū)3Α和第二型重?fù)诫s區(qū)3Β ;在所述第一型重?fù)诫s區(qū)3Α和第二型重?fù)诫s區(qū)3Β 上形成一重?fù)诫s區(qū)短接孔3C。
[0045] 因此，本發(fā)明形成的具有抗靜電放電能力的功率半導(dǎo)體器件中，所提供的所述元 胞包括：一外延層6 ;-第二型輕摻雜區(qū)5,形成于所述外延層中6 ;-第一型重?fù)诫s區(qū)3Α和 第二型重?fù)诫s區(qū)3Β，分別形成于所述第二型輕摻雜區(qū)5中；一重?fù)诫s區(qū)短接孔3C，形成于所 述第一型重?fù)诫s區(qū)3Α和第二型重?fù)诫s區(qū)3Β上；柵介質(zhì)層7,形成于所述外延層6、緊鄰?fù)庋?層6的第二型輕摻雜區(qū)5及緊鄰第二型輕摻雜區(qū)5的部分第一型重?fù)诫s區(qū)3Α的表面上；第 一多晶娃條4,形成于所述柵介質(zhì)層7上。
[0046] 若在所述柵介質(zhì)層7上沉積第二多晶硅條4'，則在所述第二多晶硅條4'上設(shè)第一 端口 1'，在所述第一端口 1'以外的第二多晶硅條4'上形成柵極1，所述第二多晶硅條4' 為第一端口連接的電阻R1，所述第一端口 Γ與柵極1無(wú)直接電氣連接關(guān)系，如圖2Α所示。 此時(shí)，根據(jù)抗靜電放電能力的需求對(duì)所述第二多晶硅條4'的寬度和/或間距進(jìn)行調(diào)整，可 以確定與所述第一端口 Γ連接的電阻R1的大小。
[0047] 因此，本發(fā)明形成的具有抗靜電放電能力的功率半導(dǎo)體器件包括：第一端口 Γ， 設(shè)置在一第二多晶硅條4'上，所述第二多晶硅條4'形成在所述柵介質(zhì)層7上；以及柵極1， 形成于所述第一端口 Γ以外的第二多晶硅條4'上，所述第二多晶硅條4'為所述電阻R1， 所述第一端口 Γ與柵極1無(wú)直接電氣連接關(guān)系。所述第二多晶硅條4'具有根據(jù)抗靜電放 電能力的需求而調(diào)整的寬度和/或間距。
[0048] 若在所述第一型重?fù)诫s區(qū)3Α上設(shè)第二端口 2'，在所述重?fù)诫s區(qū)短接孔3C上形成 源極或發(fā)射極2,則所述第一型重?fù)诫s區(qū)3Α和重?fù)诫s區(qū)短接孔3C在所述第二型輕摻雜區(qū)5 中所包圍的區(qū)域?yàn)榈诙丝?2'連接的電阻R2 (如圖2Β或2C所示），所述電阻R2可以為Ν 型輕摻雜電阻或Ρ型輕摻雜電阻。所述Ν型輕摻雜電阻或Ρ型輕摻雜電阻形成原理如下： 當(dāng)所述第一型重?fù)诫s區(qū)為η+型摻雜，所述第二型重?fù)诫s區(qū)為ρ+型摻雜，所述電阻R2為Ρ 型輕摻雜電阻；當(dāng)所述第一型重?fù)诫s區(qū)為Ρ+型摻雜，所述第二型重?fù)诫s區(qū)為η+型摻雜，所 述電阻R2為Ν型輕摻雜電阻。此時(shí)，根據(jù)抗靜電放電能力的需求調(diào)整所述第一型重?fù)诫s區(qū) 3Α和第二型重?fù)诫s區(qū)3Β之間的間距D1和/或調(diào)整所述重?fù)诫s區(qū)短接孔3C和第一型重?fù)?雜區(qū)3Α之間的間距D2,確定與所述第二端口 2'串聯(lián)的電阻R2的大小。其中，圖2Β與圖 2C的區(qū)別在于，圖2Β關(guān)于所述第一型重?fù)诫s區(qū)3Α是不對(duì)稱結(jié)構(gòu)，則形成的功率半導(dǎo)體器件 為單邊溝道，功率半導(dǎo)體器件的EAS (單脈沖雪崩能量）特性和關(guān)態(tài)泄露電流較小，所述第 二端口 2'和源極或發(fā)射極2之間串聯(lián)電阻為R2 ;而圖2C關(guān)于所述第一型重?fù)诫s區(qū)3Α是 對(duì)稱結(jié)構(gòu)，則形成的功率半導(dǎo)體器件為雙邊溝道，功率半導(dǎo)體器件的開(kāi)態(tài)電流較大，所述第 二端口 2'和源極或發(fā)射極2之間串聯(lián)電阻為R2/2,這是左右二邊對(duì)稱結(jié)構(gòu)并聯(lián)的結(jié)果。
[0049] 因此，本發(fā)明形成的具有抗靜電放電能力的功率半導(dǎo)體器件包括：第二端口 2'， 設(shè)置在所述第一型重?fù)诫s區(qū)3A上；以及源極或發(fā)射極2,形成于所述重?fù)诫s區(qū)短接孔3C 上，所述第一型重?fù)诫s區(qū)3A和重?fù)诫s區(qū)短接孔3C在所述第二型輕摻雜區(qū)5中所包圍的區(qū) 域?yàn)榈诙丝?2'連接的電阻R2。所述第一型重?fù)诫s區(qū)3A和第二型重?fù)诫s區(qū)3B之間具有 根據(jù)抗靜電放電能力的需求而調(diào)整的間距D1和/或所述重?fù)诫s區(qū)短接孔3C和第一型重?fù)?雜區(qū)3A之間具有根據(jù)抗靜電放電能力的需求而調(diào)整的間距D2。
[0050] 同理，可在所述元胞上形成第三端口 3'以及相應(yīng)的漏極或集電極，在所述第三端 口 3'和所述漏極或集電極3之間可以形成R3,所述電阻R3也可以為N型輕摻雜電阻或P 型輕摻雜電阻。同樣可以根據(jù)抗靜電放電能力的需求調(diào)整與所述第三端口 3'連接的電阻 R3的大小。
[0051] 若同時(shí)在第一端口 Γ和第二端口 2'上串聯(lián)電阻，則在所述第二多晶硅條4'上設(shè) 第一端口 Γ，在所述第一端口 Γ以外的第二多晶硅條4'上形成柵極1，所述第二多晶硅條 4'為第一端口連接的電阻R1，所述第一端口 Γ與柵極1無(wú)直接電氣連接關(guān)系，如圖2A所 示。此時(shí)，根據(jù)抗靜電放電能力的需求對(duì)所述第二多晶硅條4'的寬度和/或間距進(jìn)行調(diào)整， 可以確定與所述第一端口 Γ連接的電阻R1的大小。同時(shí)按照上述方法在所述第一型重?fù)?雜區(qū)3A上設(shè)第二端口 2'，在所述重?fù)诫s區(qū)短接孔3C上形成源極或發(fā)射極2的方式形成具 有抗靜電放電能力的功率半導(dǎo)體器件。
[0052] 參見(jiàn)圖3-22,本發(fā)明還提供一種元胞結(jié)構(gòu)的制造方法，多個(gè)所述元胞排列形成元 胞陣列結(jié)構(gòu)而形成功率半導(dǎo)體器件，所述功率半導(dǎo)體器件有第一端口、第二端口和第三端 口，所述三個(gè)端口中的任意一端口或多個(gè)端口分別連接一電阻，以所述功率半導(dǎo)體器件是 M0SFET為例，通過(guò)不同實(shí)施例詳細(xì)說(shuō)明本發(fā)明如何通過(guò)串聯(lián)電阻作為一種ESD防護(hù)組件來(lái) 提升ESD能力的。
[0053] 實(shí)施例一
[0054] 圖3至圖5所示為本發(fā)明提供具有抗靜電放電能力的功率半導(dǎo)體器件的柵極端串 聯(lián)條形電阻形成柵極的圓形陣列版圖結(jié)構(gòu)。
[0055] 如圖3至圖5所示，每個(gè)所述元胞8形成的步驟如下：提供一外延層（圖中未示， 請(qǐng)參見(jiàn)圖2A至圖2C中的標(biāo)示6);在所述外延層中形成一第二型輕摻雜區(qū)（圖中未示，請(qǐng)參 見(jiàn)圖2A至圖2C中的標(biāo)示5);在所述外延層上由下至上依次形成柵介質(zhì)層（圖中未示，請(qǐng) 參見(jiàn)圖2A至圖2C中的標(biāo)不7)和第一多晶娃條4 ;刻蝕所述第一多晶娃條4和柵介質(zhì)層， 暴露出所述第二型輕摻雜區(qū)；在所述第二型輕摻雜區(qū)中分別形成第一型重?fù)诫s區(qū)3A和第 二型重?fù)诫s區(qū)3B ;在所述第一型重?fù)诫s區(qū)3A和第二型重?fù)诫s區(qū)3B上形成一重?fù)诫s區(qū)短接 孔3C ;通過(guò)所述元胞8排列形成元胞陣列結(jié)構(gòu)而形成功率半導(dǎo)體器件。
[0056] 所述元胞8可以為條形、方形、六邊形或圓形。通過(guò)不同形狀的所述元胞8的不同 排布可以形成不同的陣列結(jié)構(gòu)，例如條形元胞可以形成方形陣列或圓形陣列；方形元胞可 以形成方形陣列；六邊形元胞可以形成方形陣列或六邊形陣列；圓形元胞可以形成方形陣 列等，具體內(nèi)容請(qǐng)參見(jiàn)后續(xù)實(shí)施例的分析說(shuō)明。因此，所述元胞陣列結(jié)構(gòu)可以為圓形陣列、 方形陣列和六邊形陣列。本實(shí)施例中，所述元胞8為條形，形成的所述元胞陣列結(jié)構(gòu)為圓形 陣列。
[0057] 在所述元胞陣列結(jié)構(gòu)中的所述柵介質(zhì)層上再做可匹配所述元胞結(jié)構(gòu)形狀的第二 多晶硅條4'，在與所述第一多晶硅條4的一端連接的第二多晶硅條4'上引出所述功率半導(dǎo) 體器件的柵極端（第一端口 Γ )，所述第二多晶硅條的另一端引出所述功率半導(dǎo)體器件的 柵極1，由此所述第二多晶硅條4'成為第一端口連接的電阻R1。
[0058] 如所述元胞8采用條形時(shí)，所述第二多晶硅條4'也采用條形。所述第二多晶硅條 4'的寬度2B及間距2A均可以調(diào)整，如圖3所示，所述第二多晶硅條4'的寬度2B較窄、間 距2A較寬；如圖4所示，所述第二多晶硅條4'的寬度2B較寬、間距2A較窄；如圖5所示， 所述第二多晶硅條4'的寬度2B及電阻間距2A均較窄。因此，根據(jù)抗靜電放電能力的需 求，改變所述第二多晶硅條4'的寬度2B以及間距2A，可以調(diào)整所述電阻R1的大小。圖3 至圖5的版圖結(jié)構(gòu)對(duì)應(yīng)圖2B所示的具有抗靜電放電能力的功率半導(dǎo)體器件的制造方法的 結(jié)構(gòu)示意圖。
[0059] 具體見(jiàn)η溝道VDM0S柵極端串聯(lián)電阻的分析：如圖6所示，本發(fā)明提供的一種 600V/30mA n-channel(n溝道）的VDM0S (垂直雙擴(kuò)散功率場(chǎng)效應(yīng)晶體管）的制造方法的 框圖，柵極端G串聯(lián)了由第二多晶硅條4'形成的電阻RG，其版圖結(jié)構(gòu)如圖5所示，本實(shí)施 例中1A是柵極接觸區(qū)；柵極端和柵極1之間串聯(lián)的是電阻RG ;2A是由條形的第二多晶硅 條4'形成的電阻RG的電阻間距，值為6um ;2B是由條形的第二多晶硅條4'形成的電阻RG 的電阻寬度，值為4um。改變所述電阻RG的電阻間距2A與電阻寬度2B，即可改變所述電阻 RG的電阻。所述第一型重?fù)诫s區(qū)3A是n+源區(qū)，所述第二型重?fù)诫s區(qū)3B是p+接觸區(qū)。
[0060] 最終ESD防護(hù)組件的測(cè)試結(jié)果如圖7所示，當(dāng)RG = 20 Ω時(shí)，ESD低于100V，而所 述電阻RG的電阻大小改為RG = 1. 5K時(shí)，ESD過(guò)300V，明顯提高了抗ESD能力。
[0061] 實(shí)施例二
[0062] 圖8至圖9所示為本發(fā)明具有抗靜電放電能力的功率半導(dǎo)體器件的源極端串聯(lián)條 形電阻形成源極的圓形陣列版圖結(jié)構(gòu)。
[0063] 如圖8和9所示，每個(gè)所述元胞8形成的步驟如下：提供一外延層（圖中未示，請(qǐng) 參見(jiàn)圖2A至圖2C中的標(biāo)示6);在所述外延層中形成一第二型輕摻雜區(qū)（圖中未示，請(qǐng)參 見(jiàn)圖2A至圖2C中的標(biāo)示5);在所述外延層上由下至上依次形成柵介質(zhì)層（圖中未示，請(qǐng) 參見(jiàn)圖2A至圖2C中的標(biāo)不7)和第一多晶娃條4 ;刻蝕所述第一多晶娃條4和柵介質(zhì)層， 暴露出所述第二型輕摻雜區(qū)；在所述第二型輕摻雜區(qū)中分別形成第一型重?fù)诫s區(qū)3A和第 二型重?fù)诫s區(qū)3B ;在所述第一型重?fù)诫s區(qū)3A和第二型重?fù)诫s區(qū)3B上形成一重?fù)诫s區(qū)短接 孔3C ;通過(guò)所述元胞8排列形成元胞陣列結(jié)構(gòu)而形成功率半導(dǎo)體器件；其中，所有所述元胞 8中的第一型重?fù)诫s區(qū)3A和重?fù)诫s區(qū)短接孔3C在所述第二型輕摻雜區(qū)5中所包圍的區(qū)域 為第二端口 2'連接的電阻R2。
[0064] 因此，本發(fā)明形成一種元胞結(jié)構(gòu)，每個(gè)所述元胞8包括：一外延層；一第二型輕摻 雜區(qū)，形成于所述外延層中；第一型重?fù)诫s區(qū)3A和第二型重?fù)诫s區(qū)3B，分別形成于所述第 二型輕摻雜區(qū)中；重?fù)诫s區(qū)短接孔3C，形成于所述第一型重?fù)诫s區(qū)3A和第二型重?fù)诫s區(qū)3B 上；柵介質(zhì)層，形成于外延層、緊鄰?fù)庋訉拥牡诙洼p摻雜區(qū)及緊鄰第二型輕摻雜區(qū)的部分 第一型重?fù)诫s區(qū)3A的表面上；多晶硅條4,形成于所述柵介質(zhì)層上；其中，所有所述元胞8 中的第一型重?fù)诫s區(qū)3A和重?fù)诫s區(qū)短接孔3C在所述第二型輕摻雜區(qū)中所包圍的區(qū)域?yàn)榈?二端口 2'連接的電阻R2。
[0065] 而源極端（第二端口 2'）形成的步驟如下：將所有所述元胞中的第一型重?fù)诫s區(qū) 3A全部連接，在一個(gè)所述元胞的第一型重?fù)诫s區(qū)3A上設(shè)第二端口 2'，并將所有所述元胞中 的重?fù)诫s區(qū)短接孔3C全部連接后，在另一個(gè)所述元胞的重?fù)诫s區(qū)短接孔3C上形成源極。
[0066] 所述元胞8可以為條形、方形、六邊形或圓形。而所述元胞陣列結(jié)構(gòu)可以為圓形陣 列、方形陣列和六邊形陣列。本實(shí)施例中，所述元胞8為條形，形成的所述元胞陣列結(jié)構(gòu)為 圓形陣列。不同形狀的所述元胞8通過(guò)不同排布可以形成不同的陣列結(jié)構(gòu)，具體內(nèi)容請(qǐng)參 見(jiàn)后續(xù)實(shí)施例的分析說(shuō)明。
[0067] 在所述元胞中的第一型重?fù)诫s區(qū)3A和第二型重?fù)诫s區(qū)3B之間具有間距D1，可直 接調(diào)整間距D1或間接改變所述第一型重?fù)诫s區(qū)3A和第二型重?fù)诫s區(qū)3B之間的寬度來(lái)調(diào) 整兩者之間的間距D1，從而決定與所述源極端2'連接的電阻R2的大小；或是調(diào)整所述重 摻雜區(qū)短接孔3C和第一型重?fù)诫s區(qū)3A之間的間距D2,來(lái)決定與所述源極端2'連接的電 阻R2的大小，所述電阻R2為N型輕摻雜電阻或P型輕摻雜電阻。圖8至圖9的版圖結(jié)構(gòu) 對(duì)應(yīng)圖2B所示的具有抗靜電放電能力的功率半導(dǎo)體器件的結(jié)構(gòu)示意圖。
[0068] 具體見(jiàn)η溝道VDM0S源極端串聯(lián)電阻的分析：如圖10所示，本發(fā)明提供的一種 600V/30mA n-channel VDM0S的制造方法的框圖，在源極端S串聯(lián)了一電阻RS，其版圖結(jié)構(gòu) 如圖8所示，本實(shí)施例中源極端2'和源極或發(fā)射極2之間串聯(lián)的"S型"的電阻RS為P型 輕摻雜電阻；所述第一型重?fù)诫s區(qū)3A是n+源區(qū)，其劑量為lE16cnT 2 ;所述第二型重?fù)诫s區(qū) 3B是p+接觸區(qū)，其劑量為2E15cnT2 ;所述第二型輕摻雜區(qū)是p-區(qū)，其劑量為3E13cnT2 ;所述 重?fù)诫s區(qū)短接孔3C是源極接觸區(qū)，其寬度為4um。
[0069] 例如，通過(guò)調(diào)整所述重?fù)诫s區(qū)短接孔3C和第一型重?fù)诫s區(qū)3A之間的間距D2,來(lái) 決定所述功率半導(dǎo)體器件源極端2'和源極或發(fā)射極2之間串聯(lián)電阻的大小的方法如下：圖 8中所示的源極端接觸區(qū)3C較窄，而圖9中所示的源極端接觸區(qū)3C較寬，因此，當(dāng)所述第 二型重?fù)诫s區(qū)3B寬度不變時(shí)，由于所述重?fù)诫s區(qū)短接孔3C形成在所述第二型重?fù)诫s區(qū)3B 上，通過(guò)間接改變所述重?fù)诫s區(qū)短接孔3C和第一型重?fù)诫s區(qū)3A之間的寬度，可以改變所述 第一型重?fù)诫s區(qū)3A與重?fù)诫s區(qū)短接孔3C之間的間距，以達(dá)到調(diào)整與所述源極端2'連接的 電阻RS大小的目的。
[0070] 同理，所述功率半導(dǎo)體器件漏極端和漏極或集電極之間串聯(lián)電阻R3的大小亦可 以通過(guò)本實(shí)施例二類似的方法實(shí)現(xiàn)，在此不再一一贅述。
[0071] 最終ESD防護(hù)組件的測(cè)試結(jié)果如圖11所示，當(dāng)RS = 0. 7K時(shí)，ESD低于100V，而所 述電阻RS的大小改為RS = 1.4K時(shí)，ESD過(guò)300V，明顯提高了抗ESD能力。
[0072] 實(shí)施例三
[0073] 圖12所示的實(shí)施例與實(shí)施例一和二的區(qū)別在于提供一種具有抗靜電放電能力的 功率半導(dǎo)體器件的柵極端和源極端分別同時(shí)串聯(lián)電阻形成柵極和源極的圓形陣列版圖結(jié) 構(gòu)。
[0074] 在本實(shí)施例中，可將實(shí)施例一進(jìn)行變化后和實(shí)施例二的版圖結(jié)構(gòu)進(jìn)行結(jié)合，形成 圖12。對(duì)所述實(shí)施例一進(jìn)行變化的內(nèi)容如下：在所述第二多晶硅條4'上設(shè)第一端口 Γ，在 所述第一端口 Γ以外的第二多晶硅條4'上形成柵極1，所述第二多晶硅條4'為第一端口 連接的電阻R1，所述第一端口 Γ與柵極1無(wú)直接電氣連接關(guān)系。然后，可以按照實(shí)施例一 的方式調(diào)整與所述柵極端串聯(lián)的電阻R1的大小，以及按照實(shí)施例二的方式調(diào)整與所述源 極端串聯(lián)的電阻R2的大小，在此不再一一贅述。
[0075] 實(shí)施例四
[0076] 圖13至圖14所示的實(shí)施例與實(shí)施例一或?qū)嵤├膮^(qū)別在于提供一種具有抗靜 電放電能力的功率半導(dǎo)體器件的源極端（或柵極端、源極端同時(shí)）串聯(lián)電阻形成的方形陣 列版圖結(jié)構(gòu)。
[0077] 在本實(shí)施例中，每個(gè)所述元胞8為方形，所述元胞8重復(fù)拼接分布，形成的所述元 胞陣列結(jié)構(gòu)為方形陣列版圖結(jié)構(gòu)。
[0078] 若需要與所述源極端串聯(lián)電阻，可按照實(shí)施例二的方法形成所述源極端和源極， 如圖13所示，所述第二型重?fù)诫s區(qū)3B較窄，如圖14所示，所述第二型重?fù)诫s區(qū)3B較寬，按 照實(shí)施例二的方式改變所述第一型重?fù)诫s區(qū)3A和第二型重?fù)诫s區(qū)3B之間的間距D1，從而 可以調(diào)整與所述源極端串聯(lián)的電阻R2的大小。
[0079] 若還需要與所述柵極端串聯(lián)電阻，先在每個(gè)所述元胞形成陣列的周圍形成一方形 環(huán)狀的第二多晶硅條4'（未標(biāo)示），并可按照實(shí)施例一的方法在所述功率半導(dǎo)體器件上形 成的柵極端和柵極之間形成電阻R1，并調(diào)整與所述柵極端串聯(lián)的電阻R1的大小。
[0080] 實(shí)施例五
[0081] 圖15至圖16所示的實(shí)施例與實(shí)施例四的區(qū)別在于提供一種具有抗靜電放電能力 的功率半導(dǎo)體器件的源極端（或柵極端、源極端同時(shí)）串聯(lián)電阻形成的六邊形陣列版圖結(jié) 構(gòu)。
[0082] 本實(shí)施例中，所述元胞8為六邊形，所述元胞8重復(fù)拼接分布，形成的所述元胞陣 列結(jié)構(gòu)為六邊形陣列版圖結(jié)構(gòu)。其中，圖15和圖16截取了所述元胞陣列結(jié)構(gòu)為六邊形陣 列版圖結(jié)構(gòu)的局部。
[0083] 若需要與所述源極端串聯(lián)電阻，可按照實(shí)施例二的方法形成所述源極端和源極， 如圖15所示，所述第二型重?fù)诫s區(qū)3B較窄，如圖16所示，所述第二型重?fù)诫s區(qū)3B較寬，按 照實(shí)施例二的方式改變所述第一型重?fù)诫s區(qū)3A和第二型重?fù)诫s區(qū)3B之間的間距D1，從而 可以調(diào)整與所述源極端串聯(lián)的電阻R2的大小。
[0084] 若還需要與所述柵極端串聯(lián)電阻，先在每個(gè)所述元胞形成胞陣列的周圍形成一六 邊形環(huán)狀的第二多晶硅條4'（未標(biāo)示），并可按照實(shí)施例一的方法在所述功率半導(dǎo)體器件 上形成的柵極端和柵極之間形成電阻R1，并調(diào)整與所述柵極端串聯(lián)的電阻R1的大小。
[0085] 實(shí)施例六
[0086] 圖17至圖18所示的實(shí)施例與實(shí)施例四的區(qū)別在于提供一種具有抗靜電放電能力 的功率半導(dǎo)體器件的源極端（或柵極端、源極端同時(shí)）串聯(lián)電阻形成的方形陣列版圖結(jié)構(gòu)。 [0087] 本實(shí)施例中，所述元胞8為六邊形，則所述元胞8重復(fù)拼接分布，形成的所述元胞 陣列結(jié)構(gòu)為方形陣列版圖結(jié)構(gòu)。
[0088] 若需要與所述源極端串聯(lián)電阻，可按照實(shí)施例二的方法形成所述源極端和源極， 如圖17所示，所述第二型重?fù)诫s區(qū)3B較寬，如圖18所示，所述第二型重?fù)诫s區(qū)3B較窄，按 照實(shí)施例二的方式改變所述第一型重?fù)诫s區(qū)3A和第二型重?fù)诫s區(qū)3B之間的間距D1，從而 可以調(diào)整與所述源極端和源極或發(fā)射極串聯(lián)的電阻R2的大小。
[0089] 若還需要與所述源極端串聯(lián)電阻，先在每個(gè)所述元胞形成陣列的周圍形成一方形 環(huán)狀的第二多晶硅條4'（未標(biāo)示），并可按照實(shí)施例一的方法在所述功率半導(dǎo)體器件上形 成的柵極端和柵極之間形成電阻R1，并調(diào)整與所述柵極端串聯(lián)的電阻R1的大小。
[0090] 實(shí)施例七
[0091] 圖19至圖20所示的實(shí)施例與實(shí)施例四的區(qū)別在于提供一種具有抗靜電放電能力 的功率半導(dǎo)體器件的源極端（或柵極端、源極端同時(shí)）串聯(lián)電阻形成的方形陣列版圖結(jié)構(gòu)。
[0092] 本實(shí)施例中，所述元胞8為圓形，所述元胞8重復(fù)拼接分布，形成的所述元胞陣列 結(jié)構(gòu)為方形陣列版圖結(jié)構(gòu)。
[0093] 若需要與所述源極端串聯(lián)電阻，可按照實(shí)施例二的方法形成所述源極端和源極， 如圖19所示，所述第二型重?fù)诫s區(qū)3B較寬，如圖20所示，所述第二型重?fù)诫s區(qū)3B較窄，按 照實(shí)施例二的方式改變所述第一型重?fù)诫s區(qū)3A和第二型重?fù)诫s區(qū)3B之間的間距D1，從而 可以調(diào)整與所述源極端串聯(lián)的電阻R2的大小。
[0094] 若還需要與所述柵極端串聯(lián)電阻，先在每個(gè)所述元胞形成陣列的周圍形成一圓形 環(huán)狀的第二多晶硅條4'（未標(biāo)示），并可按照實(shí)施例一的方法在所述功率半導(dǎo)體器件上形 成的柵極端和柵極之間形成電阻R1，并調(diào)整與所述柵極端串聯(lián)的電阻R1的大小。
[0095] 實(shí)施例八
[0096] 圖21至圖22所示的實(shí)施例與實(shí)施例二的區(qū)別在于提供一種具有抗靜電放電能力 的功率半導(dǎo)體器件的源極端串聯(lián)條形電阻形成源極的版圖結(jié)構(gòu)的另一種畫法，與實(shí)施例二 中的圖8和圖9提供的版圖結(jié)構(gòu)為圓形陣列類似，本實(shí)施例提供的版圖結(jié)構(gòu)為方形陣列版 圖結(jié)構(gòu)，其中圖21是圖2B示意圖的單邊溝道的版圖結(jié)構(gòu)；圖22是圖2C示意圖的雙邊溝道 的版圖結(jié)構(gòu)。因此，本實(shí)施例提供的版圖結(jié)構(gòu)的其余內(nèi)容請(qǐng)參見(jiàn)實(shí)施例二的內(nèi)容，在此不再 --贅述。
[0097] 本說(shuō)明書中各個(gè)實(shí)施例采用遞進(jìn)的方式描述，每個(gè)實(shí)施例重點(diǎn)說(shuō)明的都是與其他 實(shí)施例的不同之處，各個(gè)實(shí)施例之間相同相似部分互相參見(jiàn)即可。對(duì)于實(shí)施例公開(kāi)的系統(tǒng) 而言，由于與實(shí)施例公開(kāi)的方法相對(duì)應(yīng)，所以描述的比較簡(jiǎn)單，相關(guān)之處參見(jiàn)方法部分說(shuō)明 即可。
[0098] 專業(yè)人員還可以進(jìn)一步意識(shí)到，結(jié)合本文中所公開(kāi)的實(shí)施例描述的各示例的單元 及算法步驟，能夠以電子硬件、計(jì)算機(jī)軟件或者二者的結(jié)合來(lái)實(shí)現(xiàn)，為了清楚地說(shuō)明硬件和 軟件的可互換性，在上述說(shuō)明中已經(jīng)按照功能一般性地描述了各示例的組成及步驟。這些 功能究竟以硬件還是軟件方式來(lái)執(zhí)行，取決于技術(shù)方案的特定應(yīng)用和設(shè)計(jì)約束條件。專業(yè) 技術(shù)人員可以對(duì)每個(gè)特定的應(yīng)用來(lái)使用不同方法來(lái)實(shí)現(xiàn)所描述的功能，但是這種實(shí)現(xiàn)不應(yīng) 認(rèn)為超出本發(fā)明的范圍。
[0099] 顯然，本領(lǐng)域的技術(shù)人員可以對(duì)發(fā)明進(jìn)行各種改動(dòng)和變型而不脫離本發(fā)明的精神 和范圍。這樣，倘若本發(fā)明的這些修改和變型屬于本發(fā)明權(quán)利要求及其等同技術(shù)的范圍之 內(nèi)，則本發(fā)明也意圖包括這些改動(dòng)和變型在內(nèi)。
【權(quán)利要求】
1. 一種具有抗靜電放電能力的功率半導(dǎo)體器件的制造方法，包括如下步驟： 提供有第一端口、第二端口和第三端口的功率半導(dǎo)體器件，所述功率半導(dǎo)體器件由元 胞陣列排布形成； 所述第一端口、第二端口和第三端口中的任意一端口或多個(gè)端口分別連接一電阻，形 成具有抗靜電放電能力的功率半導(dǎo)體器件；所述功率半導(dǎo)體器件為MOSFET、IGBT、雙極型 晶體管中的任意一種或由MOSFET、IGBT和雙極型晶體管衍生出來(lái)的功率半導(dǎo)體器件；其 中，所述功率半導(dǎo)體器件為MOSFET時(shí)，所述MOSFET的第一端口、第二端口和第三端口分別 對(duì)應(yīng)柵極端、源極端和漏極端；所述功率半導(dǎo)體器件為IGBT時(shí)，所述IGBT的第一端口、第二 端口和第三端口分別對(duì)應(yīng)柵極端、發(fā)射極端和集電極端；所述功率半導(dǎo)體器件為雙極型晶 體管時(shí)，所述雙極型晶體管的第一端口、第二端口和第三端口分別對(duì)應(yīng)基極端、發(fā)射極端和 集電極端； 其中，所述元胞形成的步驟如下： 提供一外延層； 在所述外延層中形成一第二型輕摻雜區(qū)； 在所述外延層上由下至上依次形成柵介質(zhì)層和第一多晶硅條； 刻蝕所述第一多晶硅條和柵介質(zhì)層，暴露出所述第二型輕摻雜區(qū)； 在所述第二型輕摻雜區(qū)中形成一第一型重?fù)诫s區(qū)和第二型重?fù)诫s區(qū)； 在所述第一型重?fù)诫s區(qū)和第二型重?fù)诫s區(qū)上形成一重?fù)诫s區(qū)短接孔；以及 在所述第一型重?fù)诫s區(qū)上設(shè)第二端口，在所述重?fù)诫s區(qū)短接孔上形成源極或發(fā)射極， 所述第一型重?fù)诫s區(qū)和重?fù)诫s區(qū)短接孔在所述第二型輕摻雜區(qū)中所包圍的區(qū)域?yàn)榈诙?口連接的電阻。
2. 如權(quán)利要求1所述的具有抗靜電放電能力的功率半導(dǎo)體器件的制造方法，其特征在 于，根據(jù)抗靜電放電能力的需求調(diào)整所述第一型重?fù)诫s區(qū)和第二型重?fù)诫s區(qū)之間的間距和 /或調(diào)整所述重?fù)诫s區(qū)短接孔和第一型重?fù)诫s區(qū)之間的間距，確定與所述第二端口連接的 電阻的大小。
3. -種具有抗靜電放電能力的功率半導(dǎo)體器件，包括： 一功率半導(dǎo)體器件，由元胞陣列排布形成； 第一端口、第二端口和第三端口，形成于所述功率半導(dǎo)體器件中；以及 一個(gè)或多個(gè)電阻，所述第一端口、第二端口和第三端口中的任意一端口或多個(gè)端口分 別連接一所述電阻； 所述功率半導(dǎo)體器件為MOSFET、IGBT、雙極型晶體管中的任意一種或由MOSFET、IGBT 和雙極型晶體管衍生出來(lái)的功率半導(dǎo)體器件；其中，所述功率半導(dǎo)體器件為MOSFET時(shí)，所 述MOSFET的第一端口、第二端口和第三端口分別對(duì)應(yīng)柵極端、源極端和漏極端；所述功率 半導(dǎo)體器件為IGBT時(shí)，所述IGBT的第一端口、第二端口和第三端口分別對(duì)應(yīng)柵極端、發(fā)射 極端和集電極端；所述功率半導(dǎo)體器件為雙極型晶體管時(shí)，所述雙極型晶體管的第一端口、 第二端口和第三端口分別對(duì)應(yīng)基極端、發(fā)射極端和集電極端； 其中，所述元胞包括： 一外延層； 一第二型輕摻雜區(qū)，形成于所述外延層中； 第一型重?fù)诫s區(qū)和第二型重?fù)诫s區(qū)，分別形成于所述第二型輕摻雜區(qū)中； 重?fù)诫s區(qū)短接孔，形成于所述第一型重?fù)诫s區(qū)和第二型重?fù)诫s區(qū)上； 柵介質(zhì)層，形成于外延層、緊鄰?fù)庋訉拥牡诙洼p摻雜區(qū)及緊鄰第二型輕摻雜區(qū)的部 分第一型重?fù)诫s區(qū)的表面上； 第一多晶硅條，形成于所述柵介質(zhì)層上；以及 源極或發(fā)射極，形成于所述重?fù)诫s區(qū)短接孔上，第二端口設(shè)置在所述第一型重?fù)诫s區(qū) 上，所述第一型重?fù)诫s區(qū)和重?fù)诫s區(qū)短接孔在所述第二型輕摻雜區(qū)中所包圍的區(qū)域?yàn)榈诙?端口連接的電阻。
4.如權(quán)利要求3所述的具有抗靜電放電能力的功率半導(dǎo)體器件，其特征在于，所述第 一型重?fù)诫s區(qū)和第二型重?fù)诫s區(qū)之間具有根據(jù)抗靜電放電能力的需求而調(diào)整的間距和/ 或所述重?fù)诫s區(qū)短接孔和第一型重?fù)诫s區(qū)之間具有根據(jù)抗靜電放電能力的需求而調(diào)整的 間距。
【文檔編號(hào)】H01L29/78GK104157645SQ201410383566
【公開(kāi)日】2014年11月19日 申請(qǐng)日期:2012年12月20日 優(yōu)先權(quán)日:2012年12月20日
【發(fā)明者】葉俊, 張邵華 申請(qǐng)人:杭州士蘭微電子股份有限公司