一種用于esd防護的具有強抗閂鎖能力的scr_pnp結(jié)構的制作方法
【專利摘要】一種用于ESD防護設計具有強抗閂鎖能力的SCR_PNP結(jié)構，屬于電子科學與【技術領域】，當IC芯片在生產(chǎn)、封裝、測試等過程中，處于不上電狀態(tài)，SCR結(jié)構開啟，其具有很強的靜電防護能力；當芯片處于上電狀態(tài)時，PNP結(jié)構開啟，其具有很強的抗閂鎖能力；從而保證該靜電防護器件即具有較強的靜電防護能力，又具有很強的抗閂鎖能力，能夠滿足高壓ESD防護設計需求。該結(jié)構即保證該靜電防護器件具有較強的靜電防護能力，又具有很強的抗閂鎖能力，能夠滿足高壓ESD防護設計需求，同時節(jié)省了芯片面積。
【專利說明】-種用于ESD防護的具有強抗閂鎖能力的SCR_PNP結(jié)構

【技術領域】
[0001] 本發(fā)明屬于電子【技術領域】，涉及SCR器件，尤其涉及用于1C芯片的靜電防護 (Electrostatic Discharge，簡稱為ESD)的具有強抗閂鎖能力的SCR_PNP結(jié)構。

【背景技術】
[0002] 在1C芯片生產(chǎn)、封裝、測試等過程中，會接觸到大量外界靜電電荷，從而形成靜電 放電的現(xiàn)象。隨著制程的縮小和各種先進工藝的使用，1C芯片越來越容易遭受靜電放電的 損傷。為了保證1C芯片在靜電放電過程中免受損傷，提高芯片的良品率，靜電防護設計越 來越受到1C設計者的重視。
[0003] 如圖1所示即為傳統(tǒng)的SCR器件，其因在單位面積下具有最強的電流泄放能力和 靜電防護能力而被設計者廣泛應用；但其具有很低的維持電壓，不容易達到電源電壓值以 上，因此存在較大的閂鎖隱患，容易造成1C芯片無法正常工作，甚至損毀。傳統(tǒng)方法常常以 犧牲SCR器件的靜電防護能力為代價，來換取其較強的抗閂鎖能力，但是在高壓電路中，仍 很難達到抗閂鎖的設計要求，使得SCR器件很難應用于高壓電路的ESD防護設計中。
[0004] 如圖2所示，為了使SCR結(jié)構能夠滿足高壓電路的抗Η鎖要求，我們提出了一種選 擇性開啟SCR和ΡΝΡ的結(jié)構。1C芯片在生產(chǎn)、封裝、測試等過程中，處于不上電狀態(tài)，SCR結(jié) 構開啟，其具有很強的靜電防護能力；當芯片處于上電狀態(tài)時，ΡΝΡ結(jié)構開啟，其具有很強 的抗閂鎖能力；從而保證該靜電防護器件即具有較強的靜電防護能力，又具有很強的抗閂 鎖能力，能夠滿足高壓ESD防護設計需求。


【發(fā)明內(nèi)容】

[0005] 本發(fā)明提供了一種用于ESD防護設計的具有強抗閂鎖能力的SCR_PNP結(jié)構。該器 件在生產(chǎn)、封裝、測試等過程中，SCR結(jié)構開啟，通過其進行靜電放電，單位面積下的ESD防 護能力最強；在上電情況下，SCR結(jié)構不會開啟，靜電放電電流通過其并聯(lián)支路的PNP結(jié)構 泄放，PNP結(jié)構不會發(fā)生折回現(xiàn)象，其靜電放電時的電壓始終在電源電壓以上，因此具有很 強的抗閂鎖能力。
[0006] 本發(fā)明技術方案如下：
[0007] -種用于ESD防護設計的具有強抗閂鎖能力的SCR_PNP結(jié)構，如圖2所示，包括：P 型襯底、襯底上絕緣層區(qū)、N外延層區(qū)、N外延層上的P型阱區(qū)、N外延層上的N型阱區(qū)、場氧 化層區(qū)、多晶硅柵區(qū)、薄氧化層區(qū)、用于隔離高壓器件與低壓器件的隔離區(qū)、N型重摻雜區(qū)、 P型重摻雜區(qū)。絕緣層區(qū)位于P型襯底頂部，N型外延區(qū)位于絕緣層區(qū)的頂部，第一 P型阱 區(qū)、第二P型阱區(qū)和第一 N型阱區(qū)位于N型外延區(qū)的頂部，并且第一 P型阱區(qū)在第二P型阱 區(qū)和第一 N型阱區(qū)之間，第一 P型阱區(qū)和第二P型阱區(qū)之間有絕緣層。第一 N型重摻雜區(qū) 和第一 P型重摻雜區(qū)位于第一 P型阱區(qū)的頂部，第一 P型重摻雜區(qū)位于第一 N型重摻雜區(qū) 和第一 N型阱區(qū)之間，第一 P型重摻雜區(qū)和第一 N型阱區(qū)之間表面有部分第一多晶硅區(qū)和 場氧化層區(qū)。第二N型重摻雜區(qū)和第三N型重摻雜區(qū)位于第二P型阱區(qū)的頂部，第二N型 重摻雜區(qū)和第三N型重摻雜區(qū)之間有第二多晶硅區(qū)。第二P型重摻雜區(qū)位于N型阱區(qū)的頂 部，第二P型重摻雜區(qū)作為陽極；第一 N型重摻雜區(qū)和第三N型重摻雜區(qū)以及第一多晶硅區(qū) 通過金屬導線連載一起作為器件的陰極，第二N型重摻雜區(qū)和第一 P型重摻雜區(qū)通過導線 連接；第二多晶硅區(qū)通過導線連接到低壓電源端。應用時，器件陽極接至需要被保護的芯片 的引腳端口，器件陰極接至地電位。
[0008] 本發(fā)明提供的用于ESD防護設計的具有強抗閂鎖能力的SCR_PNP結(jié)構，是將常規(guī) SCR器件的陰極N+和P阱接觸位置互換，同時在P阱接觸上通過開關管低壓NM0S與陰極N+ 相連。其等效電路如圖3所示，當器件在生產(chǎn)、封裝、測試等過程中，芯片處于不上電情況， 低壓電源懸空，低壓NM0S處于關閉狀態(tài)，此時SCR結(jié)構很容易開啟，電流泄放路徑為pathl， 通過SCR器件進行靜電放電，單位面積下的ESD防護能力最強；在上電情況下，低壓電源接 高電位，低壓NM0S開啟，它會抑制SCR結(jié)構的開啟，靜電放電電流通過其并聯(lián)支路的PNP結(jié) 構泄放，電流泄放路徑為path2, PNP結(jié)構不會發(fā)生折回現(xiàn)象，其靜電放電時的電壓始終在 電源電壓以上，因此具有很強的抗閂鎖能力。
[0009] 上述方案的一些變形方案：
[0010] (一）如圖4所示，在圖2所示結(jié)構的基礎上，將P阱接觸P+條變成P+和N+相間 分布。
[0011](二）如圖5所示，在圖2所示結(jié)構的基礎上，將P阱接觸P+條變成P+和N+相間 分布，陰極N+條變成N+和P+相間分布。
[0012] 本發(fā)明的有益效果是：
[0013] 本發(fā)明提供一種用于ESD防護設計的具有強抗閂鎖能力的SCR_PNP結(jié)構。1C芯片 在生產(chǎn)、封裝、測試等過程中，處于不上電狀態(tài)，SCR結(jié)構開啟，其具有很強的靜電防護能力； 當芯片處于上電狀態(tài)時，PNP結(jié)構開啟，其具有很強的抗閂鎖能力；從而保證該靜電防護器 件即具有較強的靜電防護能力，又具有很強的抗閂鎖能力，能夠滿足高壓ESD防護設計需 求。該結(jié)構即保證該靜電防護器件具有較強的靜電防護能力，又具有很強的抗閂鎖能力，能 夠滿足高壓ESD防護設計需求，同時節(jié)省了芯片面積。

【專利附圖】

【附圖說明】
[0014] 圖1為常用SCR器件剖面示意圖。
[0015] 圖2為第一種改進的具有強抗閂鎖能力的SCR_PNP剖面示意圖。
[0016] 圖3為第一種改進的具有強抗閂鎖能力的SCR_PNP等效電路圖。
[0017] 圖4為第二種改進的具有強抗閂鎖能力的SCR_PNP剖面示意圖。
[0018] 圖5為第三種改進的具有強抗閂鎖能力的SCR_PNP剖面示意圖。

【具體實施方式】
[0019] 為了使本發(fā)明所要解決的技術問題、技術方案及積極效果更加清楚明白，以下結(jié) 合附圖對本發(fā)明進行進一步詳細說明。
[0020] -種用于ESD防護設計的具有強抗閂鎖能力的SCR_PNP結(jié)構，如圖2所示，包括：P 型襯底、襯底上絕緣層區(qū)、N外延層區(qū)、N外延層上的P型阱區(qū)、N外延層上的N型阱區(qū)、場氧 化層區(qū)、多晶硅柵區(qū)、薄氧化層區(qū)、用于隔離高壓器件與低壓器件的隔離區(qū)、N型重摻雜區(qū)、 P型重摻雜區(qū)。絕緣層區(qū)位于P型襯底頂部，N型外延區(qū)位于絕緣層區(qū)的頂部，第一 P型阱 區(qū)、第二P型阱區(qū)和第一 N型阱區(qū)位于N型外延區(qū)的頂部，并且第一 P型阱區(qū)在第二P型阱 區(qū)和第一 N型阱區(qū)之間，第一 P型阱區(qū)和第二P型阱區(qū)之間有絕緣層。第一 N型重摻雜區(qū) 和第一 P型重摻雜區(qū)位于第一 P型阱區(qū)的頂部，第一 P型重摻雜區(qū)位于第一 N型重摻雜區(qū) 和第一 N型阱區(qū)之間，第一 P型重摻雜區(qū)和第一 N型阱區(qū)之間表面有部分第一多晶硅區(qū)和 場氧化層區(qū)。第二N型重摻雜區(qū)和第三N型重摻雜區(qū)位于第二P型阱區(qū)的頂部，第二N型 重摻雜區(qū)和第三N型重摻雜區(qū)之間有第二多晶硅區(qū)。第二P型重摻雜區(qū)位于N型阱區(qū)的頂 部，第二P型重摻雜區(qū)作為陽極；第一 N型重摻雜區(qū)和第三N型重摻雜區(qū)以及第一多晶硅區(qū) 通過金屬導線連載一起作為器件的陰極，第二N型重摻雜區(qū)和第一 P型重摻雜區(qū)通過導線 連接；第二多晶硅區(qū)通過導線連接到低壓電源端。應用時，器件陽極接至需要被保護的芯片 的引腳端口，器件陰極接至地電位。
[0021] 本發(fā)明提供的用于ESD防護設計的具有強抗閂鎖能力的SCR_PNP結(jié)構，是將常規(guī) SCR器件的陰極N+和P阱接觸位置互換，同時在P阱接觸上通過開關管低壓NM0S與陰極N+ 相連。其等效電路如圖3所示，當器件在生產(chǎn)、封裝、測試等過程中，芯片處于不上電情況， 低壓電源懸空，低壓NM0S處于關閉狀態(tài)，此時SCR結(jié)構很容易開啟，電流泄放路徑為pathl， 通過SCR器件進行靜電放電，單位面積下的ESD防護能力最強；在上電情況下，低壓電源接 高電位，低壓NM0S開啟，它會抑制SCR結(jié)構的開啟，靜電放電電流通過其并聯(lián)支路的PNP結(jié) 構泄放，電流泄放路徑為path2, PNP結(jié)構不會發(fā)生折回現(xiàn)象，其靜電放電時的電壓始終在 電源電壓以上，因此具有很強的抗閂鎖能力。
[0022] 上述方案的一些變形方案：
[0023] ( -）如圖4所示，在圖2所示結(jié)構的基礎上，將P阱接觸P+條變成P+和N+相間 分布。
[0024] (二）如圖5所示，在圖2所示結(jié)構的基礎上，將P阱接觸P+條變成P+和N+相間 分布，陰極N+條變成N+和P+相間分布。
[0025] 綜上所述，本發(fā)明提供一種用于ESD防護設計的具有強抗閂鎖能力的SCR_PNP結(jié) 構。1C芯片在生產(chǎn)、封裝、測試等過程中，處于不上電狀態(tài)，SCR結(jié)構開啟，其具有很強的靜 電防護能力；當芯片處于上電狀態(tài)時，PNP結(jié)構開啟，其具有很強的抗閂鎖能力；從而保證 該靜電防護器件即具有較強的靜電防護能力，又具有很強的抗閂鎖能力，能夠滿足高壓ESD 防護設計需求。該結(jié)構即保證該靜電防護器件具有較強的靜電防護能力，又具有很強的抗 閂鎖能力，能夠滿足高壓ESD防護設計需求，同時節(jié)省了芯片面積。
[0026] 以上所述僅為本發(fā)明的部分【具體實施方式】而已，僅用于說明本發(fā)明而非限制本發(fā) 明，凡是本發(fā)明的精神和原則之內(nèi)所作的任何修改、等同替換和改進等，均應包含在本發(fā)明 的保護范圍之內(nèi)。
【權利要求】
1. 一種用于ESD防護設計的具有強抗閂鎖能力的SCR_PNP結(jié)構，包括：P型襯底、襯底 上絕緣層區(qū)、N外延層區(qū)、N外延層上的P型阱區(qū)、N外延層上的N型阱區(qū)、場氧化層區(qū)、多 晶硅柵區(qū)、薄氧化層區(qū)、用于隔離高壓器件與低壓器件的隔離區(qū)、N型重摻雜區(qū)、P型重摻雜 區(qū)。絕緣層區(qū)位于P型襯底頂部，N型外延區(qū)位于絕緣層區(qū)的頂部，第一 P型阱區(qū)、第二P型 阱區(qū)和第一 N型阱區(qū)位于N型外延區(qū)的頂部，并且第一 P型阱區(qū)在第二P型阱區(qū)和第一 N 型阱區(qū)之間，第一 P型阱區(qū)和第二P型阱區(qū)之間有絕緣層。第一 N型重摻雜區(qū)和第一 P型 重摻雜區(qū)位于第一 P型阱區(qū)的頂部，第一 P型重摻雜區(qū)位于第一 N型重摻雜區(qū)和第一 N型 阱區(qū)之間，第一 P型重摻雜區(qū)和第一 N型阱區(qū)之間表面有部分第一多晶硅區(qū)和場氧化層區(qū)。 第二N型重摻雜區(qū)和第三N型重摻雜區(qū)位于第二P型阱區(qū)的頂部，第二N型重摻雜區(qū)和第 三N型重摻雜區(qū)之間有第二多晶硅區(qū)。第二P型重摻雜區(qū)位于N型阱區(qū)的頂部，第二P型 重摻雜區(qū)作為陽極；第一 N型重摻雜區(qū)和第三N型重摻雜區(qū)以及第一多晶硅區(qū)通過金屬導 線連載一起作為器件的陰極，第二N型重摻雜區(qū)和第一 P型重摻雜區(qū)通過導線連接；第二多 晶硅區(qū)通過導線連接到低壓電源端。應用時，器件陽極接至需要被保護的芯片的引腳端口， 器件陰極接至地電位。
2. -種具有強抗閂鎖能力的可控LIGBT ESD保護器件，是在權利要求1的基礎上，將P 阱接觸P+條變成P+和N+相間分布。其它相同。
3. -種具有強抗閂鎖能力的可控LIGBT ESD保護器件，是在權利要求1的基礎上，將P 阱接觸P+條變成P+和N+相間分布，陰極N+條變成N+和P+相間分布。其它相同。
【文檔編號】H01L27/02GK104124243SQ201410384998
【公開日】2014年10月29日 申請日期:2014年8月7日 優(yōu)先權日:2014年8月7日
【發(fā)明者】楊變霞, 劉洋, 吳欣昱 申請人:楊變霞, 劉洋, 吳欣昱