半導體器件及其制備方法
【專利摘要】本發(fā)明揭示了一種半導體器件的制備方法，包括：提供一襯底，所述襯底包含N阱和P阱，所述襯底上形成有一柵極，所述柵極分別覆蓋部分所述N阱和部分所述P阱，所述柵極的兩側(cè)形成有第一側(cè)墻；在所述N阱中形成一凹槽，所述凹槽位于所述第一側(cè)墻背離所述柵極的一側(cè)；在所述凹槽的側(cè)壁和所述柵極的兩側(cè)形成第二側(cè)墻，所述第一側(cè)墻位于所述第二側(cè)墻和柵極之間；在所述P阱中形成一源極，并在所述N阱中形成一漏極，所述凹槽位于所述漏極和柵極之間。同時，本發(fā)明還提供一種半導體器件。本發(fā)明的半導體器件以及制備方法可以提高了所述半導體器件的工作電壓。
【專利說明】 半導體器件及其制備方法

【技術領域】
[0001]本發(fā)明涉及漏極擴展金屬氧化物半導體【技術領域】，特別是涉及一種半導體器件及其制備方法。

【背景技術】
[0002]集成電路(integrated circuit)器件包括MOS (金屬氧化物半導體)晶體管構(gòu)成的電路。這種高密度電路普遍應用于各種電子產(chǎn)品中。許多器件要求MOS晶體管可在高壓(大于5V)下工作，為了提高器件的工作電壓，目前往往使用漏極擴展金屬氧化物半導體(Extended Drain M0S,簡稱 EDM0S)器件。
[0003]如圖1所示，此為現(xiàn)有的EDMOS器件I的簡單示意圖。襯底10內(nèi)形成有N阱11和P阱12，漏極13形成于所述N阱11中，源極14形成于所述P阱12中，襯底10還形成隔離結(jié)構(gòu)15。所述襯底10上形成有一柵極21，所述柵極21分別覆蓋部分所述N阱11和部分所述P阱12。源極14緊鄰所述柵極21，漏極13與柵極21之間具有漏極擴展區(qū)16，所述漏極擴展區(qū)16上方覆蓋阻擋層30，在形成自對準多晶硅化物(salicide)的過程中阻擋在漏極擴展區(qū)16形成自對準多晶硅化物。EDMOS器件I使用N阱11，N阱11增加了漏極13與源極14之間的距離，充分提高了 EDMOS器件I的工作電壓。EDMOS器件I提高提高了擊穿電壓(BVdss)，并降低了導通電阻(Rdson)，實現(xiàn)了擊穿電壓和導通電阻之間的權衡(trade-off)，因此，EDMOS器件I被廣泛應用于集成電路器件中。
[0004]然而，隨著半導體器件的縮小，漏極擴展區(qū)16的尺寸隨之減小，使得EDMOS器件I的擊穿電壓降低，從而不能滿足高壓工作的需要。


【發(fā)明內(nèi)容】

[0005]本發(fā)明的目的在于，提供一種半導體器件及其制備方法，提高半導體器件的擊穿電壓，使得半導體器件的工作電壓提高。
[0006]為解決上述技術問題，本發(fā)明提供一種半導體器件的制備方法，包括:
[0007]提供一襯底，所述襯底包含N阱和P阱，所述襯底上形成有一柵極，所述柵極分別覆蓋部分所述N阱和部分所述P阱，所述柵極的兩側(cè)形成有第一側(cè)墻；
[0008]在所述N阱中形成一凹槽，所述凹槽位于所述第一側(cè)墻背離所述柵極的一側(cè)；
[0009]在所述凹槽的側(cè)壁和所述柵極的兩側(cè)形成第二側(cè)墻，所述第一側(cè)墻位于所述第二側(cè)墻和柵極之間；以及
[0010]進行離子注入工藝，在所述P阱中形成一源極，并在所述N阱中形成一漏極，所述凹槽位于所述漏極和柵極之間。
[0011]可選的，在所述半導體器件的制備方法中，在所述凹槽的側(cè)壁和所述柵極的兩側(cè)形成第二側(cè)墻的步驟和進行離子注入工藝的步驟之間，還包括:
[0012]在所述襯底上形成一覆蓋所述凹槽的阻擋層。
[0013]可選的，在所述半導體器件的制備方法中，所述阻擋層為硅化物阻擋層。
[0014]可選的，在所述半導體器件的制備方法中，所述P阱還包含輕摻雜漏區(qū)，所述輕摻雜漏區(qū)位于所述柵極的兩側(cè)。
[0015]可選的，在所述半導體器件的制備方法中，所述第一側(cè)墻的材料為氧化物。
[0016]可選的，在所述半導體器件的制備方法中，所述第二側(cè)墻的材料為氮化物。
[0017]根據(jù)本發(fā)明的另一面，還提供一種半導體器件，包括:
[0018]襯底，所述襯底包含N阱和P阱，所述襯底上形成有一柵極，所述柵極分別覆蓋部分所述N阱和部分所述P阱，所述柵極的兩側(cè)形成有第一側(cè)墻；
[0019]凹槽，位于所述N阱中，并位于所述第一側(cè)墻背離所述柵極的一側(cè)；
[0020]第二側(cè)墻，位于所述凹槽的側(cè)壁和所述柵極的兩側(cè)，所述第一側(cè)墻位于所述第二側(cè)墻和柵極之間；以及
[0021]源極以及漏極，所述源極位于所述P阱中，所述漏極位于所述N阱中，所述凹槽位于所述漏極和柵極之間。
[0022]可選的，在所述半導體器件中，所述襯底上還形成有一覆蓋所述凹槽的阻擋層。
[0023]可選的，在所述半導體器件中，所述阻擋層為硅化物阻擋層。
[0024]可選的，在所述半導體器件中，所述P阱還包含輕摻雜漏區(qū)，所述輕摻雜漏區(qū)位于所述柵極的兩側(cè)。
[0025]可選的，在所述半導體器件中，所述第一側(cè)墻的材料為氧化物。
[0026]可選的，在所述半導體器件中，所述第二側(cè)墻的材料為氮化物。
[0027]與現(xiàn)有技術相比，本發(fā)明提供的半導體器件及其制備方法具有以下優(yōu)點:
[0028]在所述半導體器件及其制備方法中，在所述N阱中形成一凹槽，所述凹槽位于所述漏極和柵極之間，所述凹槽增加了源極與柵極之間載流子流動的路徑，在不增加導通電阻的前提下，有效地增加了擊穿電壓，從而提高了所述半導體器件的工作電壓。

【專利附圖】

【附圖說明】
[0029]圖1為現(xiàn)有技術中的EDMOS器件的示意圖；
[0030]圖2為本發(fā)明一實施例中半導體器件的制備方法的流程圖；
[0031]圖3至圖7為本發(fā)明一實施例中半導體器件的制備方法中器件結(jié)構(gòu)的示意圖。

【具體實施方式】
[0032]下面將結(jié)合示意圖對本發(fā)明的半導體器件及其制備方法進行更詳細的描述，其中表示了本發(fā)明的優(yōu)選實施例，應該理解本領域技術人員可以修改在此描述的本發(fā)明，而仍然實現(xiàn)本發(fā)明的有利效果。因此，下列描述應當被理解為對于本領域技術人員的廣泛知道，而并不作為對本發(fā)明的限制。
[0033]為了清楚，不描述實際實施例的全部特征。在下列描述中，不詳細描述公知的功能和結(jié)構(gòu)，因為它們會使本發(fā)明由于不必要的細節(jié)而混亂。應當認為在任何實際實施例的開發(fā)中，必須做出大量實施細節(jié)以實現(xiàn)開發(fā)者的特定目標，例如按照有關系統(tǒng)或有關商業(yè)的限制，由一個實施例改變?yōu)榱硪粋€實施例。另外，應當認為這種開發(fā)工作可能是復雜和耗費時間的，但是對于本領域技術人員來說僅僅是常規(guī)工作。
[0034]在下列段落中參照附圖以舉例方式更具體地描述本發(fā)明。根據(jù)下面說明和權利要求書，本發(fā)明的優(yōu)點和特征將更清楚。需說明的是，附圖均采用非常簡化的形式且均使用非精準的比例，僅用以方便、明晰地輔助說明本發(fā)明實施例的目的。
[0035]本發(fā)明的核心思想在于，提供一種半導體器件的制備方法，包括如下步驟:
[0036]步驟S11，提供一襯底，所述襯底包含N阱和P阱，所述襯底上形成有一柵極，所述柵極分別覆蓋部分所述N阱和部分所述P阱，所述柵極的兩側(cè)形成有第一側(cè)墻；
[0037]步驟S12，在所述N阱中形成一凹槽，所述凹槽位于所述第一側(cè)墻背離所述柵極的一側(cè)；
[0038]步驟S13，在所述凹槽的側(cè)壁和所述柵極的兩側(cè)形成第二側(cè)墻，所述第一側(cè)墻位于所述第二側(cè)墻和柵極之間；
[0039]步驟S14，進行離子注入工藝，在所述P阱中形成一源極，并在所述N阱中形成一漏極，所述凹槽位于所述漏極和柵極之間。
[0040]采用上述制備方法，增加了源極與柵極之間載流子流動的路徑，在不增加導通電阻的前提下，有效地增加了擊穿電壓，從而提高了所述半導體器件的工作電壓。
[0041]根據(jù)本發(fā)明的核心思想，還提供一種半導體器件，包括:
[0042]襯底，所述襯底包含N阱和P阱，所述襯底上形成有一柵極，所述柵極分別覆蓋部分所述N阱和部分所述P阱，所述柵極的兩側(cè)形成有第一側(cè)墻；
[0043]凹槽，位于所述N阱中，并位于所述第一側(cè)墻背離所述柵極的一側(cè)；
[0044]第二側(cè)墻，位于所述凹槽的側(cè)壁和所述柵極的兩側(cè)，所述第一側(cè)墻位于所述第二側(cè)墻和柵極之間；以及
[0045]源極以及漏極，所述源極位于所述P阱中，所述漏極位于所述N阱中，所述凹槽位于所述漏極和柵極之間。
[0046]以下列舉所述半導體器件及其制備方法的幾個實施例，以清楚說明本發(fā)明的內(nèi)容，應當明確的是，本發(fā)明的內(nèi)容并不限制于以下實施例，其他通過本領域普通技術人員的常規(guī)技術手段的改進亦在本發(fā)明的思想范圍之內(nèi)。
[0047]請參閱圖2-圖7具體說明本發(fā)明的半導體器件及其制備方法，其中，圖2為本發(fā)明一實施例中半導體器件的制備方法的流程圖；圖3至圖7為本發(fā)明一實施例中半導體器件的制備方法中器件結(jié)構(gòu)的示意圖。
[0048]如圖2所示，首先進行步驟S11，如圖3所示，提供一襯底100，所述襯底100可以為硅襯底、硅鍺襯底等半導體襯底，所述襯底100具有第一類型的輕摻雜。所述襯底100包含N阱110和P阱120，所述N阱110具有第二類型的輕摻雜，所述P阱120具有第一類型的輕摻雜。在本實施例中，所述第一類型為P型，所述第二類型為N型，在本發(fā)明的其它實施例中，所述第一類型還可以為N型，所述第二類型還可以為P型。所述N阱110內(nèi)包括漏極擴展區(qū)160以及漏極區(qū)域161，其中，所述漏極區(qū)域161用于形成漏極，所述漏極擴展區(qū)160位于所述柵極210與漏極區(qū)域161之間，在后續(xù)步驟中，所述漏極區(qū)域161上形成阻擋層，在離子注入形成所述漏極的步驟中，所述阻擋層防止；離子注入所述漏極區(qū)域161。
[0049]所述襯底100上形成有一柵極210，所述柵極210分別覆蓋部分所述N阱110和部分所述P阱120，一般的，所述柵極210與襯底100之間還具有一柵介質(zhì)層211，所述柵介質(zhì)層211可以為柵氧化層等等。所述柵極210的兩側(cè)形成有第一側(cè)墻220，較佳的，所述第一側(cè)墻220的材料為氧化物，例如氧化硅等。
[0050]在本實施例中，所述P阱120還包含輕摻雜漏區(qū)141、142，所述輕摻雜漏區(qū)141位于所述柵極210的兩側(cè)。在本實施例中，所述輕摻雜漏區(qū)141具有第二類型的重摻雜。此夕卜，所述襯底100還可以包括隔離結(jié)構(gòu)150等，所述隔離結(jié)構(gòu)150可以為淺槽隔離等等，此為本領域的技術人員可以理解的，在此不作贅述。
[0051]接著進行步驟S12，如圖4所示，在所述N阱110中形成一凹槽170，所述凹槽170位于所述第一側(cè)墻220背離所述柵極210的一側(cè)。一般的，可以采用刻蝕工藝制備所述凹槽170。在本實施例中，所述凹槽170的一側(cè)盡可能地靠近所述第一側(cè)墻220，所述凹槽170的另一側(cè)盡可能地靠近所述漏極區(qū)域161，在本實施例中，所述凹槽170位于所述漏極擴展區(qū)160內(nèi)。所述凹槽170的深度并不做具體地限定，一般的，當半導體器件所需的工作電壓越高時，所述凹槽170的深度越深。
[0052]然后進行步驟S13，如圖5所示，在所述凹槽170的側(cè)壁和所述柵極210的兩側(cè)形成第二側(cè)墻230，所述第一側(cè)墻220位于所述第二側(cè)墻230和柵極210之間。所述第二側(cè)墻230的形成過程較佳的為:先形成一第二側(cè)墻層，所述第二側(cè)墻層覆蓋所述柵極210、凹槽170以及襯底100的表面；然后對所述第二側(cè)墻層進行回刻，去除所述柵極210頂部、凹槽170頂部以及襯底100表面的第二側(cè)墻層，保留所述柵極210側(cè)壁以及凹槽170側(cè)壁的第二側(cè)墻層，從而形成所述第二側(cè)墻230。上述步驟為本領域的普通技術人員可以理解的，在圖中未具體示出。較佳的，所述第二側(cè)墻230的材料為氮化物，例如氮化硅等等。
[0053]隨后進行步驟S14，進行離子注入工藝，如圖6所示，在所述P阱120中形成一源極140，并在所述N阱110中形成一漏極130，在本實施例中，所述漏極130形成于所述漏極區(qū)域161內(nèi)，所述凹槽170位于所述漏極130和柵極210之間。
[0054]在本實施例中，在步驟S14之后，如圖7所示，在所述襯底100上形成一覆蓋所述凹槽170的阻擋層300。較佳的，所述阻擋層300為硅化物阻擋層。所述硅化物阻擋層在之后的步驟中，可以防止自對準多晶硅化物260形成于所述阻擋層300下方的所述N阱110中。
[0055]經(jīng)過上述步驟形成了如圖7所示的半導體器件2，所述半導體器件2包括:襯底100、凹槽170、源極140以及漏極130。所述襯底100包含N阱110和P阱120，所述襯底100上形成有一柵極210，所述柵極210分別覆蓋部分所述N阱110和部分所述P阱120，所述柵極210的兩側(cè)形成有第一側(cè)墻220。所述凹槽170位于所述N阱110中，并位于所述第一側(cè)墻220背離所述柵極210的一側(cè)。第二側(cè)墻230位于所述凹槽170的側(cè)壁和所述柵極210的兩側(cè)，所述第一側(cè)墻220位于所述第二側(cè)墻230和柵極210之間。所述源極140位于所述P阱120中，所述漏極130位于所述N阱110中，所述凹槽170位于所述漏極130和柵極210之間。
[0056]當所述半導體器件2工作時，向所述柵極210、源極140和漏極130通電，如圖7所示，所述漏極130流輸出的載流子190需先繞過所述凹槽170后，才能流入所述柵極210，所述凹槽170的設置增加了載流子190的流動路徑，從而在不增加所述半導體器件2尺寸的情況下，增加了所述半導體器件2的擊穿電壓；并且，所述凹槽170的設置不增加所述半導體器件2的導通電阻，所以，本發(fā)明的所述半導體器件2在不增加導通電阻的前提下，有效地增加了擊穿電壓，從而提高了所述半導體器件2的工作電壓。在65/55nm節(jié)點的MOS晶體管的制程中，所述半導體器件2的工作電壓可以提高到8V以上；
[0057]同時，上述半導體器件的制備方法可以整合到邏輯器件的制備中，從而可以采用一個流程(flow)，同時制備所述半導體器件2以及邏輯器件。
[0058]顯然，本領域的技術人員可以對本發(fā)明進行各種改動和變型而不脫離本發(fā)明的精神和范圍。這樣，倘若本發(fā)明的這些修改和變型屬于本發(fā)明權利要求及其等同技術的范圍之內(nèi)，則本發(fā)明也意圖包含這些改動和變型在內(nèi)。
【權利要求】
1.一種半導體器件的制備方法,包括: 提供一襯底，所述襯底包含N阱和P阱，所述襯底上形成有一柵極，所述柵極分別覆蓋部分所述N阱和部分所述P阱，所述柵極的兩側(cè)形成有第一側(cè)墻； 在所述N阱中形成一凹槽，所述凹槽位于所述第一側(cè)墻背離所述柵極的一側(cè)； 在所述凹槽的側(cè)壁和所述柵極的兩側(cè)形成第二側(cè)墻，所述第一側(cè)墻位于所述第二側(cè)墻和柵極之間；以及 進行離子注入工藝，在所述P阱中形成一源極，并在所述N阱中形成一漏極，所述凹槽位于所述漏極和柵極之間。
2.如權利要求1所述的半導體器件的制備方法，其特征在于，在所述凹槽的側(cè)壁和所述柵極的兩側(cè)形成第二側(cè)墻的步驟和進行離子注入工藝的步驟之間，還包括: 在所述襯底上形成一覆蓋所述凹槽的阻擋層。
3.如權利要求2所述的半導體器件的制備方法，其特征在于，所述阻擋層為硅化物阻擋層。
4.如權利要求1?3中任意一種所述的半導體器件的制備方法，其特征在于，所述P阱還包含輕摻雜漏區(qū)，所述輕摻雜漏區(qū)位于所述柵極的兩側(cè)。
5.如權利要求1所述的半導體器件的制備方法，其特征在于，所述第一側(cè)墻的材料為氧化物。
6.如權利要求1所述的半導體器件的制備方法，其特征在于，所述第二側(cè)墻的材料為氮化物。
7.—種半導體器件,包括: 襯底，所述襯底包含N阱和P阱，所述襯底上形成有一柵極，所述柵極分別覆蓋部分所述N阱和部分所述P阱，所述柵極的兩側(cè)形成有第一側(cè)墻； 凹槽，位于所述N阱中，并位于所述第一側(cè)墻背離所述柵極的一側(cè)； 第二側(cè)墻，位于所述凹槽的側(cè)壁和所述柵極的兩側(cè)，所述第一側(cè)墻位于所述第二側(cè)墻和柵極之間；以及 源極以及漏極，所述源極位于所述P阱中，所述漏極位于所述N阱中，所述凹槽位于所述漏極和柵極之間。
8.如權利要求7所述的半導體器件，其特征在于，所述襯底上還形成有一覆蓋所述凹槽的阻擋層。
9.如權利要求8所述的半導體器件，其特征在于，所述阻擋層為硅化物阻擋層。
10.如權利要求7?9中任意一種所述的半導體器件，其特征在于，所述P阱還包含輕摻雜漏區(qū)，所述輕摻雜漏區(qū)位于所述柵極的兩側(cè)。
11.如權利要求7所述的半導體器件，其特征在于，所述第一側(cè)墻的材料為氧化物。
12.如權利要求7所述的半導體器件，其特征在于，所述第二側(cè)墻的材料為氮化物。
【文檔編號】H01L29/06GK104201107SQ201410424653
【公開日】2014年12月10日 申請日期:2014年8月26日 優(yōu)先權日:2014年8月26日
【發(fā)明者】鞠韶復 申請人:武漢新芯集成電路制造有限公司